KR100770334B1 - Converter circuit for square wave to average value in real time - Google Patents

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이종무
김춘경
권순만
김석주
천종민
박민국
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한국전기연구원
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Abstract

A circuit for converting a square wave to an average value in real time is provided to estimate a distance easily between a stator of an electromagnet and a moving member by averaging the square wave from a waveform with a variable duty ratio. A compares(100) compares a square input signal with a reference signal and generates a logic level converting signal. An FPGA(Field Programmable Gate Array)(120) includes a divider, a control signal generator, and a pulse counter. The control signal generator receives the logic level converting signal and a reference clock and generates a control signal. The pulse counter receives a clock signal and supplies a counted result to a multiplier under the control of the control signal. A first sample and hold unit(130) processes the square input signal and generates a first sample and hold signal according to the control signal. The multiplier(140) multiplies the counter result by the first sample and hold signal. A second sample and hold unit(150) processes an output from the multiplier to generate a second sample and hold signal according to the control signal. An adder(160) adds the second sample and hold signal to the input signal. A third sample and hold unit(170) processes the output from the adder to generate a third sample and hold signal.

Description

실시간 구형파-평균치 변환 회로{Converter circuit for square wave to average value in real time}Convertor circuit for square wave to average value in real time}

도 1은 본 발명의 실시예에 따른 실시간 구형파-평균치 변환 회로의 블록도이다.1 is a block diagram of a real-time square wave-average value converting circuit according to an embodiment of the present invention.

도 2는 도 1에 있어서 실시간으로 구형파를 평균치로 변환하는 구체적인 제어신호 발생 등의 과정을 보여주는 타이밍 도이다.FIG. 2 is a timing diagram illustrating a process of generating a specific control signal for converting a square wave into an average value in real time in FIG. 1.

*도면의 주요부분에 대한 부호설명** Description of Signs of Main Parts of Drawings *

100: 비교기 110: 기준 클럭 발생기100: comparator 110: reference clock generator

120: FPGA(프로그램머블 로직 어레이)120: programmable logic array

121: 분배기 122: 제어신호 발생기121: distributor 122: control signal generator

123: 펄스 계수기 130: 제 1 S/H부(샘플 앤드 홀드)123: pulse counter 130: first S / H section (sample and hold)

140: 곱셈기 150: 제 2 S/H부140: multiplier 150: second S / H section

160: 가산기 170: 제 3 S/H부160: adder 170: third S / H section

Vin: 구형파 입력 신호Vin: square wave input signal

Vout : 평균치 출력 신호Vout: Average value output signal

Vref: 비교기 기준 전압Vref: comparator reference voltage

Vlog : Vin의 로직 레벨 변환 신호Vlog: Logic level shift signal of Vin

V1, V2, V3, V4 : 내부 변환 신호V1, V2, V3, V4: Internal Conversion Signal

CLK1, CLK2 : 기준 클럭 및 분배된 클럭CLK1, CLK2: Reference Clock and Distributed Clock

CNT1, CNT2, CNT3, CNT4, CNT5 : 제어신호CNT1, CNT2, CNT3, CNT4, CNT5: control signal

DATA BUS : 펄스 계수기의 디지털 출력 신호DATA BUS: Digital output signal of pulse counter

본 발명은 1상한 쵸퍼나 4상한 쵸퍼 응용 분야에서와 같이 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 실시간 구형파-평균치 변환회로에 관한 것이다.The present invention relates to a real-time square wave-to-average value conversion circuit for acquiring an average value of square waves in real time from a waveform in which the frequency of the output voltage is fixed, the square wave and the duty ratio change, as in the case of a single quadrant chopper or four quadrant chopper application field.

일반적으로 구형파를 평균치로 변환하기 위해서는 저역필터(Low Pass Filter) 회로를 사용하는데 이는 저역필터의 시정수에 따라서 상당한 시간의 지연요소가 발생하므로 실시간으로 구형파의 평균치가 필요한 분야에서는 사용할 수가 없었다.In general, a low pass filter circuit is used to convert a square wave to an average value, and since a significant delay time is generated depending on the time constant of the low pass filter, it cannot be used in a field requiring an average value of the square wave in real time.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 1상한 쵸퍼나 4상한 쵸퍼 응용 분야에서와 같이 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득할 수 있도록 한 실시간 구형파-평균치 변환 회로를 제공함에 그 목적이 있다. The present invention has been made to solve the above problems, and the object of the present invention is a square wave in real time from the waveform of the frequency of the output voltage is fixed, square wave and duty ratio is changed, as in the one-quad chopper or four-quad chopper applications. It is an object of the present invention to provide a real-time square wave-average value conversion circuit capable of obtaining an average value of.

상기의 목적을 달성하기 위한 본 발명은, 1상한 쵸퍼나 4상한 쵸퍼에서의 출력전압의 주파수가 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 구형파 입력신호(Vin)와, 기준 전압(Vref)을 비교하여 상기 입력신호(Vin)의 로직레벨 변환신호(Vlog)를 발생하기 위한 비교기(100)와; 기준 클럭(CLK1)을 발생시키기 위한 기준 클럭 발생기(110)와; 상기 기준 클럭(CLK1)을 적어도 4분주 이상 분주된 클럭신호(CLK2)로 발생시키는 분배기(121)와, 상기 기준 클럭(CLK1)과 상기 비교기회로(100)에서 출력된 로직레벨 변환신호(Vlog)를 입력하여 제어신호(CNT1,CNT2,CNT3,CNT4,CNT5)를 발생하기 위한 제어신호 발생기를 포함하는 FPGA부(120)와; 상기 클럭신호(CLK2)를 입력받아 상기 제어신호(CNT5)의 상태에 따라서 클리어하거나, 계수하거나 또는 계수 데이터를 곱셈기에 제공하기 위한 펄스 계수기(123)와; 상기의 제어신호(CNT1)에 따라서 상기 구형파 입력신호(Vin)의 전압크기를 샘플 앤드 홀드한 신호(V1)를 발생하기 위한 제 1의 S/H부(130)와; 상기의 제어신호(CNT2)에 따라서 상기 펄스 계수기(123)의 데이터 값과 상기 제 1의 S/H부(130)의 출력신호(V1)를 곱한 신호(V2)를 발생시키기 위한 곱셈기(140)와; 상기의 제어신호(CNT3)에 따라서 곱셈기(140)의 출력신호(V2)를 샘플 앤드 홀드한 신호(V3)를 발생하기 위한 제 2의 S/H부(150)와; 입력신호(Vin)의 로직레벨 변환신호(Vlog)의 네가티브 에지를 기준으로 출력되어 샘플 앤드 홀드된 신호(V3)와 포지티브 및 네가티브 에지 2가지 모두에서 출력되는 신호 V2를 가산하여 가산된 신호(V4)를 출력하기 위한 가산기(160); 및 상기 가산 기(160)의 출력신호(V4)를 제어신호(CNT4)에 따라서 샘플 앤드 홀드한 신호(Vout)를 출력하기 위한 제 3의 S/H부(170)로 구성된 점에 그 특징이 있다.According to the present invention for achieving the above object, a square wave input signal (Vin) for acquiring an average value of square waves in real time from a waveform in which the frequency of the output voltage in a single quadrature chopper or a quadrature chopper is fixed and a square wave and duty ratio vary. A comparator (100) for comparing the reference voltage (Vref) and generating a logic level conversion signal (Vlog) of the input signal (Vin); A reference clock generator 110 for generating a reference clock CLK1; A divider 121 for generating the reference clock CLK1 as a clock signal CLK2 divided by at least four divisions, and a logic level conversion signal Vlog output from the reference clock CLK1 and the comparator circuit 100. An FPGA unit 120 including a control signal generator for generating control signals CNT1, CNT2, CNT3, CNT4, and CNT5 by inputting a); A pulse counter (123) for receiving the clock signal (CLK2) for clearing, counting or providing coefficient data to a multiplier according to the state of the control signal (CNT5); A first S / H unit 130 for generating a signal V1 obtained by sample-and-holding the voltage magnitude of the square wave input signal Vin according to the control signal CNT1; A multiplier 140 for generating a signal V2 obtained by multiplying the data value of the pulse counter 123 and the output signal V1 of the first S / H unit 130 according to the control signal CNT2. Wow; A second S / H unit 150 for generating a signal V3 obtained by sample-and-holding the output signal V2 of the multiplier 140 according to the control signal CNT3; The signal V4 added by adding the signal V2 outputted from both the sampled and held signal V3 and the positive and negative edges output based on the negative edge of the logic level conversion signal Vlog of the input signal Vin. An adder 160 for outputting; And a third S / H unit 170 for outputting a signal Vout obtained by sampling and holding the output signal V4 of the adder 160 according to the control signal CNT4. have.

따라서, 본 발명에 의하면, 1상한 쵸퍼나 4상한 쵸퍼 응용 분야에서 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 구형파를 입력단자에 입력하고; 상기 구형파 입력신호의 포지티브 에지에서 정극성의 인가전압 크기를 제 1의 S/H부(130)에서 홀드하며; 정극성의 전압이 인가되는 시간을 계수 하고 있다가 네가티브 에지를 만나면 홀드하고 있던 정극성 전압의 크기와 정극성 계수기 값을 곱하여 상기 제 2의 S/H부(150)에서 홀드하고 이를 가산기(160)의 정극성 단자로 입력하고 난 후, 다시 부극성의 인가전압 크기를 제 1의 S/H부(130)에서 홀드하고 또한 부극성의 전압이 인가되는 시간을 계수하고 있다가 포지티브 에지를 만나면 홀드하고 있던 부극성 전압의 크기와 부극성 계수기 값을 곱하여 상기 가산기(160)의 부극성 입력단자로 입력되도록 하였다.Therefore, according to the present invention, a square wave is input to an input terminal for obtaining an average value of square waves in real time from a waveform having a fixed frequency, a square wave and a duty ratio varying in a single quadrant or four quadrant chopper application field; A first S / H unit 130 holds a magnitude of a positive applied voltage at a positive edge of the square wave input signal; After counting the time that the positive voltage is applied, and when the negative edge is met, the second voltage is held by the second S / H unit 150 by multiplying the magnitude of the positive voltage held by the positive voltage and the adder 160. After inputting to the positive terminal of, the negative applied voltage magnitude is again held in the first S / H section 130, and the time for which the negative voltage is applied is counted. The magnitude of the negative voltage and the negative counter value were multiplied so as to be input to the negative input terminal of the adder 160.

그리고 가산기(160)의 정극성 입력단자에는 네가티브 에지에서 출력하였던 상기 제 2의 S/H부(150)에서 홀드하고 있던 정극성의 신호가 입력되어 있고 포지티브 에지에서 출력한 부극성의 신호와 가산하여 제 3의 S/H부(170)에서 홀드한후 신호를 출력단자로 출력하도록 하였다.The positive input terminal of the adder 160 receives the positive signal held by the second S / H unit 150 output from the negative edge and adds the negative signal output from the positive edge. After holding in the third S / H unit 170, the signal is output to the output terminal.

또한 쵸퍼의 경우 스위칭 주파수를 고정하여도 제어방법에 따라서 출력전압은 몇 주기 동안 계속해서 정극성이나 부극성의 전압만이 출력될 수 있으며 이러한 경우에는 기준 클럭을 활용하여 매 스위칭 주파수의 주기마다 상기 샘플 앤드 홀드 부나 곱셈기(140)에 필요한 제어신호를 발생시켜서 실시간으로 입력신호의 평균치를 출력하도록 하였다.In addition, in the case of the chopper, although the switching frequency is fixed, only the positive or negative voltage can be continuously output for several cycles depending on the control method. A control signal required for the sample and hold unit or multiplier 140 was generated to output an average value of the input signal in real time.

이하, 본 발명에 따른 실시간 구형파-평균치 변환 회로에 대하여 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a real-time square wave-average value converting circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 실시간 구형파-평균치 변환 회로의 블록도이고, 도 2는 도 1에 있어서 실시간으로 구형파를 평균치로 변환하는 구체적인 제어신호 발생 등의 과정을 보여주는 타이밍 도이다.1 is a block diagram of a real-time square wave-average value converting circuit according to an exemplary embodiment of the present invention, and FIG. 2 is a timing diagram illustrating a process of generating a specific control signal for converting a square wave to an average value in real time in FIG. 1.

도 1을 참조하면 본 발명의 실시예에 의한 실시간 구형파-평균치 변환 회로는 비교기(100), 기준 클럭 발생기(110), 프로그램머블 로직 소자인 FPGA부(120), 제 1의 S/H 회로(130), 곱셈기(140), 제 2의 S/H 회로(150), 가산기(160) 및 제 3의 S/H 회로(170)로 구성된다.Referring to FIG. 1, a real-time square wave-average value converting circuit according to an embodiment of the present invention may include a comparator 100, a reference clock generator 110, an FPGA unit 120 that is a programmable logic device, and a first S / H circuit. 130, a multiplier 140, a second S / H circuit 150, an adder 160, and a third S / H circuit 170.

비교기(100)는 1상한 쵸퍼나 4상한 쵸퍼 응용 분야에서와 같이 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 구형파 입력신호(Vin)를 비교기(100)의 정극성 입력단자에 연결하고, 부극성 입력단자에는 정극성 입력단자 신호와 비교할 기준 전압(Vref)을 입력하여 비교된 로직 레벨의 출력신호(Vlog)를 FPGA(120)의 제어신호 발생기(122)에 입력한다.The comparator 100 obtains a square wave input signal Vin for obtaining an average value of square waves in real time from a waveform having a fixed frequency, a square wave, and a duty ratio varying, as in a single quadrant chopper or four quadrant chopper application. 100 is connected to the positive input terminal, and the negative input terminal inputs a reference voltage Vref to be compared with the positive input terminal signal, and outputs the compared logic level output signal Vlog to the control signal generator of the FPGA 120. (122).

여기에서 기준 전압(Vref)은 1상한 쵸퍼의 경우에는 정극성 전압신호 크기의 1/2 정도 전압으로 설정하고, 4상한 쵸퍼의 경우에는 영전압으로 설정한다.In this case, the reference voltage Vref is set to about 1/2 of the magnitude of the positive voltage signal in the case of the one upper limit chopper, and is set to zero voltage in the case of the four upper limit chopper.

기준 클럭 발생기(110)의 클럭(CLK1)은 측정하고자 하는 구형파의 주파수와 펄스 계수기(123)의 데이터 비트(Data Bit) 수 및 곱셈기(140)의 데이터 비트(Data Bit) 수를 고려하여 선정한다. 회로의 안정적인 동작을 위하여 펄스 계수기(123)로 입력되는 클럭(CLK2)은 기준 클럭(CLK1)을 최소한 4분주 이상 하도록 한다.The clock CLK1 of the reference clock generator 110 is selected in consideration of the frequency of the square wave to be measured, the number of data bits of the pulse counter 123, and the number of data bits of the multiplier 140. . For the stable operation of the circuit, the clock CLK2 input to the pulse counter 123 causes the reference clock CLK1 to be at least four minutes.

프로그램머블 로직 소자인 FPGA 회로(120)는 분배기(121)와 주변 소자들을 동작시키는데 필요한 제어신호를 발생시키기 위한 제어신호 발생기(122) 및 펄스 계수기(123)로 구성되어 있다.The programmable logic device (FPGA) circuit 120 includes a divider 121 and a control signal generator 122 and a pulse counter 123 for generating a control signal required to operate peripheral devices.

분배기(121)는 클럭 발생기(110)로부터 기준 클럭(CLK1)을 입력 받아 펄스 계수기(123)의 데이터 비트 수 및 곱셈기(140)의 데이터 비트 수를 고려하여 최소 4분주 이상 하여 회로의 안정적인 동작을 도모할 수 있도록 분주 수를 선정한다. The divider 121 receives the reference clock CLK1 from the clock generator 110 and performs a stable operation of the circuit by at least four divisions in consideration of the number of data bits of the pulse counter 123 and the number of data bits of the multiplier 140. Select the number of dispensing to help plan.

제어신호 발생기(122)는 기준 클록신호(CLK1) 및 입력 구형파 신호(Vin)의 로직 레벨 신호인 비교기(100)의 출력신호(Vlog)를 입력으로 하여 주변 소자들을 제어하기 위한 제어신호들(CNT1, CNT2, CNT3, CNT4 및 CNT5)을 발생시킨다.The control signal generator 122 receives the output signal Vlog of the comparator 100, which is a logic level signal of the reference clock signal CLK1 and the input square wave signal Vin, as a control signal CNT1 for controlling peripheral devices. , CNT2, CNT3, CNT4 and CNT5).

펄스 계수기(123)는 분배기(121)에 의해 적절히 분주된 펄스 계수기(123)용 클럭(CLK2)을 입력 받아서 제어신호(CNT5)의 상태에 따라서 펄스 계수기(123)를 클리어(Clear), 계수(Counting) 또는 계수기 데이터를 곱셈기(140)로 출력한다.The pulse counter 123 receives the clock CLK2 for the pulse counter 123 appropriately divided by the divider 121 and clears the pulse counter 123 according to the state of the control signal CNT5. Counting) or the counter data is output to the multiplier 140.

도 2의 타이밍 도에 나타낸 바와 같이 제어신호(CNT5)는 비교기(100) 출력신호(Vlog)의 포지티브 및 네가티브 에지 2가지 모두를 기준으로 기준 클럭(CLK1)에 동기하여 발생되며, 에지 후 첫 번째 기준 클럭(CLK1)에서는 펄스 계수기(123)의 데이터 값을 곱셈기(140)로 출력하고, 에지 후 두 번째 기준 클럭(CLK1)에서는 펄 스 계수기(123)를 클리어 시키고, 에지 후 세 번째 기준 클럭(CLK1)에서 부터는 펄스 계수기(123)가 계수기 클럭(CLK2)로 계수하도록 한다.As shown in the timing diagram of FIG. 2, the control signal CNT5 is generated in synchronization with the reference clock CLK1 based on both the positive and negative edges of the comparator 100 output signal Vlog, and the first after the edge. In the reference clock CLK1, the data value of the pulse counter 123 is output to the multiplier 140. In the second reference clock CLK1 after the edge, the pulse counter 123 is cleared, and the third reference clock after the edge ( From CLK1), the pulse counter 123 counts with the counter clock CLK2.

제 1의 S/H 회로(130)는 입력 구형파 입력전압(Vin)의 크기를 제어신호(CNT1)에 따라서 샘플 앤드 홀드하는 회로이다. 도 2의 타이밍 도에 나타낸 바와 같이 제어신호(CNT1)는 비교기(100)의 출력신호(Vlog)의 포지티브 및 네가티브 에지 2가지 모두를 기준으로 기준 클럭(CLK1)에 동기하여 발생되며, 에지 후 세 번째 기준 클럭(CLK1)에서 입격전압(Vin)을 샘플 앤드 홀드하여 곱셈기(140)로 샘플 앤드 홀드 신호(V1)를 출력한다.The first S / H circuit 130 is a circuit which samples and holds the magnitude of the input square wave input voltage Vin in accordance with the control signal CNT1. As shown in the timing diagram of FIG. 2, the control signal CNT1 is generated in synchronization with the reference clock CLK1 based on both the positive and negative edges of the output signal Vlog of the comparator 100. The sample and hold signal Vin is sampled and held at the first reference clock CLK1 to output the sample and hold signal V1 to the multiplier 140.

곱셈 회로(140)는 펄스 계수기(123)의 데이터 값과 제 1의 S/H 회로(130) 출력 신호(V1)을 제어신호(CNT2)에 따라서 곱셈하는 회로이다. 도 2의 타이밍 도에 나타낸 바와 같이 제어신호(CNT2)는 비교기(100) 출력(Vlog)의 포지티브 및 네가티브 에지 2가지 모두를 기준으로 기준 클럭(CLK1)에 동기하여 발생되며, 에지 후 두 번째 기준 클럭(CLK1)에서 곱셈을 하여 신호 V2를 제 2의 S/H 회로(150) 및 가산기 회로(160)의 부극성 단자로 출력한다.The multiplication circuit 140 is a circuit that multiplies the data value of the pulse counter 123 and the first S / H circuit 130 output signal V1 according to the control signal CNT2. As shown in the timing diagram of FIG. 2, the control signal CNT2 is generated in synchronization with the reference clock CLK1 based on both the positive and negative edges of the output Vlog of the comparator 100 and the second reference after the edge. The multiplication is performed at the clock CLK1 to output the signal V2 to the negative terminals of the second S / H circuit 150 and the adder circuit 160.

제 2의 S/H 회로(150)는 곱셈기(140)의 출력 신호(V2)를 제어신호(CNT3)에 따라서 샘플 앤드 홀드하는 회로이다. 도 2의 타이밍 도에 나타낸 바와 같이 제어신호(CNT3)는 비교기(100)의 출력(Vlog)의 네가티브 에지를 기준으로 기준 클럭(CLK1)에 동기하여 발생되며, 네가티브 에지 후 세 번째 기준 클럭(CLK1)에서 곱셈기(140)의 출력 신호(V2)를 샘플 앤드 홀드하여 가산기(160)의 정극성 단자로 신호 (V3)를 출력한다.The second S / H circuit 150 is a circuit for sample-and-hold the output signal V2 of the multiplier 140 in accordance with the control signal CNT3. As shown in the timing diagram of FIG. 2, the control signal CNT3 is generated in synchronization with the reference clock CLK1 based on the negative edge of the output Vlog of the comparator 100, and after the negative edge, the third reference clock CLK1 is generated. ) Sample and hold the output signal V2 of the multiplier 140 to output the signal V3 to the positive terminal of the adder 160.

가산기(160)는 비교기(100)의 출력(Vlog)의 네가티브 에지를 기준으로 출력되어 샘플 앤드 홀드된 신호(V3)와 포지티브 및 네가티브 에지 2가지 모두에서 출력되는 신호(V2)를 가산하여 가산된 신호(V4)를 제 3의 S/H 회로(170)로 출력한다.The adder 160 is output based on the negative edge of the output Vlog of the comparator 100 to add and add the sampled and held signal V3 and the signal V2 output from both the positive and negative edges. The signal V4 is output to the third S / H circuit 170.

제 3의 S/H 회로(170)는 가산기(160)의 출력신호(V4)를 제어신호(CNT4)에 따라서 샘플 앤드 홀드하는 회로이다. 도 2의 타이밍 도에 나타낸 바와 같이 제어신호(CNT4)는 비교기(100)의 출력(Vlog)의 포지티브 에지를 기준으로 기준 클럭(CLK1)에 동기하여 발생되며, 포지티브 에지 후 세 번째 기준 클럭(CLK1)에서 가산기(160)의 출력 신호(V4)를 샘플 앤드 홀드하여 구형파 입력 신호(Vin)의 실시간 평균치 신호(Vout)로 출력한다.The third S / H circuit 170 is a circuit for sample-and-hold the output signal V4 of the adder 160 in accordance with the control signal CNT4. As shown in the timing diagram of FIG. 2, the control signal CNT4 is generated in synchronization with the reference clock CLK1 based on the positive edge of the output Vlog of the comparator 100, and after the positive edge, the third reference clock CLK1 is generated. ), The output signal V4 of the adder 160 is sampled and held and output as a real time average value signal Vout of the square wave input signal Vin.

쵸퍼 형태로 구동되는 전자석의 경우 이동자가 이동하면 공극이 변화하여 자기저항 및 회로의 인덕턴스가 변한다. 이러한 경우에 공극 혹은 전자석의 고정자와 이동자 사이의 거리를 알고자 할 경우 일반적으로 Gap 센서 등을 활용하는데 Gap 센서는 고가이며, 또한 설치 공간의 제약을 받게 된다.In the case of an electromagnet driven in the form of a chopper, when the mover moves, the air gap changes, and the magnetoresistance and the inductance of the circuit change. In this case, in order to know the distance between the stator and the mover of the air gap or the electromagnet, the gap sensor is generally used, but the gap sensor is expensive and is limited by the installation space.

따라서, 본 발명은 쵸퍼로 구동되는 전자석 응용 분야에서 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득할 수 있으므로, 본 발명에서 제안한 실시간 구형파 실효치 변환 회로를 응용하면 전자석에 인가되는 실시간 전압의 평균치와 전류로부터 공극 혹은 전자석의 고정자와 이동자 사이의 거리를 쉽게 추정할 수 있는 이점이 있다.Therefore, in the present invention, since the frequency of the output voltage is fixed in a chopper-driven electromagnet application field and the square wave and the duty ratio can be obtained in real time, the square wave average value can be obtained in real time, thereby applying the real-time square wave effective value conversion circuit proposed in the present invention. The distance between the stator and the mover of the pores or electromagnets can be easily estimated from the average value of the real-time voltage applied to the electromagnet and the current.

Claims (4)

1상한 쵸퍼나 4상한 쵸퍼에서의 출력전압의 주파수가 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 구형파 입력신호(Vin)와, 기준 전압(Vref)을 비교하여 상기 입력신호(Vin)의 로직레벨 변환신호(Vlog)를 발생하기 위한 비교기와;Comparing the square wave input signal Vin and the reference voltage Vref to obtain the average value of the square wave in real time from a waveform in which the frequency of the output voltage in the single-quadrant chopper or the quadruple-chopper chopper is fixed and the square wave changes in duty ratio. A comparator for generating a logic level conversion signal Vlog of the input signal Vin; 기준 클럭(CLK1)을 발생시키기 위한 기준 클럭 발생기와;A reference clock generator for generating a reference clock CLK1; 상기 기준 클럭(CLK1)을 적어도 4분주 이상 분주된 클럭신호(CLK2)를 발생시키는 분배기와, 상기 기준 클럭(CLK1)과 상기 비교기 회로에서 출력된 로직레벨 변환신호(Vlog)를 입력하여 제어신호(CNT1,CNT2,CNT3,CNT4,CNT5)를 발생시키기 위한 제어신호 발생기와, 상기 클럭신호(CLK2)를 입력받아 상기 제어신호(CNT5)의 상태에 따라서 클리어되거나, 계수하거나 또는 계수기 데이터를 곱셈기에 제공하기 위한 펄스 계수기를 포함하는 FPGA부와;A divider for generating a clock signal CLK2 divided by at least four divisions of the reference clock CLK1, and a logic level conversion signal Vlog output from the reference clock CLK1 and the comparator circuit. A control signal generator for generating CNT1, CNT2, CNT3, CNT4, and CNT5, and receives the clock signal CLK2 to clear, count or provide counter data according to the state of the control signal CNT5. An FPGA unit including a pulse counter for performing the operation; 상기의 제어신호(CNT1)에 따라서 상기 구형파 입력신호(Vin)의 전압크기를 샘플 앤드 홀드한 신호(V1)를 발생하기 위한 제 1의 S/H부와;A first S / H section for generating a signal V1 sampled and held at a voltage magnitude of the square wave input signal Vin according to the control signal CNT1; 상기의 제어신호(CNT2)에 따라서 상기 펄스 계수기의 데이터 값과 상기 제 1의 S/H부의 출력신호(V1)를 곱하여 신호(V2)를 발생시키기 위한 곱셈기와;A multiplier for generating a signal V2 by multiplying a data value of the pulse counter with an output signal V1 of the first S / H unit according to the control signal CNT2; 상기의 제어신호(CNT3)에 따라서 곱셈기의 출력신호(V2)를 샘플 앤드 홀드한 신호(V3)를 발생하기 위한 제 2의 S/H부와;A second S / H unit for generating a signal V3 obtained by sample-and-holding the output signal V2 of the multiplier according to the control signal CNT3; 입력신호(Vin)의 로직레벨 변환신호(Vlog)의 네가티브 에지를 기준으로 출력되어 샘플 앤드 홀드된 신호(V3)와 포지티브 및 네가티브 에지 2가지 모두에서 출력되는 신호 V2를 가산하여 가산된 신호(V4)를 출력하기 위한 가산기; 및The signal V4 added by adding the signal V2 outputted from both the sampled and held signal V3 and the positive and negative edges output based on the negative edge of the logic level conversion signal Vlog of the input signal Vin. An adder for outputting; And 상기 가산기의 출력신호(V4)를 제어신호(CNT4)에 따라서 샘플 앤드 홀드한 신호(Vout)를 출력하기 위한 제 3의 S/H부로 구성됨을 특징으로 하는 실시간 구형파-평균치 변환 회로.And a third S / H unit for outputting a signal (Vout) sampled and held according to the control signal (CNT4) of the output signal (V4) of the adder. 제 1항에 있어서, 1상한 쵸퍼나 4상한 쵸퍼 응용 분야에서 출력전압의 주파수는 고정되어 있고 구형파이면서 Duty 비가 변하는 파형으로부터 실시간으로 구형파의 평균치를 취득하기 위한 구형파를 입력단자에 입력하고;2. The method of claim 1, further comprising: inputting a square wave to an input terminal for obtaining an average value of the square wave in real time from a waveform having a fixed frequency and varying duty wave and duty ratio in a single quadrant chopper or four quadrant chopper application field; 상기 신호에서 포지티브 에지에서 정극성의 인가전압 크기를 제 1의 S/H부에서 샘플 앤드 홀드하며;Sample and hold a positive applied voltage magnitude at a positive edge in the signal at a first S / H portion; 정극성의 전압이 인가되는 시간을 계수 하고 있다가 네가티브 에지를 만나면 샘플 앤드 홀드하고 있던 정극성 전압의 크기와 정극성 계수기 값을 곱하여 상기 제 2의 S/H부에서 샘플 앤드 홀드하고 이를 가산기의 정극성 단자로 입력하고 난 후, 다시 부극성의 인가전압 크기를 제 1의 S/H부에서 샘플 앤드 홀드하고 또한 부극성의 전압이 인가되는 시간을 계수 하고 있다가 포지티브 에지를 만나면 샘플 앤드 홀드하고 있던 부극성 전압의 크기와 부극성 계수기 값을 곱하여 상기 가산기의 부극성 입력단자로 입력됨을 특징으로 하는 실시간 구형파-평균치 변환 회로.After counting the time that the positive voltage is applied and meeting the negative edge, multiply the magnitude of the positive voltage that was sampled and held by the positive counter value and sample and hold in the second S / H part and add the positive value of the adder. After inputting to the polarity terminal, the sample voltage is applied and held in the first S / H section and the time for which the negative voltage is applied is counted. And multiplying the magnitude of the negative voltage by the negative voltage value and inputting the negative voltage to the negative input terminal of the adder. 제 1항에 있어서, 상기 가산기의 정극성 입력단자에는 네가티브 에지에서 출력하였던 상기 제 2의 S/H부에서 샘플 앤드 홀드하고 있던 정극성의 신호가 입력되어 있고 포지티브 에지에서 출력한 부극성의 신호와 가산하여 제 3의 S/H부에서 샘플 앤드 홀드한 후 신호를 출력단자로 출력하도록 함을 특징으로 하는 실시간 구형파-평균치 변환 회로.The positive input terminal of the adder is input with a positive signal sampled and held at the second S / H portion output from the negative edge and output from the positive edge. And adding and outputting the signal to the output terminal after the sample and hold in the third S / H unit. 제 1항에 있어서, 상기 쵸퍼의 경우 스위칭 주파수를 고정하여도 제어방법에 따라서 출력전압은 몇 주기 동안 계속해서 정극성이나 부극성의 전압만이 출력될 수 있으며 이러한 경우에는 기준 클럭을 활용하여 매 스위칭 주파수의 주기마다 상기 샘플 앤드 홀드부나 곱셈기에 필요한 제어신호를 발생시켜서 실시간으로 입력신호의 평균치를 출력하도록 함을 특징으로 하는 실시간 구형파-평균치 변환 회로.According to claim 1, In the case of the chopper, even if the switching frequency is fixed, depending on the control method, the output voltage can continue to output only positive or negative voltage for several cycles in this case, in this case by using a reference clock And a control signal necessary for the sample and hold unit or multiplier for outputting the average value of the input signal in real time for each period of a switching frequency.
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US5416798A (en) 1991-05-27 1995-05-16 Advantest Corporation Device for measuring the average value of pulse signals
US6242961B1 (en) 1998-10-08 2001-06-05 Altima Communication, Inc. Methods and circuits for restoration of a drooped DC signal

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