KR100766386B1 - Circuit for inputting/outputting data of semiconductor memory apparatus - Google Patents

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Abstract

A data input/output circuit of a semiconductor memory device is provided to reduce the area and tAA(Data Access Time) by enabling operation in both a test mode and each data input/output mode in one multiplexer. A mode control signal generation unit(100) generates a mode control signal in response to a first test mode signal and a second test mode signal. A global line selection signal generation unit(200) outputs a global line selection signal in response to an operation instruction signal, an input/output mode signal and a control address. A multiplexer(300) transfers first data or second data to an output node selectively in response to the operation instruction signal, the mode control signal and the global line selection signal.

Description

반도체 메모리 장치의 데이터 입출력 회로{Circuit for Inputting/Outputting Data of Semiconductor Memory Apparatus}Circuit for Inputting / Outputting Data of Semiconductor Memory Apparatus

도 1은 종래의 반도체 메모리 장치의 데이터 입출력 회로를 나타내는 블록도,1 is a block diagram showing a data input / output circuit of a conventional semiconductor memory device;

도 2 는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로의 블록도,2 is a block diagram of a data input / output circuit of a semiconductor memory device according to the present invention;

도 3은 도 2에 도시된 모드 제어 신호 생성부의 내부 회로도,3 is an internal circuit diagram of a mode control signal generation unit shown in FIG. 2;

도 4는 도 2에 도시된 글로벌 라인 선택 신호 생성부의 내부 회로도, 및4 is an internal circuit diagram of the global line selection signal generation unit shown in FIG. 2, and

도 5는 도 2에 도시된 먹스의 내부 회로도이다.5 is an internal circuit diagram of the mux shown in FIG.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 제 1 먹스 20 : 제 2 먹스10: the first mux 20: the second mux

30 : 제 3 먹스 40 : 래치부30: third mux 40: latch portion

100 : 모드 제어 신호 생성부 200 : 글로벌 라인 선택 신호 생성부100: mode control signal generator 200: global line selection signal generator

300 : 먹스300: mux

본 발명은 반도체 메모리 장치의 데이터 입출력 회로에 관한 것으로, x32, x16 및 x8등의 데이터 입출력 모드(data input/output mode) 및 테스트 모드(test mode)를 사용하는 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input / output circuit of a semiconductor memory device, and more particularly to a data input / output circuit of a semiconductor memory device using a data input / output mode such as x32, x16, and x8 and a test mode. will be.

반도체 메모리 장치는 x32, x16 및 x8등의 여러가지 데이터 입출력 모드 및 테스트 모드를 사용할 수 있도록 회로가 설계된다. 글로벌 입출력 라인(GIO Line)을 통해 전달되는 데이터(data)를 입력받아 어드레스(address)로 제어하여, x32에서 32 개의 패드(pad)로 데이터(data)를 출력하고 x16은 16개의 패드(pad)로, x8은 8개의 패드(pad)로 데이터를 내보낸다. The semiconductor memory device is designed to use various data input / output modes and test modes such as x32, x16, and x8. Receives data transmitted through global input / output line (GIO Line) and controls it with address, outputs data from x32 to 32 pads, and x16 is 16 pads X8 exports data to eight pads.

도 1은 종래의 반도체 메모리 장치의 데이터 입출력 회로를 나타내는 블록도이다.1 is a block diagram illustrating a data input / output circuit of a conventional semiconductor memory device.

종래의 반도체 메모리 장치의 데이터 입출력 회로는 제 1 데이터 입출력 모드(x8)로 동작하기 위한 제 1 먹스(10, multiplexer); 제 2 및 제 3 데이터 입출력 모드(x16, x32)로 동작하기 위한 제 2 먹스(20); 테스트 모드(test mode)로 동작하기 위한 제 3 먹스(30); 및 상기 제 1 먹스(10), 상기 제 2 먹스(20) 및 상기 제 3 먹스(30)에 의해 입력받는 데이터를 래치하는 래치부(40);를 포함한다.A data input / output circuit of a conventional semiconductor memory device includes a first mux (10, multiplexer) for operating in a first data input / output mode (x8); A second mux 20 for operating in the second and third data input / output modes (x16, x32); A third mux 30 for operating in a test mode; And a latch unit 40 for latching data input by the first mux 10, the second mux 20, and the third mux 30.

상기 제 1 먹스(10)는 제어 어드레스(Y9), 테스트 모드 신호(TM_DQoff), 입출력 모드 신호(IO_MODE) 및 동작 지시 신호(WT_RD_SEL)에 응답하여 제 1 글로벌 입출력 라인(gio0)을 통해 입력되는 제 1 데이터(gio0_sig) 또는 제 2 글로벌 입출력 라인(gio1)을 통해 입력되는 제 2 데이터(gio1_sig) 중에서 어느 하나를 선택적으로 입력받아 출력 노드(OUT)에 출력한다.The first mux 10 is input through the first global input / output line gio0 in response to a control address Y9, a test mode signal TM_DQoff, an input / output mode signal IO_MODE, and an operation instruction signal WT_RD_SEL. One of the second data gio1_sig input through the first data gio0_sig or the second global input / output line gio1 is selectively received and output to the output node OUT.

상기 제 2 먹스(20)는 상기 테스트 모드 신호(TM_DQoff), 상기 입출력 모드 신호(IO_MODE) 및 상기 동작 지시 신호(WT_RD_SEL)에 응답하여 상기 제 1 글로벌 입출력 라인(gio0)으로부터 입력되는 상기 제 1 데이터(gio0_sig)를 상기 출력 노드(OUT)에 출력한다.The second mux 20 receives the first data input from the first global input / output line gio0 in response to the test mode signal TM_DQoff, the input / output mode signal IO_MODE, and the operation instruction signal WT_RD_SEL. outputs (gio0_sig) to the output node OUT.

상기 제 3 먹스(30)는 상기 테스트 모드 신호(TM_DQoff) 및 상기 동작 지시 신호(WT_RD_SEL)에 응답하여 상기 제 1 글로벌 입출력 라인(gio0)으로부터 입력되는 상기 제 1 데이터(gio0_sig)를 상기 출력 노드(OUT)에 출력한다. The third mux 30 receives the first data gio0_sig input from the first global input / output line gio0 in response to the test mode signal TM_DQoff and the operation indication signal WT_RD_SEL. Output to OUT).

상기 테스트 모드 신호(TM_DQoff)는 테스트 모드 시 특정 데이터 패스(path) 이외의 패스(path)들의 동작을 막기위한 신호로서, 예를 들어 노멀 리드(read) 및 라이트(write) 동작 시에는 로우 레벨이고 테스트 모드일 경우에는 하이 레벨로 활성화 되어 상기 제 1 먹스(10) 및 상기 제 2 먹스(20)를 디스에이블 시키고 상기 제 3 먹스(30)만을 활성화 시킨다.The test mode signal TM_DQoff is a signal for preventing the operation of paths other than a specific data path in the test mode. For example, the test mode signal TM_DQoff is at a low level during normal read and write operations. In the test mode, the high level is activated to disable the first mux 10 and the second mux 20 and activate only the third mux 30.

상기 입출력 모드 신호(IO_MODE)는 상기 제 1 데이터 입출력 모드(x8)로 동작하는 경우 하이 레벨이며, 상기 제 2 및 제 3 데이터 입출력 모드(x16, x32)로 동작하는 경우 로우 레벨이다.The input / output mode signal IO_MODE is at a high level when operating in the first data input / output mode x8 and at a low level when operating in the second and third data input / output modes x16 and x32.

상기 동작 지시 신호(WT_RD_SEL)는 라이트 동작 시에 하이 레벨 상태이며 리드 동작시 로우 레벨 상태인 신호이다.The operation instruction signal WT_RD_SEL is a high level state during a write operation and a low level state during a read operation.

상기 제 1 글로벌 입출력 라인(gio0) 및 상기 제 2 글로벌 입출력 라인(gio1)은 뱅크(bank)에서 출력된 데이터를 상기 데이터 입출력 회로가 있는 주변 영역까지 실어 나르는 글로벌 입출력 라인(GIO Line) 중 일부이다.The first global input / output line gio0 and the second global input / output line gio1 are part of a global input / output line GIO line that carries data output from a bank to a peripheral region in which the data input / output circuit is located. .

상기 제어 어드레스(Y9)는 컬럼 어드레스 중 일부로서 상기 제 1 데이터 입출력 모드(x8)일 경우에 상기 제 1 글로벌 입출력 라인(gio0)과 상기 제 2 글로벌 입출력 라인(gio1) 중에 하나를 선택하여, 이를 통해 입력되는 데이터를 입력 받는다.The control address Y9 selects one of the first global I / O line gio0 and the second global I / O line gio1 in the first data input / output mode x8 as a part of the column address. Receive data input through.

예를 들어, 상기 제어 어드레스(Y9)가 로우 레벨이면 상기 제 1 글로벌 입출력 라인(gio0)에 실려온 상기 제 1 데이터(gio0_sig)를 출력하고 하이 레벨이면 상기 제 2 글로벌 입출력 라인(gio1)에 실려온 상기 제 2 데이터(gio1_sig)를 출력한다.For example, when the control address Y9 is at a low level, the first data gio0_sig carried on the first global input / output line gio0 is output. The second data gio1_sig is output.

종래의 반도체 메모리 장치의 데이터 입출력 회로는 상기 테스트 모드(test mode), 상기 제 1 데이터 입출력 모드(x8) 및 상기 제 2 및 제 3 데이터 입출력 모드(x16, x32) 각각에서 동작하는 먹스(mux)가 따로따로 존재하여 회로의 면적이 큰 문제점이 있다. 그리고 상기 제 1 글로벌 입출력 라인(gio0)이 상기 제 1 먹스(10), 상기 제 2 먹스(20) 및 상기 제 3 먹스(30)에 모두 연결되므로 데이터 입력시 보이는 각 패스(path)의 게이트 캐패시턴스(capacitance)가 모두 보이게 되어 로딩(loading)이 증가함으로 상기 제 1 글로벌 입출력 라인(gio0)을 통해 전달된 상기 제 1 데이터(gio0_sig)의 라이징(rising) 및 폴링(falling) 타임이 나빠져서 딜레이(delay)가 생기게 되는 문제가 있다. 또한 상기 먹스(mux)들이 하나의 출력 노드(OUT)에 연결되어 있으므로 상기 출력 노드(out)에서 보이는 각 먹스(mux)의 정션 캐패시턴스(junction capacitance)가 증가하여 데이터의 라이징(rising) 및 폴링(falling) 타임에 영향을 주는 문제가 발생한다. A data input / output circuit of a conventional semiconductor memory device has a mux operating in each of the test mode, the first data input / output mode (x8), and the second and third data input / output modes (x16, x32). There is a problem that the area of the circuit is large because there is a separate. In addition, since the first global input / output line gio0 is connected to all of the first mux 10, the second mux 20, and the third mux 30, the gate capacitance of each path seen when data is input. (capacitance) is all visible, the loading (loading) is increased, so that the rising (falling) and falling (falling) time of the first data (gio0_sig) transmitted through the first global I / O line (gio0) is worse delay There is a problem that occurs. In addition, since the mux is connected to one output node OUT, the junction capacitance of each mux seen at the output node increases to increase the rising and polling of data. falling) problem that affects time.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 하나의 먹스(multiplexer)에서 테스트 모드 및 각각의 데이터 입출력 모드에서 모두 동작이 가능하도록 함으로써 면적 및 tAA(Data Access Time)를 감소 시킬 수 있는 반도체 메모리 장치의 데이터 입출력 회로를 제공하는데 그 기술적 과제가 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and is a semiconductor capable of reducing both area and tAA (Data Access Time) by enabling operation in both a test mode and each data input / output mode in one multiplexer. There is a technical problem in providing a data input / output circuit of a memory device.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는, 제 1 테스트 모드 신호 및 제 2 테스트 모드 신호에 응답하여 모드 제어 신호를 생성하는 모드 제어 신호 생성 수단; 동작 지시 신호, 입출력 모드 신호 및 제어 어드레스에 응답하여 글로벌 라인 선택 신호를 출력하는 글로벌 라인 선택 신호 생성 수단; 및 상기 동작 지시 신호, 상기 모드 제어 신호 및 상기 글로벌 라인 선택 신호에 응답하여 제 1 데이터 또는 제 2 데이터를 선택적으로 출력 노드에 전달하는 먹스;를 포함한다. According to another aspect of the present invention, there is provided a data input / output circuit of a semiconductor memory device, including: mode control signal generation means for generating a mode control signal in response to a first test mode signal and a second test mode signal; Global line selection signal generating means for outputting a global line selection signal in response to an operation instruction signal, an input / output mode signal, and a control address; And a mux for selectively transmitting first data or second data to an output node in response to the operation instruction signal, the mode control signal, and the global line selection signal.

바람직하게는 상기 제 2 테스트 모드 신호는 상기 제 1 테스트 모드 신호 및 상기 제 3 테스트 모드 신호를 오어 연산하여 생성된 신호이고, 상기 모드 제어 신호는 상기 제 1 테스트 모드 신호를 제외한 상기 제 3 테스트 모드 신호만 활성화 되는 경우 상기 먹스를 비활성화 시키는 신호이다.Preferably, the second test mode signal is a signal generated by orally calculating the first test mode signal and the third test mode signal, and the mode control signal is the third test mode except for the first test mode signal. If only the signal is activated is a signal to deactivate the mux.

또한, 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 상기 출력 노드의 데이터를 래치하여 먹스 데이터를 출력하는 래치 수단을 추가로 포함한다.The data input / output circuit of the semiconductor memory device according to the present invention further includes latching means for latching data of the output node to output mux data.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 입출력 회로의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of a data input / output circuit of a semiconductor memory according to the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로의 블록도이다.2 is a block diagram of a data input / output circuit of a semiconductor memory device according to the present invention.

본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 제 1 테스트 모드 신호(TPARA) 및 제 2 테스트 모드 신호(TM_DQoff)에 응답하여 상기 제 1 테스트 모드 신호(TPARA)를 제외한 제 3 테스트 모드 신호가 활성화 되는 경우 비활성화 되는 모드 제어 신호(TPARAoff)를 생성하는 모드 제어 신호 생성부(100); 동작 지시 신호(WT_RD_SEL), 입출력 모드 신호(IO_MODE) 및 제어 어드레스(Y9)에 응답하여 글로벌 라인 선택 신호(GIO_SEL)를 출력하는 글로벌 라인 선택 신호 생성부(200); 상기 동작 지시 신호(WT_RD_SEL), 상기 모드 제어 신호(TPARAoff) 및 상기 글로벌 라인 선택 신호(GIO_SEL)에 응답하여 제 1 데이터(gio0_sig) 및 제 2 데이터(gio1_sig)를 선택적으로 출력 노드(OUT)에 전달하는 먹스(300); 및 상기 출력 노드의 데이터를 래치하여 먹스 데이터(muxout)를 출력하는 래치부(40);를 포함한다.The data input / output circuit of the semiconductor memory device according to the present invention activates a third test mode signal except for the first test mode signal TPARA in response to the first test mode signal TPARA and the second test mode signal TM_DQoff. A mode control signal generator 100 generating a mode control signal TPARAoff deactivated when the control signal is deactivated; A global line selection signal generator 200 outputting a global line selection signal GIO_SEL in response to an operation instruction signal WT_RD_SEL, an input / output mode signal IO_MODE, and a control address Y9; The first data gio0_sig and the second data gio1_sig are selectively delivered to the output node OUT in response to the operation instruction signal WT_RD_SEL, the mode control signal TPARAoff, and the global line selection signal GIO_SEL. Mux 300 to be; And a latch unit 40 which latches data of the output node and outputs muxout.

상기 제 1 테스트 모드 신호(TPARA)는 테스트 모드 동작시 여러 셀에 동일한 데이터를 쓰고는 읽어서 전부 동일한 데이터가 나오면 패스(pass) 되도록 하고 틀린 데이터가 나오면 페일(fail)이 되는 신호이다.The first test mode signal TPARA is a signal that writes and reads the same data to several cells in a test mode operation so that all the same data is passed and fails if the wrong data is output.

상기 제 2 테스트 모드 신호(TM_DQoff)는 테스트 모드 동작시 특정 데이터 패스(path) 이외의 패스(path) 들의 동작을 막기위한 종래의 신호로서, 상기 제 1 테스트 모드 신호(TPARA) 및 상기 제 3 테스트 모드 신호를 오어(OR) 연산하여 생성된 신호이고, 상기 제 3 테스트 모드 신호는 DQ관련 테스트 모드 신호 중 하나이다.The second test mode signal TM_DQoff is a conventional signal for preventing operation of paths other than a specific data path during a test mode operation, and the first test mode signal TPARA and the third test. The signal is generated by performing an OR operation on a mode signal, and the third test mode signal is one of DQ-related test mode signals.

상기 입출력 모드 신호(IO_MODE)는 데이터 입출력 모드(data input/output mode) 중 제 1 데이터 입출력 모드(x8)로 동작하는 경우 하이 레벨이며, 제 2 및 제 3 데이터 입출력 모드(x16, x32)로 동작하는 경우 로우 레벨이다.The input / output mode signal IO_MODE is at a high level when operating in the first data input / output mode x8 among the data input / output modes, and operates in the second and third data input / output modes x16 and x32. Low level.

상기 제어 어드레스(Y9)는 컬럼 어드레스 중 하나의 어드레스이다.The control address Y9 is one of the column addresses.

상기 동작 지시 신호(WT_RD_SEL)는 라이트(write) 동작 시에 하이 레벨 상태이며 리드(read) 동작시 로우 레벨 상태인 신호이다.The operation instruction signal WT_RD_SEL is a high level state in a write operation and a low level state in a read operation.

상기 제 1 데이터(gio0_sig)는 제 1 글로벌 입출력 라인(gio0)을 통해 입력되고, 상기 제 2 데이터(gio1_sig)는 제 2 글로벌 입출력 라인(gio1)을 통해 입력되며, 상기 제 1 글로벌 입출력 라인(gio0) 및 상기 제 2 글로벌 입출력 라인(gio1)은 뱅크(bank)에서 출력된 데이터를 상기 데이터 입출력 회로가 있는 주변 영역까지 실어 나르는 글로벌 입출력 라인(GIO Line) 중 일부이다.The first data gio0_sig is input through a first global input / output line gio0, the second data gio1_sig is input through a second global input / output line gio1, and the first global input / output line gio0. And the second global input / output line gio1 are part of a global input / output line GIO line carrying data output from a bank to a peripheral region in which the data input / output circuit is located.

도 3은 도 2에 도시된 모드 제어 신호 생성부의 내부 회로도이다.FIG. 3 is an internal circuit diagram of the mode control signal generator shown in FIG. 2.

상기 모드 제어 신호 생성부(100)는 입력 단이 상기 제 1 테스트 모드 신호(TPARA)를 입력받는 제 1 인버터(IV1); 하나의 입력 단이 상기 제 1 인버터(IV1)의 출력 단과 연결되고 다른 입력 단이 상기 제 2 테스트 모드 신호(TM_DQoff)를 입력받는 제 1 낸드 게이트(ND1); 입력 단이 상기 제 1 낸드 게이트(ND1)의 출력 단과 연결되는 제 2 인버터(IV2); 및 입력 단이 상기 제 2 인버터(IV2)의 출력 단 과 연결되고 출력 단이 상기 모드 제어 신호(TPARAoff)를 출력하는 제 3 인버터(IV3);를 포함한다.The mode control signal generator 100 may include a first inverter IV1 through which an input terminal receives the first test mode signal TPARA; A first NAND gate ND1 having one input terminal connected to the output terminal of the first inverter IV1 and the other input terminal receiving the second test mode signal TM_DQoff; A second inverter IV2 having an input terminal connected to an output terminal of the first NAND gate ND1; And a third inverter IV3 having an input terminal connected to the output terminal of the second inverter IV2 and the output terminal outputting the mode control signal TPARAoff.

상기 모드 제어 신호(TPARAoff)는 상기 데이터 입출력 모드(data input/output mdoe) 및 상기 테스트 모드(test mode)인 경우를 제어하기 위해 생성되는 신호이다. 도 3에 도시된 모드 제어 신호 생성부(100)는 상기 모드 제어 신호를 생성하는 일 예를 나타내며, 상기 제 1 테스트 모드 신호(TPARA) 및 상기 제 3 테스트 모드 신호에 의해 생성된 상기 제 2 테스트 모드 신호(TM_DQoff)에서 상기 제 1 테스트 모드 신호(TPARA)가 비활성화 되고 상기 제 3 테스트 모드 신호가 활성화 되는 경우에 상기 모드 제어 신호(TPARAoff)가 비활성화 되게 구성된다.The mode control signal TPARAoff is a signal generated to control the case of the data input / output mode and the test mode. The mode control signal generator 100 shown in FIG. 3 shows an example of generating the mode control signal, and the second test generated by the first test mode signal TPARA and the third test mode signal. When the first test mode signal TPARA is inactivated in the mode signal TM_DQoff and the third test mode signal is activated, the mode control signal TPARAoff is configured to be inactivated.

도 4는 도 2에 도시된 글로벌 라인 선택 신호 생성부의 내부 회로도이다.FIG. 4 is an internal circuit diagram of the global line selection signal generator shown in FIG. 2.

상기 글로벌 라인 선택 신호 생성부(200)는 상기 동작 지시 신호(WT_RD_SEL) 및 상기 입출력 모드 신호(IO_MODE)에 응답하여 제 1 제어 신호(CTRL1)를 출력하는 제 1 제어 신호 생성부(210); 및 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 제어 어드레스(Y9)를 구동하여 상기 글로벌 라인 선택 신호(GIO_SEL)로서 출력하거나 상기 글로벌 라인 선택 신호(GIO_SEL)를 소정 레벨로 초기화 시키는 제 1 구동부(220);를 포함한다.The global line selection signal generator 200 may include a first control signal generator 210 outputting a first control signal CTRL1 in response to the operation instruction signal WT_RD_SEL and the input / output mode signal IO_MODE; And a first driver configured to drive the control address Y9 in response to the first control signal CTRL1 to output the global line selection signal GIO_SEL or to initialize the global line selection signal GIO_SEL to a predetermined level. 220);

상기 제 1 제어 신호 생성부(210)는 입력 단이 상기 동작 지시 신호(WT_RD_SEL)를 입력받는 제 4 인버터(IV4); 및 하나의 입력 단이 상기 제 4 인버터(IV4)의 출력 단과 연결되고 다른 입력 단이 상기 입출력 모드 신호(IO_MODE)를 입력받고 출력 단이 상기 제 1 제어 신호(CTRL1)를 출력하는 제 2 낸드 게이 트(ND2);를 포함한다.The first control signal generator 210 may include a fourth inverter IV4 through which an input terminal receives the operation instruction signal WT_RD_SEL; And a second NAND gay in which one input terminal is connected to the output terminal of the fourth inverter IV4, the other input terminal receives the input / output mode signal IO_MODE, and the output terminal outputs the first control signal CTRL1. ND2;

상기 제 1 구동부(220)는 입력 단이 상기 제 1 제어 신호(CTRL1)를 입력받는 제 5 인버터(IV5); 제 1 제어 단이 상기 제 1 제어 신호(CTRL1)를 입력받고 제 2 제어 단이 상기 제 5 인버터(IV5)의 출력 단과 연결되며 입력 단이 상기 제어 어드레스(Y9)를 입력받는 제 1 트리-스테이트 버퍼(CIV1, tri-state buffer); 게이트 단이 상기 제 5 인버터(IV5)의 출력 단과 연결되고 소스 단이 제 1 전압(VDD)을 인가받으며 드레인 단이 상기 제 1 트리-스테이트 버퍼(CIV1)의 출력 단에 연결된 제 1 피모스 트랜지스터(P1); 및 입력 단이 상기 제 1 트리-스테이트 버퍼(CIV1)의 출력 단과 연결되고 출력 단이 상기 글로벌 라인 선택 신호(GIO_SEL)를 출력하는 제 6 인버터(IV6);를 포함한다.The first driver 220 may include a fifth inverter IV5 through which an input terminal receives the first control signal CTRL1; A first tree-state in which a first control terminal receives the first control signal CTRL1, a second control terminal is connected to the output terminal of the fifth inverter IV5, and an input terminal receives the control address Y9. A buffer (CIV1, tri-state buffer); A first PMOS transistor having a gate terminal connected to an output terminal of the fifth inverter IV5, a source terminal receiving a first voltage VDD, and a drain terminal connected to an output terminal of the first tri-state buffer CIV1. (P1); And a sixth inverter IV6 having an input terminal connected to the output terminal of the first tree-state buffer CIV1 and the output terminal outputting the global line selection signal GIO_SEL.

상기 제 1 트리-스테이트 버퍼(CIV1)는 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 제어 어드레스(Y9)가 입력되는 것을 제어하는 일반적인 스위칭 소자로 실시하는 것도 가능하다.The first tree-state buffer CIV1 may be implemented as a general switching element that controls the input of the control address Y9 in response to the first control signal CTRL1.

도 5는 도 2에 도시된 먹스의 내부 회로도이다.5 is an internal circuit diagram of the mux shown in FIG.

상기 먹스(300)는 상기 동작 지시 신호(WT_RD_SEL) 및 상기 모드 제어 신호(TPARAoff)에 응답하여 제 2 제어 신호(CTRL2)를 출력하는 제 2 제어 신호 생성부(310); 상기 제 2 제어 신호(CTRL2) 및 상기 글로벌 라인 선택 신호(GIO_SEL)에 응답하여 제 3 제어 신호(CTRL3)를 생성하는 제 3 제어 신호 생성부(320); 상기 제 2 제어 신호(CTRL2) 및 상기 글로벌 라인 선택 신호(GIO_SEL)에 응답하여 제 4 제어 신호(CTRL4)를 생성하는 제 4 제어 신호 생성부(330); 및 상기 제 3 제어 신 호(CTRL3)와 상기 제 4 제어 신호(CTRL4)에 각각 응답하여 상기 제 1 데이터(gio0_sig) 및 상기 제 2 데이터(gio1_sig) 중 어느 하나를 상기 출력 노드(OUT)에 전달하는 제 2 구동부(340);를 포함한다.The mux 300 may include a second control signal generator 310 outputting a second control signal CTRL2 in response to the operation instruction signal WT_RD_SEL and the mode control signal TPARAoff; A third control signal generator 320 generating a third control signal CTRL3 in response to the second control signal CTRL2 and the global line selection signal GIO_SEL; A fourth control signal generator 330 for generating a fourth control signal CTRL4 in response to the second control signal CTRL2 and the global line selection signal GIO_SEL; And transmit one of the first data gio0_sig and the second data gio1_sig to the output node OUT in response to the third control signal CTRL3 and the fourth control signal CTRL4, respectively. It includes; a second drive unit 340.

상기 제 2 제어 신호 생성부(310)는 상기 동작 지시 신호(WT_RD_SEL)를 반전 구동시키는 제 7 인버터(IV7); 상기 모드 제어 신호(TPARAoff)를 구동시키는 제 8 인버터(IV8) 및 제 9 인버터(IV9); 하나의 입력 단이 상기 제 7 인버터(IV7)의 출력 단에 연결되고 다른 하나의 입력 단이 상기 제 9 인버터(IV9)에 연결된 제 3 낸드 게이트(ND3); 및 입력 단이 상기 제 3 낸드 게이트(ND3)의 출력 단에 연결되고 출력 단이 상기 제 2 제어 신호(CTRL2)를 출력하는 제 10 인버터(IV10)를 포함한다.The second control signal generator 310 may include a seventh inverter IV7 for inverting the operation instruction signal WT_RD_SEL; An eighth inverter IV8 and a ninth inverter IV9 driving the mode control signal TPARAoff; A third NAND gate (ND3) having one input terminal connected to an output terminal of the seventh inverter IV7 and the other input terminal connected to the ninth inverter IV9; And a tenth inverter IV10 having an input terminal connected to an output terminal of the third NAND gate ND3 and the output terminal outputting the second control signal CTRL2.

상기 제 3 제어 신호 생성부(320)는 상기 글로벌 라인 선택 신호(GIO_SEL)를 반전 구동시키는 제 11 인버터(IV11); 및 하나의 입력 단이 상기 제 2 제어 신호(CTRL2)를 입력 받고 다른 하나의 입력 단이 상기 제 11 인버터(IV11)의 출력 단에 연결되어 출력 단이 상기 제 3 제어 신호(CTRL3)를 출력하는 제 4 낸드 게이트(ND4);를 포함한다.The third control signal generator 320 may include an eleventh inverter IV11 for inverting the global line selection signal GIO_SEL; And one input terminal receives the second control signal CTRL2 and the other input terminal is connected to the output terminal of the eleventh inverter IV11 so that the output terminal outputs the third control signal CTRL3. And a fourth NAND gate ND4.

상기 제 4 제어 신호 생성부(330)는 상기 글로벌 라인 선택 신호(GIO_SEL)를 구동시키는 제 12 인버터(IV12) 및 제 13 인버터(IV13); 및 하나의 입력 단이 상기 제 2 제어 신호(CTRL2)를 입력 받고 다른 하나의 입력 단이 상기 제 13 인버터(IV13)의 출력 단에 연결되어 출력 단이 상기 제 4 제어 신호(CTRL4)를 출력하는 제 5 낸드 게이트(ND5);를 포함한다.The fourth control signal generator 330 may include a twelfth inverter IV12 and a thirteenth inverter IV13 for driving the global line selection signal GIO_SEL; And one input terminal receives the second control signal CTRL2 and the other input terminal is connected to the output terminal of the thirteenth inverter IV13 so that the output terminal outputs the fourth control signal CTRL4. And a fifth NAND gate ND5.

상기 제 2 구동부(340)는 상기 제 3 제어 신호(CTRL3)를 반전 구동시키는 제 14 인버터(IV14); 제 1 제어 단이 상기 제 3 제어 신호(CTRL3)를 입력받고 제 2 제어 단이 상기 제 14 인버터(IV14)의 출력 단에 연결되며 입력 단이 상기 제 1 데이터(gio0_sig)를 입력받으며 출력 단이 상기 출력 노드(OUT)에 연결된 제 2 트리-스테이트 버퍼(CIV2); 상기 제 4 제어 신호(CTRL4)를 반전 구동시키는 제 15 인버터(IV15); 및 제 1 제어 단이 상기 제 4 제어 신호(CTRL4)를 입력받고 제 2 제어 단이 상기 제 15 인버터(IV15)의 출력 단에 연결되며 입력 단이 상기 제 2 데이터(gio1_sig)를 입력받으며 출력 단이 상기 출력 노드에 연결된 제 3 트리-스테이트 버퍼(CIV3);를 포함한다.The second driver 340 may include: a fourteenth inverter IV14 that inverts the third control signal CTRL3; A first control terminal receives the third control signal CTRL3, a second control terminal is connected to an output terminal of the fourteenth inverter IV14, an input terminal receives the first data gio0_sig, and an output terminal is input. A second tree-state buffer CIV2 coupled to the output node OUT; A fifteenth inverter IV15 for inverting the fourth control signal CTRL4; And a first control terminal receives the fourth control signal CTRL4, a second control terminal is connected to an output terminal of the fifteenth inverter IV15, and an input terminal receives the second data gio1_sig and an output terminal. And a third tree-state buffer (CIV3) coupled to the output node.

상기 제 2 트리-스테이트 버퍼(CIV2) 및 상기 제 3 트리-스테이트 버퍼(CIV3)는 상기 제 3 제어 신호(CTRL3) 및 상기 제 4 제어 신호(CTRL4) 각각에 응답하는 일반적인 스위칭 소자로 실시하는 것도 가능하다.The second tree-state buffer CIV2 and the third tree-state buffer CIV3 may be implemented as a general switching element in response to each of the third control signal CTRL3 and the fourth control signal CTRL4. It is possible.

본 발명에 따른 반도체 메모리 장치의 데이터 입출력 버퍼의 동작을 도 2 및 도 5를 참조하여 설명하면 다음과 같다.The operation of the data input / output buffer of the semiconductor memory device according to the present invention will be described with reference to FIGS. 2 and 5 as follows.

본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 상기 모드 제어 신호 생성부(100)에서 상기 제 1 테스트 신호(TPARA) 및 상기 제 2 테스트 신호(TM_DQoff)에 응답하여 데이터 입출력 모드(data input/output mode) 및 테스트 모드(test mode)를 동시에 제어하는 상기 모드 제어 신호(TPARAoff)를 생성하고, 상기 글로벌 라인 선택 신호 생성부(200)에서 상기 동작 지시 신호(WT_RD_SEL) 및 상기 입출력 모드 신호(I0_MODE)에 응답하여 상기 제어 어드레스(Y9)를 상기 글로 벌 라인 선택 신호(GIO_SEL)로서 출력하거나 소정 레벨로 초기화 시켜 출력하여, 상기 모드 제어 신호(TPARAoff), 상기 글로벌 라인 선택 신호(GIO_SEL) 및 상기 동작 지시 신호(WT_RD_SEL)에 응답하여 상기 먹스(300)에서 상기 제 1 데이터(gio0_sig) 및 상기 제 2 데이터(gio1_sig) 중 어느 하나를 입력받아 상기 출력 노드(OUT)로 출력하고, 상기 래치부(40)에서 상기 출력 노드(OUT)의 데이터를 먹스 데이터(MUXOUT)로 출력한다.The data input / output circuit of the semiconductor memory device according to the present invention may perform a data input / output mode in response to the first test signal TPARA and the second test signal TM_DQoff in the mode control signal generator 100. the mode control signal TPARAoff for simultaneously controlling a mode) and a test mode, and the operation instruction signal WT_RD_SEL and the input / output mode signal I0_MODE are generated by the global line selection signal generator 200. In response, the control address Y9 is output as the global line selection signal GIO_SEL or initialized to a predetermined level to be outputted so that the mode control signal TPARAoff, the global line selection signal GIO_SEL, and the operation instruction are output. The output node OUT receives one of the first data gio0_sig and the second data gio1_sig from the mux 300 in response to a signal WT_RD_SEL. The data of the output node OUT is output from the latch unit 40 as mux data MUXOUT.

테스트 모드(test mode)이면 상기 제 1 테스트 모드 신호(TPARA)는 하이 레벨로 활성화 되고 상기 입출력 모드 신호(IO_MODE)는 로우 레벨이고, 데이터 입출력 모드(data input/output mode)이면 상기 제 1 테스트 모드 신호(TPARA)는 로우 레벨로 비활성화 되고 상기 입출력 모드 신호(IO_MODE)는 로우 레벨 및 하이 레벨 중 어느 하나의 레벨을 갖는다고 가정하여 보다 상세히 설명하면 다음과 같다.In the test mode, the first test mode signal TPARA is activated at a high level, the input / output mode signal IO_MODE is at a low level, and in the data input / output mode, the first test mode. The signal TPARA is inactivated to a low level and the input / output mode signal IO_MODE will be described in more detail on the assumption that it has one of a low level and a high level.

우선, 상기 테스트 모드(test mode) 일 경우 본 발명에 따른 반도체 메모리의 데이터 입출력 회로의 동작은 다음과 같다.First, in the test mode, the operation of the data input / output circuit of the semiconductor memory according to the present invention is as follows.

상기 제 1 테스트 모드 신호(TPARA)가 하이 레벨이므로 상기 모드 제어 신호 생성부(100)는 상기 제 2 테스트 모드 신호(TM_DQoff)에 관계없이 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 출력한다. 이 경우에 상기 입출력 모드 신호(IO_MODE)가 로우 레벨이므로 상기 글로벌 라인 선택 신호 생성부(200)는 리드 동작시 상기 제 1 제어 신호 생성부(210)에서 하이 레벨의 상기 제 1 제어 신호(CTRL1)를 출력하고, 상기 제 1 구동부(220)에서 상기 제 1 피모스 트랜지스터(P1)를 턴-온(turn-on) 시켜 로우 레벨의 상기 글로벌 라인 선택 신호(GIO_SEL) 를 출력한다.Since the first test mode signal TPARA is at a high level, the mode control signal generator 100 outputs the mode control signal TPARAoff at a high level regardless of the second test mode signal TM_DQoff. In this case, since the input / output mode signal IO_MODE is at a low level, the global line selection signal generator 200 may have the first control signal CTRL1 having a high level at the first control signal generator 210 during a read operation. The first driver 220 turns on the first PMOS transistor P1 to output the low level global line selection signal GIO_SEL.

도 5를 참조하면, 상기 제 2 제어 신호 생성부(310)에서 로우 레벨의 상기 동작 지시 신호(WT_RD_SEL) 및 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 입력받아 하이 레벨의 상기 제 2 제어 신호(CTRL2)를 출력하고, 상기 제 3 제어 신호 생성부(320)에서 로우 레벨의 상기 글로벌 라인 선택 신호(GIO_SEL) 및 하이 레벨의 상기 제 2 제어 신호(CTRL2)에 응답하여 로우 레벨의 상기 제 3 제어 신호(CTRL3)를 출력하고, 상기 제 4 제어 신호 생성부(330)에서 로우 레벨의 상기 글로벌 라인 선택 신호(GIO_SEL) 및 하이 레벨의 상기 제 2 제어 신호(CTRL2)에 응답하여 하이 레벨의 상기 제 4 제어 신호(CTRL4)를 출력한다.Referring to FIG. 5, the second control signal generator 310 receives the low level operation instruction signal WT_RD_SEL and the high level mode control signal TPARAoff to receive the high level second control signal ( Outputs the CTRL2, and the third control signal generator 320 controls the low level third control in response to the low level global line selection signal GIO_SEL and the high level second control signal CTRL2 The signal CTRL3 is output, and the fourth control signal generator 330 responds to the low level global line selection signal GIO_SEL and the high level second control signal CTRL2 to generate the first high level signal. 4 Output the control signal CTRL4.

상기 제 2 구동부(340)에 구비되는 상기 제 2 트리-스테이트 버퍼(CIV2)는 상기 제 3 제어 신호(CTRL3)에 응답하여 상기 제 1 데이터(gio0_sig)를 상기 출력 노드(OUT)로 출력한다.The second tree-state buffer CIV2 included in the second driver 340 outputs the first data gio0_sig to the output node OUT in response to the third control signal CTRL3.

데이터 입출력 모드(data input/output mode)인 경우 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로의 동작은 다음과 같다.In the data input / output mode, the operation of the data input / output circuit of the semiconductor memory device according to the present invention is as follows.

먼저, 상기 데이터 입출력 모드(data input/output mode) 중 제 1 데이터 입출력 모드(x8)인 경우 상기 입출력 모드 신호(IO_MODE)는 하이 레벨로 활성화 되고, 상기 제 1 테스트 모드 신호(TPARA)는 로우 레벨로 비활성화 된다.First, in the first data input / output mode x8 of the data input / output mode, the input / output mode signal IO_MODE is activated at a high level, and the first test mode signal TPARA is at a low level. Deactivated.

상기 제 1 테스트 모드 신호(TPARA)가 로우 레벨이므로 상기 모드 제어 신호 생성부(100)는 상기 제 2 테스트 모드 신호(TM_DQoff)가 하이 레벨인 경우 로우 레벨의 상기 모드 제어 신호(TPARAoff)를 출력하고 상기 제 2 테스트 모드 신 호(TM_DQoff)가 로우 레벨인 경우 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 출력한다.Since the first test mode signal TPARA is at a low level, the mode control signal generator 100 outputs the mode control signal TPARAoff at a low level when the second test mode signal TM_DQoff is at a high level. When the second test mode signal TM_DQoff is at a low level, the mode control signal TPARAoff at a high level is output.

상기 모드 제어 신호(TPARAoff)가 로우 레벨인 경우는 리드 동작시 상기 제 2 제어 신호 생성부(310)에서 출력되는 상기 제 2 제어 신호(CTRL2)가 로우 레벨이므로 상기 제 3 제어 신호(CTRL3) 및 상기 제 4 제어 신호(CTRL4)가 하이 레벨이 되어 상기 제 1 데이터(gio0_sig) 및 상기 제 2 데이터(gio1_sig)가 상기 출력 노드(OUT)로 입력되는 것이 차단된다.When the mode control signal TPARAoff is at the low level, the third control signal CTRL3 and the second control signal CTRL2 output from the second control signal generator 310 during the read operation are at the low level. When the fourth control signal CTRL4 is at a high level, the first data gio0_sig and the second data gio1_sig are blocked from being input to the output node OUT.

도 4를 참조하면, 리드 동작시 로우 레벨의 상기 동작 지시 신호(WT_RD_SEL) 및 하이 레벨의 상기 입출력 모드 신호(IO_MODE)에 응답하여 상기 제 1 제어 신호 생성부(210)는 로우 레벨의 상기 제 1 제어 신호(CTRL1)를 출력하고, 상기 제 1 구동부(220)는 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 제어 어드레스(Y9)를 상기 글로벌 라인 선택 신호(GIO_SEL)로서 출력되게 한다.Referring to FIG. 4, in response to the operation command signal WT_RD_SEL of a low level and the input / output mode signal IO_MODE of a high level during a read operation, the first control signal generator 210 may generate the low level first signal. The control signal CTRL1 is output, and the first driver 220 outputs the control address Y9 as the global line selection signal GIO_SEL in response to the first control signal CTRL1.

도 5를 참조하면, 리드 동작시 로우 레벨의 상기 동작 지시 신호(WT_RD_SEL) 및 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 입력받는 상기 제 2 제어 신호 생성부(310)는 하이 레벨의 상기 제 2 제어 신호(CTRL2)를 출력하고, 상기 제 2 제어 신호(CTRL2) 및 상기 글로벌 라인 선택 신호(GIO_SEL)에 응답하여 상기 제 3 제어 신호 생성부(320)에서 출력되는 상기 제 3 제어 신호(CTRL3) 및 상기 제 4 제어 신호 생성부(330)에서 출력되는 상기 제 4 제어 신호(CTRL4) 중 어느 하나가 로우 레벨을 가지게 됨으로 상기 제 2 구동부(340)는 상기 제 1 데이터(gio0_sig) 또는 상기 제 2 데이터(gio1_sig) 중 어느 하나를 상기 출력 노드(OUT)로 출력한다.Referring to FIG. 5, the second control signal generator 310 receiving the low level operation instruction signal WT_RD_SEL and the high level mode control signal TPARAoff during a read operation may include the second high level signal. The control signal CTRL2 is output and the third control signal CTRL3 is output from the third control signal generator 320 in response to the second control signal CTRL2 and the global line selection signal GIO_SEL. And any one of the fourth control signal CTRL4 output from the fourth control signal generator 330 has a low level, so that the second driver 340 may include the first data gio0_sig or the second. One of the data gio1_sig is output to the output node OUT.

마지막으로, 상기 데이터 입출력 모드(data input/output mode) 중 제 2 및 제 3 데이터 입출력 모드(x16, x32)인 경우 상기 입출력 모드 신호(IO_MODE)는 로우 레벨이고, 상기 제 1 테스트 모드 신호(TPARA)는 로우 레벨로 비활성화 된다.Lastly, in the second and third data input / output modes x16 and x32 of the data input / output mode, the input / output mode signal IO_MODE is at a low level and the first test mode signal TPARA. ) Is deactivated to the low level.

상기 제 1 테스트 모드 신호(TPARA)가 로우 레벨이므로 상기 모드 제어 신호 생성부(100)는 상기 제 2 테스트 모드 신호(TM_DQoff)가 하이 레벨인 경우 로우 레벨의 상기 모드 제어 신호(TPARAoff)를 출력하고 상기 제 2 테스트 모드 신호(TM_DQoff)가 로우 레벨인 경우 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 출력한다.Since the first test mode signal TPARA is at a low level, the mode control signal generator 100 outputs the mode control signal TPARAoff at a low level when the second test mode signal TM_DQoff is at a high level. When the second test mode signal TM_DQoff is at a low level, the mode control signal TPARAoff at a high level is output.

상기 모드 제어 신호(TPARAoff)가 로우 레벨인 경우는 리드 동작시 상기 제 2 제어 신호 생성부(310)에서 출력되는 상기 제 2 제어 신호(CTRL2)가 로우 레벨이므로 상기 제 3 제어 신호(CTRL3) 및 상기 제 4 제어 신호(CTRL4)가 하이 레벨이 되어 상기 제 1 데이터(gio0_sig) 및 상기 제 2 데이터(gio1_sig)가 상기 출력 노드(OUT)로 입력되는 것이 차단된다.When the mode control signal TPARAoff is at the low level, the third control signal CTRL3 and the second control signal CTRL2 output from the second control signal generator 310 during the read operation are at the low level. When the fourth control signal CTRL4 is at a high level, the first data gio0_sig and the second data gio1_sig are blocked from being input to the output node OUT.

도 4를 참조하면, 리드 동작시 로우 레벨의 상기 동작 지시 신호(WT_RD_SEL) 및 로우 레벨의 상기 입출력 모드 신호(IO_MODE)에 응답하여 상기 제 1 제어 신호 생성부(210)는 하이 레벨의 상기 제 1 제어 신호(CTRL1)를 출력하고, 상기 제 1 구동부(220)는 상기 제 1 제어 신호(CTRL1)에 응답하여 로우 레벨의 상기 글로벌 라인 선택 신호(GIO_SEL)를 출력한다.Referring to FIG. 4, in response to the low level operation input signal WT_RD_SEL and the low level input / output mode signal IO_MODE during a read operation, the first control signal generator 210 may generate the high level first signal. The control signal CTRL1 is output, and the first driver 220 outputs the low level global line selection signal GIO_SEL in response to the first control signal CTRL1.

도 5를 참조하면, 리드 동작시 로우 레벨의 상기 동작 지시 신호(WT_RD_SEL) 및 하이 레벨의 상기 모드 제어 신호(TPARAoff)를 입력받는 상기 제 2 제어 신호 생성부(310)는 하이 레벨의 상기 제 2 제어 신호(CTRL2)를 출력하고, 상기 제 3 제어 신호 생성부(320)는 상기 제 2 제어 신호(CTRL2) 및 상기 글로벌 라인 선택 신호(GIO_SEL)에 응답하여 로우 레벨의 상기 제 3 제어 신호(CTRL3)를 출력하여, 상기 제 2 구동부(340)는 상기 제 1 데이터(gio0_sig)를 상기 출력 노드(OUT)로 출력한다.Referring to FIG. 5, the second control signal generator 310 receiving the low level operation instruction signal WT_RD_SEL and the high level mode control signal TPARAoff during a read operation may include the second high level signal. The third control signal generator 320 outputs a control signal CTRL2, and the third control signal generator CTRL3 having a low level in response to the second control signal CTRL2 and the global line selection signal GIO_SEL. ), The second driver 340 outputs the first data gio0_sig to the output node OUT.

상기 설명한 바와 같이, 종래의 데이터 입출력 회로가 복수개의 먹스(mux)를 구비하여 상기 테스트 모드(test mode) 및 상기 데이터 입출력 모드(data input/output)시 각 모드에 응답하는 먹스(mux)가 글로벌 입출력 라인(GIO Line)으로부터 데이터를 입력받는 동작을 수행하던 것을 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 하나의 먹스(mux)로 상기 테스트 모드(test mode) 및 상기 데이터 입출력 모드(data input/output)시 글로벌 입출력 라인(GIO Line)으로부터 데이터를 입력받는 동작을 수행할 수 있다. As described above, the conventional data input / output circuit is provided with a plurality of mux so that the mux responding to each mode in the test mode and the data input / output mode is global. The data input / output circuit of the semiconductor memory device according to the present invention, which performs an operation of receiving data from an input / output line (GIO Line), has a mux in the test mode and the data input / output mode. / output) can receive data from a global input / output line (GIO Line).

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로는 하나의 먹스로 데이터 입출력 모드 및 테스트 모드시 데이터를 출력하는 것이 가능함으로 레이아웃을 줄일 수 있고, 전류를 감소 시킬 수 있으며, 게이트 캐패시턴스와 정션 캐패시턴스가 감소하여 먹스를 통과하는 데이터의 딜레이 및 데이터 액세스 타임을 감소시켜 반도체 메모리가 보다 빠른 동작을 수행할 수 있는 효과를 수반한다. The data input / output circuit of the semiconductor memory device according to the present invention can output data in a data input / output mode and a test mode with one mux, thereby reducing layout, reducing current, and reducing gate capacitance and junction capacitance. This reduces the delay and data access time of the data passing through the mux, thereby entailing the effect that the semiconductor memory can perform faster operation.

Claims (15)

제 1 테스트 모드 신호 및 제 2 테스트 모드 신호에 응답하여 모드 제어 신호를 생성하는 모드 제어 신호 생성 수단;Mode control signal generating means for generating a mode control signal in response to the first test mode signal and the second test mode signal; 동작 지시 신호, 입출력 모드 신호 및 제어 어드레스에 응답하여 글로벌 라인 선택 신호를 출력하는 글로벌 라인 선택 신호 생성 수단; 및Global line selection signal generating means for outputting a global line selection signal in response to an operation instruction signal, an input / output mode signal, and a control address; And 상기 동작 지시 신호, 상기 모드 제어 신호 및 상기 글로벌 라인 선택 신호에 응답하여 제 1 데이터 또는 제 2 데이터를 선택적으로 출력 노드에 전달하는 먹스;A mux for selectively transferring first data or second data to an output node in response to the operation indication signal, the mode control signal, and the global line selection signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 출력 노드의 데이터를 래치하여 먹스 데이터를 출력하는 래치 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.And latch means for latching data of the output node to output mux data. 제 1 항에 있어서,The method of claim 1, 상기 제 2 테스트 모드 신호는 상기 제 1 테스트 모드 신호 및 제 3 테스트 모드 신호를 오어 연산하여 생성된 신호임을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.And the second test mode signal is a signal generated by performing an operation on the first test mode signal and a third test mode signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 모드 제어 신호는,The mode control signal, 상기 제 1 테스트 모드 신호를 제외한 상기 제 3 테스트 모드 신호만 활성화 되는 경우 상기 먹스를 비활성화 시키는 신호임을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.And deactivating the mux when only the third test mode signal except the first test mode signal is activated. 제 1 항에 있어서,The method of claim 1, 상기 제 1 데이터는 제 1 글로벌 입출력 라인을 통해 입력되고, 상기 제 2 데이터는 제 2 글로벌 입출력 라인을 통해 입력되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.And the first data is input through a first global input / output line, and the second data is input through a second global input / output line. 제 1 항에 있어서,The method of claim 1, 상기 모드 제어 신호 생성 수단은,The mode control signal generating means, 입력 단이 상기 제 1 테스트 모드 신호를 입력받는 제 1 인버터;A first inverter having an input terminal receiving the first test mode signal; 하나의 입력 단이 상기 제 1 인버터의 출력 단과 연결되고 다른 입력 단이 상기 제 2 테스트 모드 신호를 입력받는 제 1 낸드 게이트;A first NAND gate having one input terminal connected to the output terminal of the first inverter and the other input terminal receiving the second test mode signal; 입력 단이 상기 제 1 낸드 게이트의 출력 단과 연결되는 제 2 인버터; 및A second inverter having an input terminal connected to an output terminal of the first NAND gate; And 입력 단이 상기 제 2 인버터의 출력 단과 연결되고 출력 단이 상기 모드 제어 신호를 출력하는 제 3 인버터;A third inverter having an input terminal connected to the output terminal of the second inverter and the output terminal outputting the mode control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 라인 선택 신호 생성 수단은,The global line selection signal generating means, 상기 동작 지시 신호 및 상기 입출력 모드 신호에 응답하여 제어 신호를 출력하는 제어 신호 생성부; 및A control signal generator for outputting a control signal in response to the operation instruction signal and the input / output mode signal; And 상기 제어 신호에 응답하여 상기 제어 어드레스를 구동하여 상기 글로벌 라인 선택 신호로서 출력하거나 상기 글로벌 라인 선택 신호를 소정 레벨로 초기화 시키는 구동부;A driver for driving the control address in response to the control signal to output the global line selection signal or to initialize the global line selection signal to a predetermined level; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제어 신호 생성부는,The control signal generator, 입력 단이 상기 동작 지시 신호를 입력받는 인버터; 및An inverter in which an input terminal receives the operation instruction signal; And 하나의 입력 단이 상기 인버터의 출력 단과 연결되고 다른 입력 단이 상기 입출력 모드 신호를 입력받고 출력 단이 상기 제어 신호를 출력하는 낸드 게이트;A NAND gate having one input terminal connected to the output terminal of the inverter, the other input terminal receiving the input / output mode signal, and the output terminal outputting the control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 구동부는 입력 단이 상기 제어 신호를 입력받는 제 1 인버터;The driving unit may include a first inverter in which an input terminal receives the control signal; 상기 제어 신호에 응답하여 상기 제어 어드레스가 입력되는 것을 제어하는 스위칭 소자; A switching element that controls the input of the control address in response to the control signal; 게이트 단이 상기 제 1 인버터의 출력 단과 연결되고 소스 단이 제 1 전압을 인가받으며 드레인 단이 상기 스위칭 소자의 출력 단에 연결된 피모스 트랜지스터; 및A PMOS transistor having a gate terminal connected to an output terminal of the first inverter, a source terminal receiving a first voltage, and a drain terminal connected to an output terminal of the switching device; And 입력 단이 상기 스위칭 소자의 출력 단과 연결되고 출력 단이 상기 글로벌 라인 선택 신호를 출력하는 제 2 인버터;A second inverter having an input terminal connected to an output terminal of the switching element and the output terminal outputting the global line selection signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 스위칭 소자는 트리-스테이트 버퍼임을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.And the switching element is a tri-state buffer. 제 1 항에 있어서,The method of claim 1, 상기 먹스는The mux 상기 동작 지시 신호 및 상기 모드 제어 신호에 응답하여 제 1 제어 신호를 출력하는 제 1 제어 신호 생성부;A first control signal generator for outputting a first control signal in response to the operation instruction signal and the mode control signal; 상기 제 1 제어 신호 및 상기 글로벌 라인 선택 신호에 응답하여 제 2 제어 신호를 생성하는 제 2 제어 신호 생성부;A second control signal generator configured to generate a second control signal in response to the first control signal and the global line selection signal; 상기 제 1 제어 신호 및 상기 글로벌 라인 선택 신호에 응답하여 제 3 제어 신호를 생성하는 제 3 제어 신호 생성부; 및A third control signal generator configured to generate a third control signal in response to the first control signal and the global line selection signal; And 상기 제 2 제어 신호 및 상기 제 3 제어 신호에 응답하여 상기 제 1 데이터 및 상기 제 2 데이터 중 어느 하나를 상기 출력 노드에 전달하는 구동부;A driver transferring one of the first data and the second data to the output node in response to the second control signal and the third control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 제 1 제어 신호 생성부는,The first control signal generator, 상기 동작 지시 신호를 반전 구동시키는 제 1 인버터;A first inverter for inverting the operation instruction signal; 상기 모드 제어 신호를 구동시키는 제 2 인버터 및 제 3 인버터;A second inverter and a third inverter for driving the mode control signal; 하나의 입력 단이 상기 제 1 인버터의 출력 단에 연결되고 다른 하나의 입력 단이 상기 제 3 인버터에 연결된 낸드 게이트; 및A NAND gate having one input terminal connected to the output terminal of the first inverter and the other input terminal connected to the third inverter; And 입력 단이 상기 낸드 게이트의 출력 단에 연결되고 출력 단이 상기 제 1 제어 신호를 출력하는 제 4 인버터;A fourth inverter having an input terminal connected to the output terminal of the NAND gate and the output terminal outputting the first control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 제 2 제어 신호 생성부는,The second control signal generator, 입력 단이 상기 글로벌 라인 선택 신호를 반전 구동시키는 인버터; 및 An inverter, the input terminal of which inverts the global line selection signal; And 하나의 입력 단이 상기 제 1 제어 신호를 입력 받고 다른 하나의 입력 단이 상기 인버터의 출력 단에 연결되어 출력 단이 상기 제 2 제어 신호를 출력하는 낸드 게이트;A NAND gate of which one input terminal receives the first control signal and the other input terminal is connected to the output terminal of the inverter to output the second control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 제 3 제어 신호 생성부는,The third control signal generator, 입력 단이 상기 글로벌 라인 선택 신호를 구동시키는 제 1 인버터 및 제 2 인버터; 및A first inverter and a second inverter having an input terminal driving the global line selection signal; And 하나의 입력 단이 상기 제 1 제어 신호를 입력 받고 다른 하나의 입력 단이 상기 2 인버터의 출력 단에 연결되어 출력 단이 상기 제 3 제어 신호를 출력하는 낸드 게이트;A NAND gate of which one input terminal receives the first control signal and the other input terminal is connected to the output terminal of the second inverter to output the third control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 구동부는,The driving unit, 상기 제 2 제어 신호에 응답하여 상기 제 1 데이터를 상기 출력 노드로 전달하는 제 1 스위칭 소자; 및A first switching element transferring the first data to the output node in response to the second control signal; And 상기 제 3 제어 신호에 응답하여 상기 제 2 데이터를 상기 출력 노드로 전달하는 스위칭 소자;A switching element transferring the second data to the output node in response to the third control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 회로.Data input and output circuit of a semiconductor memory device comprising a.
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