KR100764367B1 - Circuit for providing a voltage to a sense amplifier of semiconductor memory device - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는, 피모스 트랜지스터에 의해 외부 전원전압으로 센스앰프 전원을 구동하여 발생하는 오버슈트(overshoot)를 방지하여 AC 특성을 향상시키고, 안정적인 동작을 수행할 수 있으며, 칩 면적을 줄이기 위해, 엔모스 트랜지스터를 사용하여 외부 전원전압으로 센스앰프 전원을 구동하고, 그 엔모스 트랜지스터를 제어하기 위한 제어신호가 인에이블 될 때의 전압 레벨을 코어 전압보다 그 엔모스 트랜지스터의 문턱전압만큼 높은 전압으로 설정하였다.The sense amplifier power supply circuit of the semiconductor memory device according to the present invention improves AC characteristics by preventing overshoot caused by driving the sense amplifier power source by an external power voltage by a PMOS transistor, and performs a stable operation. In order to reduce the chip area, the NMOS transistor is used to drive the sense amplifier power supply with an external power supply voltage, and the voltage level when the control signal for controlling the NMOS transistor is enabled is lower than that of the core voltage. The voltage was set as high as the threshold voltage of the NMOS transistor.

Description

반도체 메모리 장치의 센스앰프 전원 공급회로{Circuit for providing a voltage to a sense amplifier of semiconductor memory device}Circuit for providing a voltage to a sense amplifier of semiconductor memory device

도 1은 종래 기술에 따른 반도체 메모리 장치의 센스앰프 전원 공급 회로를 나타낸 회로도.1 is a circuit diagram showing a sense amplifier power supply circuit of a semiconductor memory device according to the prior art.

도 2는 도 1의 회로도에서 전원 공급 제어신호(CON1, CON2)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.FIG. 2 is a waveform diagram illustrating waveforms of a sense amplifier control signal RTO according to the power supply control signals CON1 and CON2 in the circuit diagram of FIG. 1.

도 3은 도 1의 회로도에서 전원전압(VCC)에 대한 외부 전원전압(VEXT) 및 코어 전압(VCORE)의 관계를 나타낸 파형도.3 is a waveform diagram illustrating a relationship between an external power supply voltage VEXT and a core voltage VCORE with respect to a power supply voltage VCC in the circuit diagram of FIG. 1.

도 4는 도 1의 회로도에서 동작 전압(VEXT)에 대한 동작 파라미터(tRCD)의 관계를 나타낸 파형도.4 is a waveform diagram showing a relationship of an operating parameter tRCD to an operating voltage VEXT in the circuit diagram of FIG.

도 5는 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 회로도.5 is a circuit diagram illustrating a sense amplifier power supply circuit of the semiconductor memory device according to the present invention.

도 6은 도 5의 회로도에서 제어전압(VCON)을 발생하는 제어전압 발생부의 상세 회로를 나타낸 회로도.FIG. 6 is a circuit diagram illustrating a detailed circuit of a control voltage generator that generates a control voltage VCON in the circuit diagram of FIG. 5.

도 7은 도 5의 회로도에서 전원공급 제어신호(CON11, CON12)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.FIG. 7 is a waveform diagram illustrating waveforms of a sense amplifier control signal RTO according to the power supply control signals CON11 and CON12 in the circuit diagram of FIG. 5.

도 8은 도 5의 회로도에서 전원전압(VCC)에 대한 외부 전원전압(VEXT)과 제 어전압(VCON)의 관계를 나타낸 파형도.FIG. 8 is a waveform diagram illustrating a relationship between an external power supply voltage VEXT and a control voltage VCON with respect to a power supply voltage VCC in the circuit diagram of FIG. 5.

도 9는 도 5의 회로도에서 동작 전압(VEXT)에 대한 동작 파라미터(tRCD)의 관계를 나타낸 파형도.FIG. 9 is a waveform diagram illustrating a relationship of an operating parameter tRCD to an operating voltage VEXT in the circuit diagram of FIG. 5.

도 10은 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다른 실시예를 나타낸 회로도.10 is a circuit diagram showing another embodiment of the sense amplifier power supply circuit of the semiconductor memory device according to the present invention.

도 11은 도 10의 회로도에서 전원공급 제어신호(CON21, CON22)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.FIG. 11 is a waveform diagram illustrating waveforms of a sense amplifier control signal RTO according to the power supply control signals CON21 and CON22 in the circuit diagram of FIG. 10.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10, 100 : 센스앰프 전원 발생부 20, 200 : 제어신호 발생부10, 100: sense amplifier power generator 20, 200: control signal generator

21. 101 : 타이밍 제어부 30 : 제어전압 발생부21. 101: timing controller 30: control voltage generator

31 : 차동 증폭부 32 : 전압 구동부31: differential amplifier 32: voltage driver

DRV1, DRV2, DRV11, DRV12 : 구동부DRV1, DRV2, DRV11, DRV12: Driver

NM11, NM12, NM21, NM22 : 엔모스 트랜지스터NM11, NM12, NM21, NM22: NMOS transistor

PM11, PM12 : 피모스 트랜지스터PM11, PM12: PMOS transistor

R : 저항R: resistance

본 발명은 반도체 메모리 장치의 센스앰프 전원 공급회로에 관한 것으로, 보다 상세하게는 외부 전원전압을 피모스 트랜지스터를 사용하여 센스앰프 전원을 구 동하기 때문에 발생하는 오버슈트(overshoot)를 방지하여 AC 특성을 향상시키고, 안정적인 동작을 수행할 수 있으며, 칩 면적을 줄일 수 있는 반도체 메모리 장치의 센스앰프 전원 공급회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier power supply circuit of a semiconductor memory device. More particularly, the present invention provides an AC characteristic by preventing an overshoot caused by driving a sense amplifier power supply using an external power supply voltage using a PMOS transistor. The present invention relates to a sense amplifier power supply circuit of a semiconductor memory device which can improve the performance, perform a stable operation, and reduce the chip area.

일반적으로 센스앰프를 구동하기 위한 제어신호(RTO)는 센스앰프의 동작 속도를 향상시키기 위해 센스앰프의 동작 초기에는 외부 전원전압(VEXT)으로 구동하여 스큐(skew)를 줄이고, 정상 동작 시에는 내부 전원전압(코어 전압(VCORE) 또는 내부 전원전압(VPERI))으로 구동한다.In general, the control signal (RTO) for driving the sense amplifier is driven by an external power supply voltage (VEXT) at the beginning of the sense amplifier to improve the operating speed of the sense amplifier to reduce skew and internally during normal operation. It is driven by the power supply voltage (core voltage VCORE or internal power supply voltage VPERI).

따라서, 센스앰프를 구동하기 위한 제어신호(RTO)의 전압 레벨은 센스앰프 전원 공급 회로에 의해 제어된다.Therefore, the voltage level of the control signal RTO for driving the sense amplifier is controlled by the sense amplifier power supply circuit.

도 1은 종래 기술의 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 회로도이다.1 is a circuit diagram showing a sense amplifier power supply circuit of a conventional semiconductor memory device.

센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(1)와, 센스앰프 전원 발생부(1)를 제어하는 제어신호(CON1, CON2)를 발생하는 제어신호 발생부(2)를 포함하여 구성된다.The sense amplifier power supply circuit generates control signals for generating the sense amplifier power generator 1 for generating the sense amplifier power source RTO and the control signals CON1 and CON2 for controlling the sense amplifier power generator 1. It is comprised including the part (2).

여기서, 센스앰프 전원 발생부(1)는 게이트에 제어신호(CON1)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 피모스 트랜지스터(PM1)와, 게이트에 제어신호(CON2)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 피모스 트랜지스터(PM2)를 포함하여 구성되어, 피모스 트랜지스터들(PM1, PM2)의 드레인이 공통 연결되어 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.Here, the sense amplifier power generator 1 applies the PMOS transistor PM1 to which the control signal CON1 is applied to the gate, the external power supply voltage VEXT is applied to the source, and the control signal CON2 is applied to the gate. And a PMOS transistor PM2 to which the core voltage VCORE is applied to the source, and the output terminals of which the drains of the PMOS transistors PM1 and PM2 are commonly connected to output the sense amplifier power source RTO. To form.

이와 같이 구성된 종래 기술에 따른 센스앰프 전원 공급회로의 동작을 첨부 된 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.The operation of the sense amplifier power supply circuit according to the prior art configured as described above will be described with reference to FIGS. 2 to 4.

먼저, 워드라인이 인에이블 되고 일정시간 지연된 후 센싱동작을 제어하는 센싱 인에이블 신호(SG)가 인에이블 되어 제어신호 발생부(2)에 인가되면, 도 2에 도시된 초기에 외부 전원전압(VEXT)으로 프리차지 되어 있는 제어신호(CON1)가 로우 레벨로 천이한다.First, after the word line is enabled and the predetermined time delay is applied, the sensing enable signal SG for controlling the sensing operation is enabled and applied to the control signal generator 2. The control signal CON1 precharged with VEXT) transitions to the low level.

따라서, 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 되어 외부 전원전압(VEXT)을 인가하여 센스앰프 전원(RTO)이 상승하기 시작한다.Accordingly, the PMOS transistor PM1 of the sense amplifier power generator 1 is turned on to apply the external power voltage VEXT to start the sense amplifier power supply RTO to rise.

센스앰프 전원(RTO)이 일정 전압까지 상승하면, 제어신호 발생부(2)는 이를 검출하여 제어신호(CON1)를 외부 전원전압(VEXT)으로 프리차지 시키고, 내부 전원전압(VPERI)(여기서는 2.5V)으로 프리차지 되어 있는 제어신호(CON2)를 로우 레벨로 천이시킨다.When the sense amplifier power supply RTO rises to a predetermined voltage, the control signal generator 2 detects this and precharges the control signal CON1 to the external power supply voltage VEXT, and the internal power supply voltage VPERI (here 2.5). The control signal CON2 precharged with V) is shifted to the low level.

따라서, 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)는 턴 오프 되고, 피모스 트랜지스터(PM2)가 턴 온 되어 코어 전압(VCORE)(여기서는 2.0V)으로 구동하여 센스앰프 전원(RTO)이 코어 전압(VCORE)으로 유지된다.Therefore, the PMOS transistor PM1 of the sense amplifier power generation unit 1 is turned off, the PMOS transistor PM2 is turned on, and driven at the core voltage VCORE (here, 2.0 V) to sense the power amplifier RTO. Is maintained at the core voltage VCORE.

이와 같이 최초에 센스앰프 전원(RTO)을 외부 전원전압(VEXT)으로 인가하는 이유는 외부 전원전압(VEXT)을 통해 높은 전압으로 구동하여 센스앰프의 동작 속도를 향상시키기 위한 것이다.As such, the reason for initially applying the sense amplifier power supply RTO to the external power supply voltage VEXT is to increase the operating speed of the sense amplifier by driving the high voltage through the external power supply voltage VEXT.

그러나, 도 2에 도시된 바와 같이 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 된 후 높은 전압인 외부 전원전압(VEXT)에 의해 센스앰프 전원(RTO)을 구동하기 때문에 내부 전원전압(VCORE) 이상으로 급격히 상승하는 오 버슈트(overshoot)가 발생하는 문제점이 발생한다.However, as shown in FIG. 2, since the PMOS transistor PM1 of the sense amplifier power generator 1 is turned on, the sense amplifier power source RTO is driven by the external power voltage VEXT which is a high voltage. There is a problem in that an overshoot that rapidly rises above the internal power supply voltage VCORE occurs.

또한, 이와 같이 발생한 오버슈트 전위는 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM2)가 턴 온 되었을 때 코어 전압(VCORE)을 상승시키게 되어 비트 라인 프리차지 전압(VBLP)의 레벨을 상승시켜 반도체 메모리 장치의 동작 성능을 저하시키는 문제점이 발생한다.In addition, the generated overshoot potential increases the core voltage VCORE when the PMOS transistor PM2 of the sense amplifier power generator 1 is turned on, thereby raising the level of the bit line precharge voltage VBLP. This causes a problem of lowering the operating performance of the semiconductor memory device.

센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 된 후 흐르는 전류의 양은 피모스 트랜지스터(PM1)의 게이트-소오스 전압(VGS)에 의해 결정되는데, 외부 전원 전압(VEXT)이 도 3에 도시된 바와 같은 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되는 경우와 저전압(여기서는 2.5V)으로 인가되는 경우에 피모스 트랜지스터(PM1)의 게이트-소오스 전압(VGS)이 차이가 나며, 따라서 피모스 트랜지스터(PM1)를 통해 흐르는 전류의 양이 변하게 된다.The amount of current flowing after the PMOS transistor PM1 of the sense amplifier power generator 1 is turned on is determined by the gate-source voltage VGS of the PMOS transistor PM1. In the operating period TD as shown in FIG. 3, the gate-source voltage VGS of the PMOS transistor PM1 is applied when the voltage is applied at a high voltage (here, 3.3V) and at a low voltage (2.5V, here). As a result, the amount of current flowing through the PMOS transistor PM1 changes.

이때, 코어 전압(VCORE)은 도 3에 도시된 바와 같이 외부 전원전압(VEXT)의 동작구간(TD)에서는 일정한 레벨을 유지한다. At this time, the core voltage VCORE is maintained at a constant level in the operation period TD of the external power supply voltage VEXT as shown in FIG. 3.

그러나, 도 4에 도시된 바와 같이, 외부 전원전압(VEXT)이 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되었을 때보다 저전압(여기서는 2.5V)으로 인가되었을 때 동작 파라미터(tRCD)가 더욱 지연되어 동작 속도가 지연되는 문제점이 발생한다.However, as shown in FIG. 4, when the external power supply voltage VEXT is applied at a lower voltage (here 2.5V) than when the external power supply voltage VEXT is applied at a high voltage (here, 3.3V) in the operating period TD, the operating parameter tRCD is applied. Further delay causes a problem that the operation speed is delayed.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부 전원전압을 구동할 때에 발생하는 오버슈트를 방지하는 것이다. An object of the present invention for solving such a problem is to prevent overshoot that occurs when driving an external power supply voltage.                         

본 발명의 다른 목적은, 외부 전원전압이 변하더라도 안정적으로 센스앰프 전원을 유지하는 것이다.Another object of the present invention is to stably maintain the sense amplifier power supply even when the external power supply voltage changes.

본 발명의 또 다른 목적은, 피모스 트랜지스터를 엔모스 트랜지스터로 대체하거나, 코어 영역에 분포되어 있는 엔모스 트랜지스터를 사용하여 칩 면적을 줄이는 것이다.Another object of the present invention is to reduce the chip area by replacing the PMOS transistor with the NMOS transistor or by using the NMOS transistor distributed in the core region.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는, 복수개의 제어신호에 의해 복수개의 전압 레벨로 센스앰프 전원을 구동하는 전원 구동 수단; 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호를 발생하는 제어신호 발생 수단; 및 제2 인에이블 신호에 따라 제어되어, 상기 복수개의 제어신호의 전압 레벨을 설정하기 위한 복수개의 제어전압을 발생하는 전압 발생 수단을 포함하여 구성되되, 상기 제어신호 발생수단은, 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호의 인에이블 타이밍을 제어하는 타이밍 제어 수단; 및 상기 타이밍 제어 수단에 의해 인에이블 타이밍이 제어된 복수개의 타이밍 신호를 상기 전압 발생 수단에서 생성된 복수개의 전압에 의해 구동하는 복수개의 신호 구동 수단; 을 포함하여 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a sense amplifier power supply circuit comprising: power supply driving means for driving sense amplifier power at a plurality of voltage levels by a plurality of control signals; Control signal generation means controlled in accordance with a first enable signal and detecting the level of said sense amplifier power supply and generating said plurality of control signals in accordance with a detection result; And voltage generation means controlled in accordance with a second enable signal to generate a plurality of control voltages for setting voltage levels of the plurality of control signals, wherein the control signal generation means comprises: a first enable Timing control means controlled in accordance with a signal and detecting a level of said sense amplifier power supply and controlling an enable timing of said plurality of control signals in accordance with a detection result; And a plurality of signal driving means for driving the plurality of timing signals whose enable timing is controlled by the timing control means by a plurality of voltages generated by the voltage generating means. Characterized in that configured to include.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다. The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.                     

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 바람직한 실시예로서 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 블록도이다.5 is a block diagram illustrating a sense amplifier power supply circuit of a semiconductor memory device as a preferred embodiment of the present invention.

이에 도시된 바와 같이, 센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(10)와, 센스앰프 전원 발생부(10)를 제어하는 제어신호(CON11, CON12)를 발생하는 제어신호 발생부(20)와, 제어전압(VCON)을 발생하여 제어신호 발생부(20)로 인가하는 제어전압 발생부(30)를 포함하여 구성된다.As shown here, the sense amplifier power supply circuit includes a sense amplifier power generator 10 for generating the sense amplifier power source RTO and control signals CON11 and CON12 for controlling the sense amplifier power generator 10. It includes a control signal generator 20 for generating a and a control voltage generator 30 for generating a control voltage (VCON) to apply to the control signal generator 20.

여기서, 센스앰프 전원 발생부(10)는 게이트에 제어신호(CON11)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 엔모스 트랜지스터(NM11)와, 게이트에 제어신호(CON12)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 피모스 트랜지스터(PM11)를 포함하여 구성되어, 엔모스 트랜지스터(NM11)의 소오스와 피모스 트랜지스터(PM11)의 드레인이 공통 연결되어 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.Here, the sense amplifier power generator 10 is applied to the NMOS transistor NM11 to which the control signal CON11 is applied to the gate, the external power supply voltage VEXT is applied to the source, and the control signal CON12 is applied to the gate. And a PMOS transistor PM11 to which the core voltage VCORE is applied to the source. The source of the NMOS transistor NM11 and the drain of the PMOS transistor PM11 are commonly connected to each other, thereby providing a sense amplifier power source RTO. ) To form an output terminal.

제어신호 발생부(20)는, 센싱동작을 제어하는 센싱 인에이블 신호(SG)와 센스앰프 전원(RTO)에 따라 제어신호(CON11, CON12)가 발생하는 타이밍을 조절하는 타이밍 제어부(21)와, 타이밍 제어부(21)의 타이밍 신호(EN1, EN2)를 각각 구동하여 제어신호(CON11, CON12)를 출력하는 구동부들(DRV1, DRV2)을 포함하여 구성된다.The control signal generator 20 may include a timing controller 21 that adjusts a timing at which the control signals CON11 and CON12 are generated according to the sensing enable signal SG controlling the sensing operation and the sense amplifier power supply RTO. The driving unit DRV1 and DRV2 may be configured to drive the timing signals EN1 and EN2 of the timing controller 21 to output the control signals CON11 and CON12, respectively.

여기서, 제어신호 발생부(20)의 구동부(DRV1)는 코어 전압(VCORE)보다 문턱전압(VTH)만큼 높은 제어전압(VCON)에 의해 구동된다.Here, the driving unit DRV1 of the control signal generator 20 is driven by the control voltage VCON higher by the threshold voltage VTH than the core voltage VCORE.

도 6은 제어전압(VCON)을 발생하는 제어전압 발생부(30)의 상세 회로를 나타낸 회로도이다.6 is a circuit diagram illustrating a detailed circuit of the control voltage generator 30 that generates the control voltage VCON.

제어전압 발생부(30)는, 승압전압(VPP)으로 구동되는 차동 증폭부(31)와, 제어전압(VCON)을 출력하는 전압 구동부(32)를 포함하여 구성된다.The control voltage generator 30 includes a differential amplifier 31 driven by the boosted voltage VPP and a voltage driver 32 that outputs the control voltage VCON.

여기서, 전압 구동부(32)는 승압전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 차동 증폭부(31)의 출력신호가 인가되는 피모스 트랜지스터(PM12)와, 게이트가 드레인에 공통 연결된 엔모스 트랜지스터(NM12)와, 한 단자가 엔모스 트랜지스터(NM12)의 소오스에 연결되고, 다른 한 단자가 접지전압(VSS)에 연결된 저항(R)을 포함하여 구성되어, 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM12)의 공통 연결된 드레인이 출력단자를 형성하여 제어전압(VCON)을 출력한다.Here, the voltage driver 32 is connected in series between the boosted voltage VPP and the ground voltage VSS, the PMOS transistor PM12 to which the output signal of the differential amplifier 31 is applied to the gate, and the gate is drained. An NMOS transistor NM12 connected in common to the NMOS transistor, and one terminal connected to a source of the NMOS transistor NM12, and the other terminal includes a resistor R connected to a ground voltage VSS. A common connection drain of PM12 and NMOS transistor NM12 forms an output terminal to output a control voltage VCON.

차동 증폭부(31)는 인에이블 신호(ONOFF)에 의해 제어되어, 전압 구동부(32)의 엔모스 트랜지스터(NM12)와 저항(R)이 공통 연결된 단자에서의 전압이 기준전압으로 인가되고, 입력전압으로 내부 전원전압(VCORE)이 인가된다.The differential amplifier 31 is controlled by the enable signal ONOFF, so that the voltage at the terminal where the NMOS transistor NM12 and the resistor R of the voltage driver 32 are commonly connected is applied as a reference voltage. The internal power supply voltage VCORE is applied as the voltage.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 동작을 첨부된 도 7 내지 도 9를 참조하여 설명하면 다음과 같다.The operation of the sense amplifier power supply circuit of the semiconductor memory device according to the present invention configured as described above will be described with reference to FIGS. 7 to 9.

먼저, 워드라인이 인에이블 되고 일정한 시간이 지연된 후 센싱 인에이블 신호(SG)가 인에이블 되어, 도 7에 도시된 바와 같이, 로우 레벨로 프리차지 되어있는 제어신호(CON11)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(20)의 엔모스 트랜지스터(NM11)를 턴 온 시켜 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동한다.First, after the word line is enabled and the predetermined time is delayed, the sensing enable signal SG is enabled. As shown in FIG. 7, the control signal CON11 precharged to the low level is controlled by the control voltage VCON. ), The NMOS transistor NM11 of the sense amplifier power generator 20 is turned on to drive the sense amplifier power source RTO with the external power voltage VEXT.

따라서, 센스앰프 전원(RTO)의 레벨이 상승하는데, 이때, 외부 전원전압(VEXT)을 엔모스 트랜지스터(NM11)를 통하여 인가하기 때문에, 전류의 변동 없이 안정적으로 외부 전원전압(VEXT)을 인가할 수 있다. Accordingly, the level of the sense amplifier power supply RTO rises. At this time, since the external power supply voltage VEXT is applied through the NMOS transistor NM11, it is possible to stably apply the external power supply voltage VEXT without changing the current. Can be.

왜냐하면, 엔모스 트랜지스터(NM11)를 통해 흐르는 전류는 엔모스 트랜지스터(NM11)의 게이트-소오스 전압 차이(VGS)에 의해 결정되는데, 외부 전원전압(VEXT)이 도 8 에 도시된 바와 같은 동작구간(TD)에서 고전압(여기서는 3.3 V)으로 인가되는 경우 또는 저전압(여기서는 2.5V)으로 인가되는 경우 모두에서 엔모스 트랜지스터(NM11)의 게이트-소오스 전압 차이(VGS)는 거의 변하지 않기 때문에 엔모스 트랜지스터(NM11)를 통해 흐르는 전류는 거의 일정하다. 따라서, 외부 전원전압(VEXT)에 의한 오버슈트를 방지할 수 있다.Because the current flowing through the NMOS transistor NM11 is determined by the gate-source voltage difference VGS of the NMOS transistor NM11, the external power supply voltage VEXT is shown in FIG. 8. The gate-to-source voltage difference (VGS) of the NMOS transistor NM11 hardly changes when applied to a high voltage (3.3V here) or to a low voltage (2.5V here) in the TD). The current flowing through NM11 is nearly constant. Therefore, overshoot by the external power supply voltage VEXT can be prevented.

이어서, 센스앰프 전원(RTO)이 일정 레벨 이상이 되면, 내부 전원전압(VPERI)(여기서는 2.5V)으로 프리차지 되어있는 제어신호(CON12)를 로우 레벨로 설정하여 센스앰프 발생부(20)의 피모스 트랜지스터(PM11)를 턴 온 시켜 코어전압(VCORE)(여기서는 2.0V)으로 센스앰프 전원(RTO)을 구동한다.Subsequently, when the sense amplifier power supply RTO is at or above a predetermined level, the control signal CON12 precharged with the internal power supply voltage VPERI (2.5V in this case) is set to a low level so that the sense amplifier generator 20 The PMOS transistor PM11 is turned on to drive the sense amplifier power supply RTO to the core voltage VCORE (here, 2.0V).

도 7에 도시된 바와 같이, 센스앰프 전원 발생부(10)의 엔모스 트랜지스터(NM11)를 통해 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동하고, 일정시간이 지난 후에 피모스 트랜지스터(PM11)를 통해 코어 전압(VCORE)을 동시에 공급하여 안정적인 센스앰프 전원(RTO)을 출력할 수 있다. As shown in FIG. 7, the sense amplifier power source RTO is driven by the external power voltage VEXT through the NMOS transistor NM11 of the sense amplifier power generation unit 10, and after a predetermined time, the PMOS transistor The core voltage VCORE may be simultaneously supplied through the PM11 to output a stable sense amplifier power source RTO.                     

도 6에 도시된 바와 같은 제어전압 발생부(30)는 인에이블 신호(ONOFF)에 의해 인에이블 되어, 코어 전압(VCORE)보다 전압 구동부(32)의 엔모스 트랜지스터(NM12)의 문턱전압(VTH)만큼 높은 제어전압(VCON)을 발생하여 제어신호(CON11)를 구동하는 구동부(DRV1)에 공급한다.The control voltage generator 30 as shown in FIG. 6 is enabled by the enable signal ONOFF, and thus the threshold voltage VTH of the NMOS transistor NM12 of the voltage driver 32 is greater than the core voltage VCORE. The control voltage VCON generated as high as) is supplied to the driving unit DRV1 driving the control signal CON11.

여기서, 전압 구동부(32)의 엔모스 트랜지스터(NM12)는 센스앰프 전원 발생부(10)의 엔모스 트랜지스터(NM11)와 동일한 특성을 가지도록 형성한다.Here, the NMOS transistor NM12 of the voltage driver 32 is formed to have the same characteristics as the NMOS transistor NM11 of the sense amplifier power generator 10.

또한, 제어전압 발생부(30)는 외부 전원전압(VEXT)의 동작구간(TD)에서 동일한 레벨을 유지하는 안정된 승압 전압(VPP)을 사용하고, 제어신호(CON12)는 내부 전원전압(VPERI)으로 구동된다. In addition, the control voltage generator 30 uses a stable step-up voltage VPP that maintains the same level in the operation period TD of the external power supply voltage VEXT, and the control signal CON12 uses the internal power supply voltage VPERI. Driven by.

따라서, 도 9에 도시된 바와 같이, 외부 전원전압(VEXT)이 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되었을 때와 저전압(여기서는 2.5V)으로 인가되었을 때의 동작 파라미터(tRCD)는 거의 동일한 값을 갖는다.Accordingly, as shown in FIG. 9, the operating parameter tRCD when the external power supply voltage VEXT is applied at a high voltage (3.3V here) and at a low voltage (2.5V here) in the operation section TD. Has almost the same value.

또한, 도 1에 도시된 종래 기술에 따른 센스앰프 전원 공급회로에서 사용된 피모스 트랜지스터(PM1)를 도 5에 도시된 바와 같이 본 발명에 따른 센스앰프 전원 공급회로에서는 동일한 구동능력을 갖는 엔모스 트랜지스터(NM10)로 대체하게 되면, 소자를 형성하기 위한 면적을 절반으로 줄일 수 있으며, 본 발명에 따른 센스앰프 전원 공급회로에서 사용되는 엔모스 트랜지스터(NM10)로 사용될 수 있는 엔모스 트랜지스터들은 코어 영역에 다수개가 분포하고 있기 때문에 이를 활용한다면 칩 면적을 감소시킬 수 있다.In addition, as shown in FIG. 5, the PMOS transistor PM1 used in the sense amplifier power supply circuit according to the related art shown in FIG. 1 has the same driving capability in the sense amplifier power supply circuit according to the present invention. When the transistor NM10 is replaced, the area for forming an element can be reduced by half, and the NMOS transistors that can be used as the NMOS transistor NM10 used in the sense amplifier power supply circuit according to the present invention are core regions. Because of the large number of distributions in the chip, the chip area can be reduced by utilizing it.

도 10은 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다 른 실시예를 나타낸 블록도이다.10 is a block diagram illustrating another embodiment of a sense amplifier power supply circuit of a semiconductor memory device according to the present invention.

이에 도시된 바와 같이, 센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(100)와, 센스앰프 전원 발생부(100)를 제어하는 제어신호(CON21, CON22)를 발생하는 제어신호 발생부(200)와, 제어전압(VCON)을 발생하여 제어신호 발생부(200)로 인가하는 제어전압 발생부(300)를 포함하여 구성된다.As shown here, the sense amplifier power supply circuit includes a sense amplifier power generator 100 for generating the sense amplifier power source RTO and control signals CON21 and CON22 for controlling the sense amplifier power generator 100. And a control voltage generator 300 generating a control voltage VCON and applying the control signal to the control signal generator 200.

여기서, 센스앰프 전원 발생부(100)는 게이트에 제어신호(CON21)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 엔모스 트랜지스터(NM21)와, 게이트에 제어신호(CON22)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 엔모스 트랜지스터(NM22)를 포함하여 구성되어, 엔모스 트랜지스터들(NM21, NM22)의 공통 연결된 소오스가 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.Here, the sense amplifier power generator 100 is applied to the NMOS transistor NM21 to which the control signal CON21 is applied to the gate, the external power supply voltage VEXT is applied to the source, and the control signal CON22 is applied to the gate. And an NMOS transistor NM22 to which a core voltage VCORE is applied to the source, so that a common connected source of the NMOS transistors NM21 and NM22 is an output terminal for outputting the sense amplifier power source RTO. Form.

제어신호 발생부(200)는, 센싱동작을 제어하는 센싱 인에이블 신호(SG)와 센스앰프 전원(RTO)에 따라 제어신호가 발생하는 타이밍으로 조절하는 타이밍 제어부(101)와, 타이밍 제어부(101)의 타이밍 신호(EN11, EN12)를 구동하여 각각 제어신호(CON21, CON22)를 출력하는 구동부들(DRV11, DRV12)을 포함하여 구성된다.The control signal generator 200 may include a timing controller 101 and a timing controller 101 which adjust to a timing at which a control signal is generated according to the sensing enable signal SG and the sense amplifier power supply RTO that control the sensing operation. Drive units DRV11 and DRV12 for driving the timing signals EN11 and EN12 of the control signal and outputting the control signals CON21 and CON22, respectively.

여기서, 제어신호 발생부(100)의 구동부들(DRV11, DRV12)은 코어 전압(VCORE)에 센스앰프 전원 발생부(100)의 엔모스 트랜지스터들(NM21, NM22)의 문턱전압(VTH)만큼의 전압이 더하여진 제어전압(VCON)에 의해 구동된다.Here, the driving units DRV11 and DRV12 of the control signal generator 100 may have a core voltage VCORE equal to the threshold voltage VTH of the NMOS transistors NM21 and NM22 of the sense amplifier power generator 100. Driven by the control voltage VCON plus the voltage.

제어전압 발생부(300)는 상기한 도 6에 도시된 제어전압 발생부(30)와 동일한 구성을 갖는다. The control voltage generator 300 has the same configuration as the control voltage generator 30 shown in FIG. 6.                     

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다른 실시예의 동작을 첨부된 도 11을 참조하여 설명하면 다음과 같다.An operation of another embodiment of the sense amplifier power supply circuit of the semiconductor memory device according to the present invention configured as described above will be described with reference to FIG. 11.

먼저, 워드라인이 인에이블 되고 일정한 시간이 지연된 후 센싱 인에이블 신호(SG)가 인에이블 되어, 도 11에 도시된 바와 같이, 로우 레벨로 프리차지 되어있는 제어신호(CON21)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(100)의 엔모스 트랜지스터(NM21)를 턴 온 시켜 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동한다.First, after the word line is enabled and the predetermined time is delayed, the sensing enable signal SG is enabled. As shown in FIG. 11, the control signal CON21 precharged to a low level is controlled by the control voltage VCON. ), The NMOS transistor NM21 of the sense amplifier power generator 100 is turned on to drive the sense amplifier power source RTO with the external power voltage VEXT.

이어서, 센스앰프 전원(RTO)이 일정 레벨 이상이 되면, 로우 레벨로 프리차지 되어 있는 제어신호(CON22)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(100)의 엔모스 트랜지스터(NM22)를 턴 온 시켜 코어전압(VCORE)(여기서는 2.0V)으로 센스앰프 전원(RTO)을 구동한다.Subsequently, when the sense amplifier power supply RTO reaches a predetermined level or more, the control signal CON22 precharged to a low level is set to the control voltage VCON to set the NMOS transistor NM22 of the sense amplifier power supply generation unit 100. ) To drive the sense amplifier power supply (RTO) to the core voltage VCORE (2.0V here).

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는 외부 전원전압을 피모스 트랜지스터로 구동하여 발생하는 오버슈트를 방지하고, 엔모스 트랜지스터를 코어전압보다 문턱전압만큼 높은 제어전압에 의해 제어하여 안정된 동작을 수행할 수 있는 효과가 있다.As described above, the sense amplifier power supply circuit of the semiconductor memory device according to the present invention prevents an overshoot generated by driving an external power supply voltage with a PMOS transistor, and controls the NMOS transistor by a threshold voltage higher than the core voltage. Controlled by the voltage, there is an effect that can perform a stable operation.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (7)

복수개의 제어신호에 의해 복수개의 전압 레벨로 센스앰프 전원을 구동하는 전원 구동 수단;Power supply driving means for driving the sense amplifier power at a plurality of voltage levels by a plurality of control signals; 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호를 발생하는 제어신호 발생 수단; 및Control signal generation means controlled in accordance with a first enable signal and detecting the level of said sense amplifier power supply and generating said plurality of control signals in accordance with a detection result; And 제2 인에이블 신호에 따라 제어되어, 상기 복수개의 제어신호의 전압 레벨을 설정하기 위한 복수개의 제어전압을 발생하는 전압 발생 수단을 포함하여 구성되되,A voltage generating means controlled in accordance with a second enable signal and generating a plurality of control voltages for setting voltage levels of the plurality of control signals, 상기 제어신호 발생수단은,The control signal generating means, 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호의 인에이블 타이밍을 제어하는 타이밍 제어 수단; 및Timing control means controlled in accordance with a first enable signal, said timing control means for detecting a level of said sense amplifier power supply and controlling the enable timing of said plurality of control signals in accordance with a detection result; And 상기 타이밍 제어 수단에 의해 인에이블 타이밍이 제어된 복수개의 타이밍 신호를 상기 전압 발생 수단에서 생성된 복수개의 전압에 의해 구동하는 복수개의 신호 구동 수단;A plurality of signal driving means for driving the plurality of timing signals whose enable timing is controlled by the timing control means by a plurality of voltages generated by the voltage generating means; 을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.A sense amplifier power supply circuit of a semiconductor memory device, comprising a. 제 1 항에 있어서,The method of claim 1, 상기 전원 구동 수단은, The power supply drive means, 상기 복수개의 제어신호 중에서 제1 제어신호에 따라 외부 전원전압 레벨로 상기 센스앰프 전원을 구동하는 외부 전원 구동 수단; 및External power driving means for driving the sense amplifier power at an external power supply voltage level according to a first control signal among the plurality of control signals; And 상기 복수개의 제어신호 중에서 제2 제어신호에 따라 내부 전원전압 레벨로 상기 센스앰프 전원을 구동하는 내부 전원 구동 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.And an internal power supply driving means for driving the sense amplifier power at an internal power supply voltage level according to a second control signal among the plurality of control signals. 제 2 항에 있어서,The method of claim 2, 상기 외부 전원 구동 수단은 엔모스 트랜지스터로 구성하고, 내부 전원 구동 수단은 피모스 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.And the external power supply driving means comprises an NMOS transistor, and the internal power supply driving means comprises a PMOS transistor. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 제어신호는 인에이블시 코어 전압 레벨보다 상기 엔모스 트랜지스터의 문턱전압만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급 회로.And the first control signal has a voltage level higher than the core voltage level by the threshold voltage of the NMOS transistor when the first control signal is enabled. 제 2 항에 있어서,The method of claim 2, 상기 외부 전원 구동 수단과 내부 전원 구동 수단을 엔모스 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.And the external power supply driving means and the internal power supply driving means are NMOS transistors. 제 5 항에 있어서,The method of claim 5, 상기 제 1 제어신호 및 상기 제 2 제어신호는 인에이블시 각각 코어 전압 레벨보다 상기 엔모스 트랜지스터의 문턱전압만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급 회로.And the first control signal and the second control signal each have a voltage level higher than a core voltage level by a threshold voltage of the NMOS transistor when the enable signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 전압 발생 수단은,The voltage generating means, 승압전압과 접지전압 사이에 직렬 연결되고, 차동 증폭 수단의 출력 신호가 게이트에 인가되는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인에 드레인이 공통 연결되고, 게이트와 드레인이 공통 연결된 엔모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스에 한 단자가 연결되고 다른 한 단자가 접지전압에 연결된 저항; 및A PMOS transistor connected in series between a boosted voltage and a ground voltage, the output signal of the differential amplifying means being applied to a gate, a NMOS transistor having a common drain connected to a drain of the PMOS transistor, and a common gate and a drain connected thereto; A resistor having one terminal connected to the source of the NMOS transistor and the other terminal connected to the ground voltage; And 상기 제2 인에이블 신호에 따라 제어되고, 승압 전압에 의해 구동되어, 코어 전압과 상기 엔모스 트랜지스터의 소오스와 저항의 공통 연결된 단자에서의 전압의 전압 차이를 증폭하는 상기 차동 증폭수단을 포함하여 구성되되, And the differential amplifying means controlled according to the second enable signal and driven by a boosted voltage to amplify a voltage difference between a core voltage and a voltage at a common terminal of a source and a resistor of the NMOS transistor. But 상기 피모스 트랜지스터와 엔모스 트랜지스터의 공통 연결된 드레인이 출력 단자를 형성하여 상기 제어전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.And a common connection drain of the PMOS transistor and the NMOS transistor forms an output terminal to output the control voltage.
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