KR100753635B1 - 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법 - Google Patents

금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 금속유도측면결정화(MILC) 기술을 이용하여 결정질 박막 트랜지스터를 형성할 때, 단일의 이온주입 공정으로 저농도 도핑 영역(LDD)을 형성할 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명은 투명한 절연기판의 전면에 비정질 반도체 박막을 증착한 후, 패터닝하여 반도체층을 형성하는 단계와; 상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하여 노출된 소스 영역 및 드레인 영역과 비노출된 채널 영역을 구획하는 단계와; 상기 게이트 절연막의 양단으로부터 일정한 거리를 두고 기판 전면에 제1 및 제2 결정화 유도 금속막을 형성하는 단계와; 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 정의함과 동시에, 상기 제1 및 제2 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분에 소스 영역 및 드레인 영역 보다 상대적으로 저항이 큰 LDD 영역을 형성하는 단계와; 상기 기판을 어닐링하여 비정질 반도체 박막으로 이루어진 반도체층을 다결정질 실리콘막으로 결정화시킴과 동시에 주입된 불순물을 활성화시키는 단계로 구성되는 것을 특징으로 한다.
금속유도측면결정화(MILC), 결정질 박막 트랜지스터, 이온 주입, LDD

Description

금속유도측면결정화를 이용한 ＬＤＤ 구조를 갖는 박막 트랜지스터의 제조방법 {Method of Fabricating Thin Film Transistor Having LDD Structure Using MILC}
도 1a 내지 도 1d는 종래기술의 MILC 현상을 이용하여 결정질 실리콘 박막 트랜지스터의 제조방법을 도시하는 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 도시하는 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 도시하는 공정 단면도,
도 4a 및 도 4b는 본 발명의 제3실시예에 따라 MILC 방법을 이용한 박막 트랜지스터의 제조공정을 도시하는 공정 단면도,
도 5는 금속 오프셋에 의하여 형성된 LDD를 포함하는 박막 트랜지스터와 금속 오프셋 및 LDD를 포함하지 않는 박막 트랜지스터의 특성 비교 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
20,30,40 : 버퍼층 21,31,41 : 반도체층
21C,21C,31C : 채널영역 21S,31S,41S : 소스영역
21D,31D,41D : 드레인 영역 21a,21b,31a,31b : 오프셋 영역
22,32,42 : 게이트 절연막 23,33,43 : 게이트 전극
24 : 감광막 패턴 25,35,46 : 금속막
34 : 감광막 마스크 패턴 44 : 감광막
45a,45b : 콘택홀
본 발명은 금속유도측면결정화(MILC) 기술을 이용한 박막 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 금속유도측면결정화(MILC; Metal Induced Lateral Crystallization) 기술을 이용하여 결정질 박막 트랜지스터를 형성할 때, 오프셋 금속 박막을 이용하여 단일의 이온주입 공정으로 저농도 도핑 영역(Lightly Doped Drain; LDD)을 형성할 수 있는 박막 트랜지스터의 제조방법에 관한 것이다
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 비정질 실리콘을 증착시킨 후, 게이트 절연막 및 게이트 전극을 형성하고, 소스 및 드레인에 불순물을 주입한 후 어닐링하여 활성화한 후 절연층을 형성하여 제조된다.
그런데, 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소 영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성함에 의해 개개의 화소 개구율을 높일 필요가 있다.
이를 위해 금속유도결정화(MILC)법에 의해 비정질 실리콘 박막을 결정화하여 다결정질 박막 트랜지스터를 형성하는데 이에 의해 상기한 화소 TFT 뿐 아니라 구동회로를 화소 TFT와 동시에 형성함으로써 생산비용을 줄일 수 있다는 장점도 가지게 된다. 이러한 비정질 실리콘막을 결정화하는 방법으로는 MILC 외에도 고온 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Annealing) 등이 알려져 있다.
한편, 다결정 박막 트랜지스터의 경우 비정질 박막 트랜지스터의 경우와 달리 누설전류가 크기 때문에 이를 억제하기 위해 LDD의 구조가 필요한 것으로 되어있으며(IEEE Trans. Electron Devices, Vol.40, No. 5, pp.938, 1993), 특히, N-형 박막 트랜지스터의 경우 핫 전자(hot electron) 효과에 의한 누설전류의 감소를 위해 LDD 구조를 형성하는 것이 보편화 되어 있으며, 이를 위하여 소스 영역, 드레인 영역에 주입되는 불순물 이온의 농도보다 적은 양의 이온을 별도의 공정에 의하여 LDD가 형성될 영역에 주입하는 것이 보편화 되어 있다.
또한, MILC 다결정 박막 트랜지스터의 경우는 누설전류의 원인이 소스 및 드레인과 채널과의 경계부근에서의 금속오염에 있다는 보고가 있다(IEEE Trans. Electron Device, Vol. 32, p. 258, 1998).
더욱이, 일반적으로 MILC를 이용하여 박막 트랜지스터를 제조하는 경우, MILC와 MIC의 경계면이 채널영역에 위치하게 되며, 그 결과 경계면을 통한 채널영역에서의 트랩현상이 발생하여 소자의 특성에 영향을 미치게 된다. 따라서 이러한 현상을 피하기 위해 MILC용 금속막과 게이트 절연막 사이에 오프셋 영역을 형성하 는 것이 필요하다.
현재 MILC 방법을 사용하는 박막 트랜지스터를 제작하는 종래 방법을 살펴보면 다음과 같다. 도 1a 내지 도 1d는 종래의 MIC 및 MILC 방법을 이용하여 오프셋 및 LDD 구조를 갖는 박막 트랜지스터를 제조하는 종래 기술의 공정을 도시하는 단면도이다.
먼저, 도 1a와 같이 유리기판과 같은 절연기판 상에 산화막으로 된 버퍼층(10)을 형성하고, 그 위에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 사진 식각 공정으로 패터닝하여 활성층으로 이용되는 반도체층(11)을 형성하고, 순차적으로 절연막 및 금속막을 증착한 후 사진 식각 공정으로 게이트 전극(13) 및 게이트 절연막(12)을 형성한다.
도 1b를 참조하면, 기판에 저농도의 불순물 이온 주입을 통하여 저농도 이온주입 영역(LDD)을 형성한다. 도 1c를 참조하면, 감광제를 사용하여 게이트 전극(13)과 게이트 절연막(12)을 둘러싸는 감광막 패턴(14)을 스페이서(spacer)로서 형성하여 오프셋(Off-set) 구조를 형성하고, 이 위에 MILC용 Ni(15)을 기판 전면에 증착한다. 그 후, 소스 영역(11S)및 드레인 영역(11D) 형성을 위한 고농도 불순물 이온 주입을 실시하여 소스 영역(11S)및 드레인 영역(11D)에 LDD 영역(11LDD)을 갖는 LDD 구조를 형성한다.
도 1d를 참조하면, 상기 감광막(14)을 리프트-오프(Lift-off)법을 이용하여 제거한 후 550℃의 온도에서 어닐링하여 채널 영역(11C)을 MILC에 의해 결정화한다.
상기한 바와 같은 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 LDD 구조의 형성을 위해 별도의 이온 주입 공정이 필요하며 따라서 생산성을 저하시키고 생산단가를 증가시키는 주요 원인이 된다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, MILC 기술을 이용하여 결정질 박막 트랜지스터를 형성할 때 MIC와 MILC의 경계면이 채널영역의 외측에 위치시킴과 동시에 별도의 새로운 마스크를 제작하지 않고 다른 공정에 사용되고 있는 마스크를 사용하여 형성된 오프셋 금속막을 이용하여 별도의 추가적인 이온 주입 공정 없이 단일의 이온 주입 공정만으로 박막 트랜지스터에 필수적인 LDD 영역을 형성할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 투명한 절연기판의 전면에 비정질 반도체 박막을 증착한 후, 패터닝하여 반도체층을 형성하는 단계와; 상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하여 노출된 소스 영역 및 드레인 영역과 비노출된 채널 영역을 구획하는 단계와; 상기 게이트 절연막의 양단으로부터 일정한 거리를 두고 기판 전면에 비정질 반도체 박막을 결정화시키기 위한 제1 및 제2 결정화 유도 금속막을 형성하는 단계와; 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 정의함과 동시에, 상기 소스 영역 및 드레인 영역 중 제1 및 제2 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분에 소스 영역 및 드레인 영역 보다 상대적으로 저항이 큰 LDD 영역을 형성하는 단계와; 상기 기판을 어닐링하여 비정질 반도체 박막으로 이루어진 반도체층을 다결정질 실리콘막으로 결정화시킴과 동시에 주입된 불순물을 활성화시키는 단계로 구성되는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.
상기 오프셋 구조를 갖는 제1 및 제2 결정화 유도 금속막을 형성하는 단계는 상기 게이트 전극 및 게이트 절연막과 반도체층의 일부를 둘러싸는 감광막 패턴을 형성하는 단계와; 상기 기판 전면에 반도체층과 부분적으로 접촉하는 결정화 유도 금속막을 형성하는 단계와; 상기 기판의 감광막 패턴을 리프트 오프 방법으로 제거하여, 소스 및 드레인 영역과 부분적으로 접촉하고 있는 오프셋 구조의 제1 및 제2 결정화 유도 금속막을 형성하는 단계로 구성될 수 있다.
또한, 상기 오프셋 구조를 갖는 제1 및 제2 결정화 유도 금속막을 형성하는 단계는 상기 반도체층 위에 순차적으로 절연막 및 게이트 전극물질을 증착하는 단계와; 상기 게이트 전극물질 위에 오프셋 구조를 형성하는데 필요한 폭만큼 더 크게 게이트 형성용 감광막 마스크 패턴을 형성하는 단계와; 상기 게이트 형성용 감광막 마스크 패턴을 식각 마스크로 이용하여 습식 에칭에 의해 게이트 전극물질과 절연막을 오버 패터닝함으로써 게이트 전극 및 게이트 절연막을 형성하는 단계와; 상기 기판 전면에 반도체층의 일부분과 감광막 마스크 패턴 위에 상기 결정화 유도 금속막을 형성하는 단계와; 상기 기판의 감광막 패턴을 리프트 오프 방법으로 제거하여, 소스 및 드레인 영역과 부분적으로 접촉하고 있는 오프셋 구조의 제1 및 제2 결정화 유도 금속막을 형성하는 단계로 구성되는 것도 가능하다.
더욱이, 상기 오프셋 구조를 갖는 제1 및 제2 결정화 유도 금속막은 층간 절연막에 컨택홀을 형성할 때 이용되는 콘택 형성용 마스크를 이용하여 형성되는 것도 가능하다.
상기 제1 및 제2 결정화 유도 금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 그룹으로부터 선택된 어느 하나 이상의 금속으로 이루어지는 것이 바람직하다.
본 발명은 MILC에 의하여 다결정 박막 트랜지스터를 제조하는 경우 같은 양의 이온을 주입하였을 때 MILC 금속막이 증착된 영역보다 오프셋 영역과 같이 금속막이 증착되지 않은 영역의 저항이 현저히 높기 때문에 별도의 이온 주입 공정없이 LDD 구조가 형성된다.
(실시예)
이하에, 첨부한 도면을 참조하여, 본 발명의 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따라 MILC 방법을 이용한 박막 트랜지스터의 제조공정을 도시하는 공정 단면도이다.
도 2a를 참고하면, 유리기판과 같은 절연기판상에 산화막으로 된 버퍼층(20)을 형성하고, 그 위에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 사진 식각 공정으로 패터닝하여 활성층으로 이용되는 반도체층(21)을 형성하고, 순차적으로 절연막 및 금속막을 증착한 후 사진 식각 공정으로 게이트 전극(23) 및 게이트 절연막(22)을 형성한다.
도 2b를 참조하면, 금속 오프셋 구조 형성을 위해 상기 게이트 전극(23) 및 게이트 절연막(22)과 반도체층(21)의 일부를 둘러싸는 감광막 패턴(24)을 스페이서로 형성하고 기판 전면에 MILC용 금속막(25)을 전면에 증착한다. 그 결과 MILC용 금속막(25)은 반도체층(21)과 부분적으로 접촉하게 된다.
상기 MILC용 금속막(25)은 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 10~10,000Å, 바람직하게는 10~200Å 두께로 증착한다. 이 때, 적용 가능한 금속막(25)의 재료는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.
그후, 상기 기판의 감광막 패턴(42)을 리프트 오프(lift-off) 방법으로 제거하면, 도 2c와 같이 소스 및 드레인 영역(21S,21D)과 부분적으로 접촉하고 있는 MILC용 금속막(25a,25b)만이 잔류하고 나머지 금속막은 제거되어 반도체층(21)의 오프셋 부분(21a,21b)이 노출된다.
이 상태에서, 게이트 전극(23)을 마스크로 하여 반도체층(21)에 불순물 이온을 주입하여, 소스 영역(21S) 및 드레인 영역(21D)을 정의한다. 상기 소스 영역(21S)과 드레인 영역(21D) 사이에 불순물이 주입되지 않은 영역은 채널 영역(21C)이 된다.
이 상태에서 도 2d와 같이, 기판을 400℃ ~ 600℃ 온도, 예를들어 580℃에서 1시간 동안 수소 분위기하에서 열처리를 행하여 비정질 실리콘으로 이루어진 반도체층(21)의 일부, 즉 MILC용 금속막(25a,25b)의 하부는 MIC에 의해 결정화가 이루어지고, 노출된 반도체층(21)의 오프셋 부분(21a,21b)과 채널 영역(21C)은 MILC에 의해 결정화가 이루어진다. 이 경우 결정화와 동시에 주입된 불순물 이온의 활성화가 동시에 진행된다.
상기와 같이 본 발명에서는 MILC에 의하여 다결정 박막 트랜지스터를 제조하 는 경우 같은 양의 불순물 이온을 반도체층(21)에 주입하였을 때 금속막(25a,25b)이 증착된 영역보다 오프셋 부분(21a,21b)과 같이 금속막(25a,25b)이 증착되지 않은 영역의 저항이 현저히 높게 나타난다.
일반적으로 비정질 실리콘에 불순물 이온을 주입한 뒤 이를 전기적으로 활성화 하려면 비교적 높은 온도가 요구된다. 그러나 본원발명과 같이 결정화 유도금속이 존재하는 경우에는 이러한 전기적 활성화 과정이 비정질 실리콘의 결정화와 동시에 일어나게 된다. 즉, 결정화 유도 금속막으로 인하여 낮은 온도에서 결정화와 동시에 불순물 이온의 전기적 활성화가 이루어진다.
이 경우, 금속막(25a,25b)이 증착된 부분의 경우 결정화 유도 금속에 의하여 비정질 실리콘의 결정화와 전기적 활성화가 금속막(25a,25b)이 증착되지 않은 부분보다 더 잘 일어나므로 저항이 더 낮게 된다. 그 결과, 본 발명에서는 열처리에 의한 불순물 이온의 확산이 이루어진 때에 실질적으로 LDD 영역이 형성되게 된다.
따라서, 오프셋 부분(21a,21b)은 MIC에 의해 결정화된 소스 영역(21S) 및 드레인 영역(21D)과 함께 사용될 때 TFT의 누설전류를 감소시킬 수 있는 LDD 영역(21LDD)을 형성하게 된다. 결국, 본 발명에서는 별도의 이온 주입 공정없이, 즉 한번의 이온 주입 공정만으로 LDD 구조가 형성된다.
이어서, 상기 열처리에 의해 실리콘과 반응하여 실리사이드로 변환되지 않고 남은 잔류 MILC용 금속막(25a,25b)을 제거하고 주지된 후속 공정을 진행하여 TFT를 완성한다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따라 MILC 방법을 이용한 박막 트랜지스터의 제조공정을 도시하는 공정 단면도이다.
도 3a와 같이 유리기판과 같은 절연기판상에 산화막으로 된 버퍼층(30)을 형성하고, 그 위에 비정질 실리콘막을 형성한다. 이어서, 상기 비정질 실리콘막을 사진 식각 공정으로 패터닝하여 활성층으로 이용되는 반도체층(31)을 형성한다.
그후, 상기 비정질 실리콘막의 반도체층(31) 위에 도 3b와 같이 순차적으로 절연막 및 금속막을 증착한 후, 사진식각 공정으로 게이트 형성용 감광막 마스크 패턴(34)을 형성한다. 상기 게이트 형성용 감광막 마스크 패턴(34)은 일반적인 게이트 형성용 감광막 마스크보다 오프셋 구조를 형성하는데 필요한 폭(W)만큼 더 크게 형성한다.
상기 게이트 형성용 감광막 마스크 패턴(34)을 식각 마스크로 이용하여 습식 에칭에 의해 절연막과 금속막을 오버 패터닝함으로써 게이트 전극(33) 및 게이트 절연막(32)을 형성한다. 이 경우, 오버 패터닝에 의해 추가로 식각되는 게이트 전극(33) 및 게이트 절연막(32)의 폭(W)은 제1실시예의 오프셋 부분(21a,21b)의 폭과 동일하게 제어한다.
도 3c를 참조하면, 기판 전면에 상기한 제1실시예와 같은 금속막으로 이루어진 MILC용 금속막(35)을 동일한 방법으로 증착한다. 그 결과 MILC용 금속막(35)은 반도체층(31)의 일부분과 감광막 마스크 패턴(34) 위에 형성되고, 감광막 마스크 패턴(34) 하부의 오프셋 부분(31a,31b)에는 형성되지 않게 된다.
그후, 감광막 마스크 패턴(34)을 리프트-오프방법으로 제거하면, 소스 및 드레인 영역(31S,31D)과 부분적으로 접촉하고 있는 MILC용 금속막(35a,35b)만이 잔류 하고 반도체층(31)의 오프셋 부분(31a,31b)은 노출된다.
이 상태에서 도 3d와 같이 게이트 전극(33)을 마스크로 하여 기판 전면에 불순물 이온을 주입하여 소스 영역(31S) 및 드레인 영역(31D)을 정의한다. 상기 소스 영역(31S)과 드레인 영역(31D) 사이에 불순물이 주입되지 않은 영역은 채널 영역(31C)이 된다.
이 상태에서 도 3e와 같이 기판을 400℃ ~ 600℃ 온도에서 1시간 동안 수소 분위기 하에서 열처리를 행하여 비정질 실리콘으로 이루어진 반도체층(31)의 일부, 즉 MILC용 금속막(35a,35b)의 하부는 MIC에 의해 결정화가 이루어지고, 노출된 반도체층(31)의 오프셋 부분(31a,31b)과 채널 영역(31C)은 MILC에 의해 결정화가 이루어진다.
그 결과 상기 제1실시예와 동일하게 본 발명에서는 MILC에 의하여 다결정 박막 트랜지스터를 제조하는 경우 같은 양의 불순물 이온을 반도체층(31)에 주입하였을 때 금속막(35a,35b)이 증착된 영역보다 금속막(35a,35b)이 증착되지 않은 오프셋 부분(31a,31b)의 저항이 현저히 높게 나타난다.
따라서, 오프셋 부분(31a,31b)은 MIC에 의해 결정화된 소스 영역(31S) 및 드레인 영역(31D)과 함께 사용될 때 TFT의 누설전류를 감소시킬 수 있는 LDD 영역(31LDD)을 형성하게 된다. 결국, 본 발명에서는 별도의 이온 주입 공정없이, 즉 한번의 이온 주입 공정만으로 LDD 구조가 형성된다.
상기한 제2실시예에서는 일반적인 게이트 형성용 감광막 마스크보다 오프셋 구조를 형성하는데 필요한 폭(W)만큼 더 크게 형성된 게이트 형성용 감광막 마스크 패턴(34)을 이용함에 의해 별도의 마스크 없이 오프셋 구조의 금속막을 형성할 수 있게 된다.
한편, 상기 오프셋 구조를 갖는 MILC용 금속막은 층간 절연막에 컨택홀을 형성할 때 이용되는 콘택 형성용 마스크를 이용하여 형성하는 것도 가능하다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따라 MILC 방법을 이용한 박막 트랜지스터의 제조공정을 도시하는 공정 단면도이다.
도 4a를 참고하면, 도 2a와 같이 절연기판(40) 위에 반도체층(41), 게이트 절연막(42) 및 게이트 전극(43)이 형성된 구조에 감광막(44)을 전면 도포하고, 콘택 형성용 마스크를 이용하여 소스 및 드레인 영역에 대한 콘택홀(45a,45b)을 형성하고, MILC용 금속막(46)을 형성한다.
그후, 감광막(44)을 리프트 오프 방법으로 제거하면, 도 4b와 같이 소스 및 드레인 영역(41S,41D)에 부분적으로 접촉하며, 게이트 절연막(42)과 소정거리 떨어진 오프셋 구조를 갖는 MILC용 금속막(46a,46b)이 형성된다.
도 5를 참조하면, 본 발명의 제조방법에 따라 별도의 이온 주입 없이 금속층 오프셋에 의하여 LDD가 형성된 박막 트랜지스터의 전달 특성(▲)과, 오프셋과 LDD가 존재하지 않는 박막 트랜지스터의 전달 특성(○)을 비교하여 나타낸 그래프가 도시되어 있다.
상기 도 5의 그래프는 n-type 박막 트랜지스터를 제작하여 드레인 전압을 10V로 하고 게이트 전압을 -15~25V로 변화시켜 트랜지스터의 전달 특성 곡선을 측정하였다.
그 결과 그래프에서 볼 수 있는 바와 같이 온 커런트는 거의 비슷하였으나 누설전류값이 LDD를 적용한 경우가 그렇지 않은 경우에 비하여 약 1 오더(order) 이상 감소하였다. 이는 본 발명에 의하여 LDD 구조가 성공적으로 제작되었음을 의미한다.
상기한 바와 같은 본 발명의 MILC 방법을 이용한 박막 트랜지스터의 제조방법에 따르면, MILC와 MIC의 경계면이 채널 영역에 위치하지 않으므로 채널 영역에서의 트랩현상을 방지할 수 있고 LDD 구조의 도입으로 누설전류가 감소하므로 소자의 특성을 향상시킬 수 있다. 또한, LDD를 형성하기 위한 별도의 이온주입 공정의 생략으로 공정을 단순화하여 생산단가 및 생산성을 크게 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 투명한 절연기판의 전면에 비정질 반도체 박막을 증착한 후, 패터닝하여 반도체층을 형성하는 단계와;
    상기 반도체층 위에 순차적으로 절연막 및 게이트 전극물질을 증착하는 단계와;
    상기 게이트 전극물질 위에 오프셋 구조를 형성하는데 필요한 폭만큼 더 크게 게이트 형성용 감광막 마스크 패턴을 형성하는 단계와;
    상기 게이트 형성용 감광막 마스크 패턴을 식각 마스크로 이용하여 습식 에칭에 의해 게이트 전극물질과 절연막을 오버 패터닝함으로써 게이트 전극 및 게이트 절연막을 형성하는 단계와;
    상기 기판 전면에 반도체층의 일부분과 감광막 마스크 패턴 위에 결정화 유도 금속막을 형성하는 단계와;
    상기 기판의 감광막 패턴을 리프트 오프 방법으로 제거하여, 소스 및 드레인 영역과 부분적으로 접촉하고 있는 오프셋 구조의 제1 및 제2 결정화 유도 금속막을 형성하는 단계와;
    상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 정의하는 단계와;
    상기 기판을 어닐링하여 비정질 반도체 박막으로 이루어진 반도체층을 다결정질 실리콘막으로 결정화시킴과 동시에 주입된 불순물을 활성화시키는 단계로 구성되어,
    상기 소스 영역 및 드레인 영역 중 제1 및 제2 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분에 소스 영역 및 드레인 영역 보다 상대적으로 저항이 큰 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  4. 투명한 절연기판의 전면에 비정질 반도체 박막을 증착한 후, 패터닝하여 반도체층을 형성하는 단계와;
    상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하여 노출된 소스 영역 및 드레인 영역과 비노출된 채널 영역을 구획하는 단계와;
    상기 기판의 전면에 감광막을 도포하고 콘택 형성용 마스크를 이용하여 패터닝함에 의해 소스 영역 및 드레인 영역에 대한 제1 및 제2 콘택홀을 형성하는 단계와;
    상기 기판 전면에 결정화 유도 금속막을 형성하고 감광막을 리프트 오프 방법으로 제거함에 의해 소스 영역 및 드레인 영역에 부분적으로 접촉하며, 게이트 절연막의 양단으로부터 일정한 거리 떨어진 오프셋 구조를 갖는 제1 및 제2 결정화 유도 금속막을 형성하는 단계와;
    상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 정의하는 단계와;
    상기 기판을 어닐링하여 비정질 반도체 박막으로 이루어진 반도체층을 다결정질 실리콘막으로 결정화시킴과 동시에 주입된 불순물을 활성화시키는 단계로 구성되며,
    상기 소스 영역 및 드레인 영역 중 제1 및 제2 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분에 소스 영역 및 드레인 영역 보다 상대적으로 저항이 큰 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  5. 삭제
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