KR100753499B1 - 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

종래의 전자 부품은 능동 부품과 수동 부품이 세라믹 기판의 편면에 통합되어 배치되어 있기 때문에, 능동 부품과 수동 부품 사이에서 전자적으로 상호 간섭한다. 또한, 세라믹 기판에 수지층을 접합할 때에 수지가 열경화하기 때문에, 수지층이 세라믹 기판에 대하여 열경화 전후에서 큰 체적 변화를 일으켜서 층간 박리 등이 발생하기 쉬운 문제점이 있었다.
이를 해결하기 위해 본 발명의 전자 부품(10)은 코어 기판(11)의 상하 양면으로 구분되어 제 1, 제 2 수지층(14,15) 내에 봉입된 능동 칩 부품(12) 및 수동 칩 부품(13)을 갖고, 제 1 수지층(14)의 상면에 실드용 금속막(16)이 형성되고 또한 그 내부에 코어 기판(11)의 회로 패턴과 실드용 금속막(16)을 접속하는 제 1 비어 홀 도체(17)가 형성되고, 제 2 수지층(15)의 하면에 외부 단자 전극(18)이 형성되고 또한 그 내부에 외부 단자 전극(18)과 코어 기판(11)의 회로 패턴을 접속하는 제 2 비어 홀 도체(19)가 형성되어 있다.
코어 기판, 제 1 수지층, 실드용 금속막, 제 1 비어 홀 도체

Description

전자 부품 및 그 제조 방법{ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 능동 부품 및 수동 부품이 기판에 수지 밀봉된 전자 부품 및 그 제조 방법에 관한 것이고, 더욱 상세하게는, 전기적 및 구조적으로 신뢰성이 높은 전자 부품 및 그 제조 방법에 관한 것이다.
종래의 이 종류의 전자 부품으로서는 예컨대, 특허 문헌 1에 기재된 고주파 반도체 장치나, 특허 문헌 2에 기재된 고주파 모듈 및 고주파 모듈의 제조 방법이 공지되어 있다.
특허 문헌 1에 기재된 고주파 반도체 장치는 세라믹 기판의 하면에 형성된 에폭시 수지와 무기 충전물로 이루어지는 복합 수지 재료층이 형성되고, 그 복합 수지 재료층의 하부는 평탄한 형상을 갖고, 또한 외부 접속 단자용 전극이 형성되고, 상기 복합 수지 재료층의 내부에는 세라믹 기판에 접속된 반도체 소자나 수동 부품을 매몰하여 구성되어, 송수신계의 올인원(all in one) 구조의 모듈 패키지로서 소형화 및 고밀도 실장화를 실현하고 있다.
또한, 특허 문헌 2에 기재된 고주파 모듈은 기판상에 탑재된 전자 부품으로서 구성된 고주파 회로부, 및 상기 고주파 회로부를 전자 차폐하는 실드 피복을 구 비한 고주파 모듈에 있어서, 상기 전자 부품을 봉입하는 수지 몰드층을 구비하고, 상기 실드 피복을 상기 수지 몰드층의 표면에 형성된 금속막으로서 구성함으로써, 전용 실드부 재료를 필요치 않게 한 것이다.
그리고, 상기 각 특허 문헌에 기재된 기술의 경우에는 반도체 소자나 집적 회로칩 등의 능동 부품과, 콘덴서나 저항 등의 수동 부품이 세라믹 기판의 편면(片面)에 통합되어 배치되고, 이들의 능동 부품 및 수동 부품을 수지층 내에 봉입한 구조로 되어 있다.
특허 문헌 1: 일본 특허 공개 2000-124435호 공보
특허 문헌 2: 일본 특허 공개 2002-033419호 공보
그러나, 종래의 전자 부품인 고주파 반도체 장치 및 고주파 모듈의 경우에는 모두 능동 부품과 수동 부품을 세라믹 기판의 편면에 통합하여 배치한 상태로 수지층 내에 봉입되어 있기 때문에, 능동 부품과 수동 부품의 사이에서 전자기적으로 상호 간섭한다는 문제가 있었다. 또한, 종래의 기술의 경우에는 세라믹 기판에 탑재된 능동 부품이나 수동 부품을 열경화 수지를 열경화시켜서 수지층 중에 배치하기 때문에, 열경화 전후에서 수지층은 세라믹 기판에 대하여 큰 체적 변화를 일으키므로, 세라믹 기판과 수지층 사이에서 층간 박리 등이 발생하기 쉽고, 또한, 층간 박리를 발생하지 않을 경우에도 세라믹 기판의 크랙(crack)이나 깨어짐 등의 구조 결함의 원인이 될 우려가 있었다.
본 발명은 상기 문제를 해결하기 위하여 이루어진 것으로 능동 부품과 수동 부품의 전자기적인 상호 간섭을 방지할 수 있음과 아울러 층간 박리 등의 구조 결함을 방지할 수 있는 신뢰성이 높은 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 청구항 1에 기재된 전자 부품은, 제 1 주면에 능동 부품이 탑재되고 또한 제 1 주면과 대향하는 제 2 주면에 수동 부품이 탑재된 코어(core) 기판과, 상기 코어 기판의 제 1, 제 2 주면 각각에 능동 부품 및 수동 부품을 봉입하는 제 1, 제 2 수지층을 구비하고, 상기 제 1 수지층의 상면에 실드용 금속막을 형성함과 아울러 그 내부에 상기 실드용 금속막과 상기 제 1 주면에 형성된 회로 패턴을 접속하는 제 1 비어 홀(via hole) 도체를 형성하고, 또한, 상기 제 2 수지층의 하면에 외부 단자 전극을 형성함과 아울러 그 내부에 상기 외부 단자 전극과 상기 제 2 주면에 형성된 회로 패턴을 접속하는 제 2 비어 홀 도체를 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 2에 기재된 전자 부품은, 청구항 1에 기재된 발명에 있어서, 상기 능동 부품을 복수 탑재함과 아울러 이들의 능동 부품 사이에 제 1 비어 홀 도체를 개재시키는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 3에 기재된 전자 부품은, 청구항 1 또는 청구항 2에 기재된 발명에 있어서, 상기 실드용 금속막 및 상기 외부 단자 전극을 각각 금속박에 의해 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 4에 기재된 전자 부품은, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 발명에 있어서, 상기 코어 기판은 수지 다층 기판인 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 5에 기재된 전자 부품의 제조 방법은, 청구항 1 내지 청구항 5 중 어느 한 항에 기재된 전자 부품을 제조하는 방법으로서, 상기 전자 부품의 코어 기판의 양면측 각각에 제 1, 제 2 수지를 배치하는 공정과, 상기 제 1, 제 2 수지를 상기 코어 기판에 동시에 열압착하여 상기 코어 기판의 양면에 제 1, 제 2 수지층을 각각 형성하는 공정을 갖는 것을 특징으로 하는 것이다.
또한, 본 발명의 청구항 6에 기재된 전자 부품의 제조 방법은, 청구항 5에 기재된 발명에 있어서, 상기 제 1 수지의 상기 코어 기판과 반대측 면에 금속박을 배치함과 아울러, 상기 제 2 수지의 상기 코어 기판과 반대측 면에 금속박을 배치하는 공정을 갖는 것을 특징으로 하는 것이다.
본 발명의 청구항 1 내지 청구항 6에 기재된 발명에 의하면, 능동 부품과 수동 부품의 전자기적인 상호 간섭을 방지할 수 있음과 아울러 층간 박리 등의 구조 결함을 방지할 수 있는 신뢰성이 높은 전자 부품 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 전자 부품의 일실시형태를 나타낸 단면도이다.
도 2는 본 발명의 전자 부품의 제조 방법의 요부를 나타낸 도면으로, (a)는 코어 기판에 능동 부품 및 수동 부품이 탑재된 상태를 나타낸 단면도, (b)는 (a)의 코어 기판에 수지층이 압착된 상태를 나타낸 단면도, (c)는 비어 홀 도체가 형성된 전자 부품의 완성품을 나타낸 단면도이다.
[부호의 설명]
10: 전자 부품 11: 코어 기판
12: 능동 칩 부품(능동 부품) 13: 수동 칩 부품(수동 부품)
14: 제 1 수지층 15: 제 2 수지층
16: 실드용 금속막 17: 제 1 비어 홀 도체
18: 외부 단자 전극 19: 제 2 비어 홀 도체
이하, 도 1에 나타낸 실시형태에 의거하여 본 발명을 설명한다. 또한, 도 1은 본 발명의 전자 부품의 일실시형태를 나타낸 단면도, 도 2는 본 발명의 전자 부품의 제조 방법의 요부를 나타낸 도면으로, (a)는 코어 기판에 능동 부품 및 수동 부품이 탑재된 상태를 나타낸 단면도, (b)는 (a)의 코어 기판에 수지층이 압착된 상태를 나타낸 단면도, (c)는 비어 홀 도체가 형성된 전자 부품의 완성품을 나타낸 단면도이다.
본 실시형태의 전자 부품(10)은 예컨대, 도 1에 나타낸 바와 같이, 복수의 수지층(11A)을 적층하여 형성된 수지 다층 기판으로 이루어지는 코어 기판(11), 코어 기판(11)의 제 1 주면(상면)에 형성된 회로 패턴(미도시)의 소정 개소에 각각 탑재된 반도체 소자 등의 능동 소자로 이루어지는 복수의 능동 칩 부품(12), 및 코어 기판(11)의 제 2 주면(하면)에 형성된 회로 패턴(미도시)의 소정 개소에 각각 탑재된 콘덴서, 인덕터, 저항 등의 수동 소자로 이루어지는 복수의 수동 칩 부품(13)을 구비하고 있다. 이렇게, 능동 칩 부품(12)과 수동 칩 부품(13)을 코어 기 판(11)의 상하로 양면에 분할하여 배치함으로써, 능동 칩 부품(12)과 수동 칩 부품(13)의 전자기적인 상호 간섭을 방지할 수 있다.
상기 코어 기판(11)은 각 수지층(11A) 각각에 형성된 회로 패턴(미도시)을 내장하고, 상하의 수지층(11A)의 회로 패턴은 서로 비어 홀 도체(미도시)를 통하여 접속되어 있다. 각 수지층(11A)은 예컨대, 에폭시계 수지 등의 종래 공지의 합성 수지에 의해 형성되어 있다.
상기 코어 기판(11)의 상면에는 제 1 수지층(14)이 접합되고, 이 수지층(14)에 의해 코어 기판(11)의 상면에 탑재된 복수의 능동 칩 부품(12)을 봉입하고 있다. 또한, 코어 기판(11)의 하면에는 제 2 수지층(15)이 접합되고, 이 수지층(15)에 의해 코어 기판(11)의 하면에 탑재된 복수의 수동 칩 부품(13)을 봉입하고 있다. 제 1, 제 2 수지층(14,15)은 각각 실리카 등의 무기 화합물이 필러(filler)로서 혼입되어 있고, 제 1, 제 2 수지층(14,15)의 열전도성을 높이고 있다. 이들의 수지층(14,15)의 수지 자체는 각각 코어 기판(11)을 구성하는 수지층(11A)과 동일한 합성 수지이어도 다른 합성 수지이어도 좋다. 또한, 코어 기판(11)에도 필러를 혼입하여도 좋다.
상기 코어 기판(11)은 합성 수지에 의해 형성되고, 또한, 제 1, 제 2 수지층(14,15)은 각각 무기 필러가 들어간 합성 수지에 의해 형성되어 있기 때문에, 코어 기판(11)과 제 1, 제 2 수지층(14,15)간의 열팽창차가 대부분 없거나, 열팽창차가 작으므로, 코어 기판(11)과 제 1, 제 2 수지층(14,15) 사이에서 층간 박리가 발생할 우려가 없고, 또한, 제 1, 제 2 수지층(14,15)의 열경화에 의한 수축에 의해 코어 기판(11)이 손상되거나, 계면에서 크랙이 발생될 우려가 없다.
또한, 상기 제 1 수지층(14)의 상면에는 실드용 금속막(16)이 소정의 회로 패턴으로 형성되고, 이 실드용 금속막(16)에 의해 제 1 수지층(14) 내를 외부로부터 전자기적으로 차폐하고 있다. 또한, 제 1 수지층(14)에는 상하로 관통하는 제 1 비어 홀 도체(17)가 소정의 패턴으로 형성되고, 이들의 비어 홀 도체(17)는 이웃하는 능동 칩 부품(12,12) 사이에 개재되고, 실드용 금속막(16)과 코어 기판(11) 상면의 회로 패턴(예컨대, 그라운드 전극)을 접속하고 있다. 이 비어 홀 도체(17)는 예컨대 횡방향(수평방향)의 단면이 원형, 타원 형상 등의 단면 형상으로 형성되고, 이 비어 홀 도체(17)에 의해 이웃하는 능동 칩 부품(12,12) 사이에 전자기적인 상호 간섭을 극력으로 발생하지 않도록 하고 있다. 이렇게 제 1 비어 홀 도체(17)를 능동 칩 부품(12,12) 사이에 개재함으로써 능동 칩 부품(12)을 고밀도 실장하고, 나아가서는 전자 부품(10)을 소형화할 수 있다.
상기 제 2 수지층(15)의 하면에는 외부 단자 전극(18)이 소정의 패턴으로 복수 개소에 입출력 단자로서 형성되어 있다. 또한, 제 2 수지층(15)에는 상하로 관통하는 제 2 비어 홀 도체(19)가 소정의 패턴으로 형성되고, 이들의 비어 홀 도체(19)는 외부 단자 전극(18)과 코어 기판(11) 하면의 회로 패턴을 접속하고 있다. 이렇게 제 2 비어 홀 도체(19)가 수동 칩 부품(13,13) 사이에 개재함으로써 수동 칩 부품(13)을 고밀도 실장하고, 나아가서는 전자 부품(10)을 소형화할 수 있다.
상기 실드용 금속막(16) 및 외부 단자 전극(18)은 예컨대, 전해 동박 등의 저항치가 낮은 금속박에 의해 각각 형성되어 있다. 이들 금속박의 수지층과의 접착 면 각각에는 미리 조면화(粗面化) 처리가 행해져 있다. 더욱이 실란 커플링(silane coupling) 처리, 엑시머 광조사 처리, 코로나 방전 처리 및 흑화 처리 등의 표면 처리를 행함으로써, 실드용 금속막(16) 및 외부 단자 전극(18) 각각의 앵커(anchor) 효과가 향상되고, 실드용 금속막(16)은 제 1 수지층(14)과 강고하게 밀착되어 제 1 수지층(14)으로부터 박리되기 어렵고, 외부 단자 전극(18)은 제 1 수지층(15)과 강고하게 밀착되여 제 2 수지층(15)으로부터 박리되기 어렵게 되어 있다.
또한, 제 1, 제 2 비어 홀 도체(17,19)는 각각의 비어 홀에 대한 도금 처리에 의해 석출된 구리 등의 도전성 금속에 의해 형성되어 있다. 이들의 비어 홀 도체(17,19)는 도전성 금속이 비어 홀 내에 충전되어서 형성된 것이어도 좋고, 또한, 도전성 금속이 비어 홀의 표면만에 피복된 것이어도 좋다. 이들의 비어 홀 도체(17,19)는 도전성 페이스트에 의해서도 형성되지만, 전기적 신뢰성이나 내충격성을 감안한다면 도금 처리에 의한 것인 편이 바람직하다.
또한, 상기 코어 기판(11)은 수지 다층 기판은 아니고, 세라믹 다층 기판에 의해 형성될 수도 있다. 이 경우에는, 코어 기판(11)과 제 1, 제 2 수지층(14,15) 각 각과의 계면에 코어 기판(11) 면적의 1~10%를 차지하는 전극(미도시)을 형성할 수 있다. 이들의 전극을 형성하는 경우에는, 코어 기판(11)인 세라믹 다층 기판과 함게 도전성 페이스트를 소결함으로써 형성하는 것이 바람직하다. 도전성 페이스트는 소결에 의해 금속 입자의 입자 성장과 유기 바인더(binder) 등의 소실에 의해 전극면을 조면화할 수 있고, 세라믹 다층 기판인 코어 기판(11)과 제 1, 제 2 수지 층(14,15) 사이의 층간 박리를 억제하고, 또는 방지할 수 있다. 이 전극은 코어 기판(11)의 회로 패턴에 접속되어 형성된 것이어도, 회로 패턴과는 독립하여 형성된 것이어도 좋다.
이상 설명한 바와 같이 본 실시형태에 의하면, 코어 기판(11)의 상하 양면에 능동 칩 부품(12)과 수동 칩 부품(13)을 구분하여 제 1, 제 2 수지층(14,15) 내에 봉입했기 때문에, 능동 칩 부품(12)과 수동 칩 부품(13)의 전자기적인 상호 간섭을 방지할 수 있다. 또한, 제 1 수지층(14) 상면의 실드용 금속막(16)에 의해 제 1 수지층(14) 내의 능동 칩 부품(12)을 외부로부터 전자기적으로 차단하고 있기 때문에, 능동 칩 부품(12)을 외부 노이즈로부터 효율적으로 보호할 수 있고, 게다가, 실드용 금속막(16)과 코어 기판(11)의 상면에 형성된 회로 패턴을 접속하는 제 1 비어 홀 도체(17)를 이웃하는 능동 칩 부품(12,12) 사이에 개재시켰기 때문에, 제 1 비어 홀 도체(17)에 의해 능동 칩 부품(12,12) 사이의 전자기적인 상호 간섭을 방지할 수 있다. 또한, 복수의 수동 칩 부품(13,13) 사이에 제 2 비어 홀 도체(19)를 개재시켰기 때문에, 각 수동 칩 부품(13)끼리의 상호 간섭을 억제하여 각각의 성능을 손상시킬 우려가 없다.
또한, 일반적으로 수동 칩 부품끼리 혹은 능동 칩 부품끼리는 각각의 사이즈가 비슷하기 때문에, 수동 칩 부품과 능동 칩 부품이 혼재하고 있는 경우보다도 능동 칩 부품(12)과 수동 칩 부품(13)을 구분하여 제 1, 제 2 수지층(14,15) 내에 봉입되는 편이 복수의 능동 칩 부품(12), 복수의 수동 칩 부품(13) 각각의 높이를 일치시킬 수 있고, 이들의 칩 부품(12,13)이 혼재하고 있는 경우와 비교하여 제 1, 제 2 수지층(14,15)을 각각 박층화할 수 있다.
또한, 코어 기판(11)을 수지 다층 기판에 의해 형성했기 때문에, 제 1, 제 2 수지층(14,15)과의 상성(相性)이 좋고, 제 1, 제 2 수지층(14,15)이 열경화되어 수축되어도 코어 기판(11)과 제 1, 제 2 수지층(14,15) 사이의 층간 박리 등을 억제하고, 또는 방지할 수 있고, 휴대 전화 등의 용도로 요구되는 낙하 시험시의 층간 박리의 발생율이 저감되고, 내충격성을 높일 수 있다. 또한, 실드용 금속막(16) 및 외부 단자 전극(18)을 금속박에 의해 전부 전극으로 형성했기 때문에, 낮은 저항치를 얻을 수 있고, 게다가 금속박을 압착하는 것만으로 전극을 형성할 수 있기 때문에, 실드용 금속막(16) 및 외부 단자 전극(18)을 염가로 형성할 수 있다. 또한, 제 1, 제 2 비어 홀 도체(17,19)를 도금 처리에 의한 도전성 금속에 의해 형성했기 때문에, 이들의 비어 홀 도체(17,19)의 저저항화를 도모하고, 코어 기판(11) 상면의 회로 패턴과의 밀착력(접속성)을 높여서 내충격성을 높이고, 충격력이 가해졌을 때에 도통 불량 등을 방지 또는 억제할 수 있다.
또한, 코어 기판(11)을 세라믹 다층 기판에 의해 형성한 경우에는, 세라믹 다층 기판의 상하 양면으로 이것과 동시에 전극을 형성함으로써, 전극면이 조면화되어서 세라믹 다층 기판인 코어 기판(11)과 제 1, 제 2 수지층(14,15) 사이의 층간 박리를 억제할 수 있다.
따라서, 본 실시형태에 의하면 능동 칩 부품(12)과 수동 칩 부품(13)의 전자기적인 상호 간섭을 방지할 수 있음과 아울러 층간 박리 등의 구조 결함을 방지할 수 있고, 신뢰성이 높은 전자 부품(10)을 얻을 수 있다.
이어서, 본 발명의 전자 부품의 제조 방법의 일실시형태에 대해서 도 2의 (a)~(c)을 참조하면서 설명한다. 전자 부품(10)을 제조하기에는 우선, 코어 기판(11) 및 능동 칩 소자(12), 수동 칩 소자(13)를 준비한다. 그리고, 도 2의 (a)에 나타낸 바와 같이 능동 칩 소자(12) 및 수동 칩 소자(13) 각각을 코어 기판(11)의 상하 양면에 형성된 회로 패턴의 소정 개소에 맞추어서 실장한다. 또한, 도 2에서는 1개의 전자 부품(10)을 형성하는 공정을 도시하고 있지만, 실제로는 코어 기판(11)의 마더 기판을 준비하고, 이 마더 기판에 복수의 전자 부품(10)을 동시에 형성한다.
이어서, 코어 기판(11)의 윗쪽에 소정 두께의 무기 필러가 들어간 열경화성 수지로 이루어지는 제 1 수지를 배치함과 아울러 제 1 수지층의 상면측에 전해 동박의 조면측을 제 1 수지측으로 향하여 배치한다. 또한, 이것과 병행하여 코어 기판(11)의 아래쪽으로 소정 두께의 무기 필러가 들어간 열경화성 수지로 이루어지는 제 2 수지를 배치함과 아울러 제 2 수지의 하면측에 전해 동박의 조면측을 제 2 수지측으로 향하여 배치한다. 또한, 전해 동박과 제 1, 제 2 수지를 미리 접합한 시트를 코어 기판(11)의 상하에 배치하여도 좋다.
코어 기판(11)의 상하로 배치된 제 1, 제 2 수지를 진공하에서, 180℃에서 60분간 가열하고, 0.5㎫의 압력으로 제 1, 제 2 수지를 각각의 전해 동박과 함께 코어 기판(11)의 상하 양면에 동시에 열압착하여 제 1, 제 2 수지층(14,15)을 형성하고, 능동 칩 부품(12)을 제 1 수지층(14) 내에 매립함과 아울러 수동 칩 부품(13)을 제 2 수지층(15) 내에 매립하고, 제 1, 제 2 수지층(14,15)을 각각 열경 화시킨다. 이 처리에 의해 도 2의 (b)에 나타낸 바와 같이 제 1 수지층(14)의 상면에 금속막(16A)가 형성되고, 제 2 수지층(15)의 하면에 금속막(18A)이 형성된다.
이어서, 포토리소그래피 기술 및 에칭 기술을 이용하여, 제 1, 제 2 수지층(14,15) 각각의 금속막(16A,18A)을 소정 회로 형상으로 패터닝하여 회로 패턴을 형성한다. 이들의 처리에 의해 제 1 수지층(14)측의 금속막(16A)으로부터는 실드용 금속막(16)이 형성되고, 제 2 수지층(15)측의 금속막(18A)으로부터는 외부 단자 전극(18)이 형성된다.
또한, CO2 레이져광을 제 1, 제 2 수지층(14,15)의 소정 개소에 조사하여 코어 기판(11) 상하 양면의 회로 패턴에 도달하는 바닥이 있는 비어 홀을 형성한다. 그리고, 각 비어 홀 내의 데스미어(desmear) 처리를 행한 후, 무전해 동 도금, 전해 동 도금의 순으로 비어 홀 내에 동금속을 충전하여 제 1, 제 2 비어 홀 도체(17,19)를 형성하고, 도 2의 (c)에 나타낸 바와 같이 실드용 금속막(16)과 코어 기판(11) 상면의 회로 패턴을 전기적으로 접속함과 아울러 외부 단자 전극(18)과 코어 기판(11) 하면의 회로 패턴과 코어 기판상의 회로 패턴을 전기적으로 접속한다. 그리고, 다시 실드용 금속막(16) 및 외부 단자 전극(18)을 각각의 회로 형상으로 패터닝한 후, 각각에 녹방지 처리를 행한다. 그 후, 마더 기판을 다이싱 커트(dicing cut)하여 각각의 전자 부품(10)을 얻는다.
이상 설명한 바와 같이, 본 실시형태에 의하면 코어 기판(11)의 상하 각각에 제 1, 제 2 수지층(14,15)을 배치하는 공정과, 코어 기판(11)의 상하 양면 각각에 제 1, 제 2 수지층(14,15)을 동시에 열압착하는 공정을 구비하고 있기 때문에, 코어 기판(11)에 배치된 능동 칩 부품(12) 및 수동 칩 부품(13)이 제 1, 제 2 수지층(14,15) 내에서 동시에 가열되므로, 능동 칩 부품(12)측과 수동 칩 부품(13)측 사이에 온도차가 없고, 코어 기판(11)의 상면측과 하면측 사이에 열팽창차나 수축차가 없고, 능동 칩 부품(12) 및 수동 칩 부품(13)의 코어 기판(11)으로부터의 박리를 확실하게 억제하고, 방지할 수 있다.
또한, 제 1, 제 2 비어 홀 도체(17,19)을 형성할 때에 각각의 비어 홀이 바닥이 있도록 되어 있기 때문에, 비어 홀의 애스펙트(aspect)비가 높은 경우에서도 도금 처리에 의해 제 1, 제 2 비어 홀 도체(17,19)를 확실하게 형성할 수 있고, 게다가 코어 기판(11)의 상하 양면에 형성된 회로 패턴과의 접속성이 좋고 내충격성이 우수한 저저항의 도체를 얻을 수 있고, 전기적 신뢰성이 높은 전자 부품(10)을 얻을 수 있다. 이들의 전자 부품(10)에 관하여 신뢰성 시험으로서 히트 사이클(heat cycle) 시험(-40℃×30분 → 85℃×30분, 1000사이클), 항온 항습 시험(85℃, RH 85%에서 1000시간), 고온 방치 시험(125℃에서 1000시간)을 행하고, 내충격성 시험으로서 낙하 시험(1.8m에서 낙하)을 행한 결과, 제 1, 제 2 비어 홀 도체(17,19)의 저항치는 각 시험 전후에서 거의 변동이 없고, 또한, 낙하 시험에서는 제 1, 제 2 비어 홀 도체(17,19)에 있어서의 도통 불량이 발생하지 않았다. 바닥이 있는 비어 홀의 애스펙트비가 높을 경우에는 도전성 페이스트를 비어 홀 내에 충전하는 것이 어렵고, 또한 충전할 수 있다고 하여도 도금에 의한 것과 비교하여 고저항이다.
본 발명은 예컨대, 휴대 전화 등의 이동체 통신 장치에 이용되는 전자 부품을 제조하는 경우에 적절하게 이용될 수 있다.

Claims (6)

  1. 제 1 주면에 능동 부품이 탑재되고 또한 제 1 주면과 대향하는 제 2 주면에 수동 부품이 탑재된 코어 기판과, 상기 코어 기판의 제 1, 제 2 주면 각각에 능동 부품 및 수동 부품을 봉입하는 제 1, 제 2 수지층을 구비하고: 상기 제 1 수지층의 상면에 실드용 금속막을 형성함과 아울러 그 내부에 상기 실드용 금속막과 상기 제 1 주면에 형성된 회로 패턴을 접속하는 제 1 비어 홀 도체를 형성하고; 또한, 상기 제 2 수지층의 하면에 외부 단자 전극을 형성함과 아울러 그 내부에 상기 외부 단자 전극과 상기 제 2 주면에 형성된 회로 패턴을 접속하는 제 2 비어 홀 도체를 형성하는 것을 특징으로 하는 전자 부품.
  2. 제 1 항에 있어서,
    상기 능동 부품을 복수 탑재함과 아울러 이들의 능동 부품 사이에 제 1 비어 홀 도체를 개재시키는 것을 특징으로 하는 전자 부품.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 실드용 금속막 및 상기 외부 단자 전극을 각각 금속박에 의해 형성한 것을 특징으로 하는 전자 부품.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 코어 기판은 수지 다층 기판인 것을 특징으로 하는 전자 부품.
  5. 제 1 항 또는 제 2 항에 기재된 전자 부품을 제조하는 방법으로서: 상기 전자 부품의 코어 기판의 양면측 각각에 제 1, 제 2 수지를 배치하는 공정과; 상기 제 1, 제 2 수지를 상기 코어 기판에 동시에 열압착하여 상기 코어 기판의 양면에 제 1, 제 2 수지층을 각각 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 수지의 상기 코어 기판과의 반대측 면에 금속박을 배치함과 아울러, 상기 제 2 수지의 상기 코어 기판과 반대측 면에 금속박을 배치하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070163802A1 (en) * 2006-01-19 2007-07-19 Triquint Semiconductors, Inc. Electronic package including an electromagnetic shield
JP4462332B2 (ja) * 2007-11-05 2010-05-12 セイコーエプソン株式会社 電子部品
WO2009066504A1 (ja) * 2007-11-20 2009-05-28 Murata Manufacturing Co., Ltd. 部品内蔵モジュール
TWI420640B (zh) 2008-05-28 2013-12-21 矽品精密工業股份有限公司 半導體封裝裝置、半導體封裝結構及其製法
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
JP5045727B2 (ja) * 2009-10-21 2012-10-10 ソニー株式会社 高周波モジュールおよび受信装置
WO2012056879A1 (ja) * 2010-10-26 2012-05-03 株式会社村田製作所 モジュール基板及びモジュール基板の製造方法
JP5614566B2 (ja) 2011-06-03 2014-10-29 株式会社村田製作所 多層基板の製造方法および多層基板
JP5768889B2 (ja) 2011-09-07 2015-08-26 株式会社村田製作所 モジュールの製造方法およびモジュール
CN103797577B (zh) 2011-09-07 2017-06-09 株式会社村田制作所 模块制造方法及端子集合体
US9030841B2 (en) * 2012-02-23 2015-05-12 Apple Inc. Low profile, space efficient circuit shields
KR101932495B1 (ko) * 2012-05-11 2018-12-27 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US9177925B2 (en) 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
KR20150035251A (ko) 2013-09-27 2015-04-06 삼성전기주식회사 외부접속단자부와 외부접속단자부를 갖는 반도체 패키지 및 그들의 제조방법
KR20150053592A (ko) * 2013-11-08 2015-05-18 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
DE102015000317A1 (de) 2014-01-10 2015-07-16 Fairchild Semiconductor Corporation Isolierung zwischen Halbleiterkomponenten
KR20150123420A (ko) * 2014-04-24 2015-11-04 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조 방법
JP2016139648A (ja) * 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
WO2017026208A1 (ja) * 2015-08-10 2017-02-16 株式会社村田製作所 樹脂多層基板およびその製造方法
US10483249B2 (en) 2015-12-26 2019-11-19 Intel Corporation Integrated passive devices on chip
KR20170092309A (ko) 2016-02-03 2017-08-11 삼성전기주식회사 양면 패키지 모듈 및 기판 스트립
JP6728917B2 (ja) 2016-04-12 2020-07-22 Tdk株式会社 電子回路モジュールの製造方法
KR102246040B1 (ko) * 2016-12-14 2021-04-29 가부시키가이샤 무라타 세이사쿠쇼 회로 모듈
WO2019045088A1 (ja) * 2017-09-04 2019-03-07 株式会社村田製作所 高周波モジュールおよびその製造方法
JP7004003B2 (ja) * 2017-11-02 2022-01-21 株式会社村田製作所 回路モジュール
WO2019181590A1 (ja) 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
US10930604B2 (en) 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
WO2019188968A1 (ja) 2018-03-30 2019-10-03 株式会社村田製作所 高周波モジュール及びそれを備える通信装置
JP2021106341A (ja) 2019-12-26 2021-07-26 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021129217A (ja) 2020-02-13 2021-09-02 株式会社村田製作所 高周波モジュールおよび通信装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223647A (ja) * 1999-02-03 2000-08-11 Murata Mfg Co Ltd 高周波モジュールの製造方法
JP2002203938A (ja) * 2000-12-28 2002-07-19 Toshiba Corp ハイブリッド半導体装置
JP2003258192A (ja) * 2002-03-01 2003-09-12 Hitachi Ltd 半導体装置およびその製造方法
JP2003309213A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US5068708A (en) * 1989-10-02 1991-11-26 Advanced Micro Devices, Inc. Ground plane for plastic encapsulated integrated circuit die packages
US5422514A (en) 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
JP3198796B2 (ja) 1993-06-25 2001-08-13 富士電機株式会社 モールドモジュール
JPH08186192A (ja) 1994-12-27 1996-07-16 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JP2725637B2 (ja) 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
JPH09219588A (ja) 1996-02-13 1997-08-19 Toppan Printing Co Ltd プリント配線板とその製造方法
JP3961092B2 (ja) 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
KR100563122B1 (ko) * 1998-01-30 2006-03-21 다이요 유덴 가부시키가이샤 하이브리드 모듈 및 그 제조방법 및 그 설치방법
JP3441368B2 (ja) 1998-05-29 2003-09-02 京セラ株式会社 多層配線基板およびその製造方法
JP2000012769A (ja) 1998-06-24 2000-01-14 Rhythm Watch Co Ltd 回路モジュール
JP2001217542A (ja) 2000-01-31 2001-08-10 Kyocera Corp 多層配線基板及びその製造方法
JP2002033419A (ja) 2000-07-14 2002-01-31 Sharp Corp 高周波モジュールおよび高周波モジュールの製造方法
JP2002111222A (ja) 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
JP2003078244A (ja) 2001-06-18 2003-03-14 Nitto Denko Corp 多層配線基板及びその製造方法
JP2003007367A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 複合セラミック部品の実装面用樹脂シート、および、複合セラミック部品とその製造方法
JP3890947B2 (ja) 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
JP2003197849A (ja) 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2003188538A (ja) 2001-12-18 2003-07-04 Murata Mfg Co Ltd 多層基板、および多層モジュール
JP2004064052A (ja) * 2002-07-27 2004-02-26 Samsung Electro Mech Co Ltd ノイズ遮蔽型積層基板とその製造方法
JP2004071977A (ja) 2002-08-08 2004-03-04 Mitsubishi Electric Corp 半導体装置
EP1394857A3 (en) * 2002-08-28 2004-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223647A (ja) * 1999-02-03 2000-08-11 Murata Mfg Co Ltd 高周波モジュールの製造方法
JP2002203938A (ja) * 2000-12-28 2002-07-19 Toshiba Corp ハイブリッド半導体装置
JP2003258192A (ja) * 2002-03-01 2003-09-12 Hitachi Ltd 半導体装置およびその製造方法
JP2003309213A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板

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