KR100753408B1 - Level shifter for output predriver of semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 메모리 셀로부터 리드된 데이터를 안정적으로 레벨 변환할 수 있는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에 관한 것이다. 본 발명에 따라, 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터가 제공되며: 이 레벨 쉬프터는, 외부전압 단자와 접지 단자 사이에 직렬로 연결된 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터; 상기 외부전압 단자와 상기 접지 단자 사이에 직렬로 연결된 제 2 PMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터; 및 상기 제 2 PMOS트랜지스터의 드레인 단자와 출력 단자 사이에 연결되고, 제 1 인버터와 제 2 인버터로 구성된 래치수단;을 구비한다. The present invention relates to a level shifter for an output predriver of a semiconductor memory device capable of stably level converting data read from memory cells of the semiconductor memory device. According to the present invention, there is provided a level shifter for an output predriver of a semiconductor memory device, the level shifter comprising: a first PMOS transistor, a first NMOS transistor and a second NMOS transistor connected in series between an external voltage terminal and a ground terminal; A second PMOS transistor, a third NMOS transistor, and a fourth NMOS transistor connected in series between the external voltage terminal and the ground terminal; And latch means connected between the drain terminal and the output terminal of the second PMOS transistor, the latch unit comprising a first inverter and a second inverter.

Description

반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터{Level shifter for output predriver of semiconductor memory device}Level shifter for output predriver of semiconductor memory device

도 1은 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도.1 is a circuit diagram for explaining a level shifter for an output predriver of a conventional semiconductor memory device.

도 2는, 도 1에 도시한 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터의 동작을 설명하기 위한 파형도.FIG. 2 is a waveform diagram for explaining the operation of the level shifter for the output predriver of the conventional semiconductor memory device shown in FIG. 1; FIG.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도.3 is a circuit diagram illustrating a level shifter for an output predriver of a semiconductor memory device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도.4 is a circuit diagram illustrating a level shifter for an output predriver of a semiconductor memory device of a semiconductor memory device according to another exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11,31,41: 변환수단 12,32,42: 래치수단11, 31, 41: conversion means 12, 32, 42: latch means

43: 라이징 업수단43: rising up means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 반도체 메 모리 장치의 메모리 셀로부터 리드된 데이터를 안정적으로 레벨 변환할 수 있는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a level shifter for an output pre-driver of a semiconductor memory device capable of stably level converting data read from a memory cell of a semiconductor memory device.

반도체 메모리 장치는 고집적화, 저전력화 및 고속화를 추구하고 있다. 이러한 반도체 메모리 장치의 고집적화를 달성하기 위해 반도체 메모리 장치를 구성하는 내부 소자들의 크기는 점점 작아지고 있다. 아울러, 저전력화를 달성하기 위해 반도체 메모리 장치는 그 내부에 구비된 내부전압 발생장치를 통해 외부전압을 일정한 전압 레벨로 강하시킨 내부전압을 내부 소자들의 전원전압으로 사용하며, 반도체 메모리 장치 내부 신호들의 스윙(swing) 폭은 상기 내부전압 레벨 범위를 갖는다. 이렇게 반도체 메모리 장치의 내부 신호들이 내부전압 레벨 범위에서 스윙함에 따라 반도체 메모리 장치는 고속 동작이 가능하다. 특히, 반도체 메모리 장치의 메모리 셀로부터 리드된 데이터는 각각 다른 전압 레벨을 갖는 내부전압 중 낮은 전압레벨(이하, 페리(peri)전압 레벨이라고 함)을 갖는다. 그에 따라, 반도체 메모리 장치의 출력 프리드라이버는 상기 페리전압 레벨인 데이터를 외부전압 레벨로 변환하기 위한 레벨 쉬프터를 구비한다. 즉, 반도체 메모리 장치의 출력 프리드라이버는 낮은 페리전압 레벨인 데이터를 외부전압 레벨로 변환하여 출력한다.BACKGROUND Semiconductor memory devices are pursuing higher integration, lower power, and higher speed. In order to achieve high integration of the semiconductor memory device, the size of internal elements constituting the semiconductor memory device is getting smaller. In addition, in order to achieve low power, the semiconductor memory device uses an internal voltage, which is a voltage drop of an external voltage, is lowered to a constant voltage level through an internal voltage generator provided therein, as a power supply voltage for internal devices. The swing width has said internal voltage level range. As the internal signals of the semiconductor memory device swing in the internal voltage level range, the semiconductor memory device may operate at a high speed. In particular, data read from memory cells of a semiconductor memory device has a lower voltage level (hereinafter, referred to as a peri voltage level) among internal voltages having different voltage levels. Accordingly, the output predriver of the semiconductor memory device includes a level shifter for converting data of the ferry voltage level into an external voltage level. That is, the output predriver of the semiconductor memory device converts data having a low ferry voltage level to an external voltage level and outputs the data.

도 1은 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도이며, 도 2는 도 1에 도시한 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터의 동작을 설명하기 위한 파형도이다.1 is a circuit diagram illustrating a level shifter for an output predriver of a conventional semiconductor memory device, and FIG. 2 is a waveform diagram illustrating an operation of the level shifter for an output predriver of a conventional semiconductor memory device shown in FIG. 1. to be.

종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 변환수단 (11), 래치수단(12), 및 인버터(IN13)를 구비한다. 변환수단(11)은 PMOS 트랜지스터(P11,P12)와 NMOS 트랜지스터(N11,N12,N13)를 포함하며, 래치수단(12)은 인버터(IN11,IN12)를 구비한다. PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11,N13)는 외부전압(VDD) 단자와 접지 단자 사이에 직렬로 연결되며, PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N12)는 외부전압(VDD) 단자와 NMOS 트랜지스터(N13)의 드레인 단자 사이에 직렬로 연결된다. 래치 형태로 연결된 두개의 인버터(IN11,IN12)를 구비한 래치수단(12)은, PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N12)의 공통 연결 단자에 연결되며, 나머지 하나의 인버터(IN13)는 래치수단(12)과 출력 단자 사이에 연결된다.The level shifter for output predrivers of the conventional semiconductor memory device includes a conversion means 11, a latch means 12, and an inverter IN13. The converting means 11 includes PMOS transistors P11 and P12 and NMOS transistors N11, N12 and N13, and the latch means 12 includes inverters IN11 and IN12. The PMOS transistor P11 and the NMOS transistors N11 and N13 are connected in series between an external voltage VDD terminal and a ground terminal, and the PMOS transistor P12 and the NMOS transistor N12 are connected to an external voltage VDD terminal and an NMOS. It is connected in series between the drain terminals of the transistor N13. The latch means 12 having two inverters IN11 and IN12 connected in a latch form is connected to a common connection terminal of the PMOS transistor P12 and the NMOS transistor N12, and the other inverter IN13 is latched. It is connected between the means 12 and the output terminal.

이러한 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에는, 메모리 셀로부터 리드된 데이터(data)와 그 데이터(data)의 위상이 반전된 데이터(datab)와 상기 레벨 쉬프터를 인에이블시키기 위한 제어신호(en)가 인가된다. 상기 데이터(data)와 반전 데이터(datab)는 변환수단(11)에 구비된 NMOS 트랜지스터(N11,N12)의 게이트 단자에 인가되며, 제어신호(en)는 나머지 NMOS 트랜지스터(N13)의 게이트 단자에 인가된다. 상기 제어신호(en)에 의해 인에이블 될 경우, 레벨 쉬프터는 페리전압 레벨인 데이터(data)를 외부전압(VDD) 레벨로 변환하여 출력한다.In such a level shifter for an output predriver of a conventional semiconductor memory device, data read from a memory cell, data data in which the phase of the data is inverted, and a control signal for enabling the level shifter are provided. (en) is applied. The data and inverted data are applied to the gate terminals of the NMOS transistors N11 and N12 provided in the conversion means 11, and the control signal en is applied to the gate terminals of the remaining NMOS transistors N13. Is approved. When enabled by the control signal en, the level shifter converts data, which is a ferry voltage level, to an external voltage VDD level and outputs the converted data.

다시 말해, 제어신호(en)가 하이 레벨이 될 경우(t0), 레벨 쉬프터의 상기 변환수단(11)은 인에이블되어 외부전압(VDD) 레벨의 신호를 출력한다. 이러한 외부전압(VDD) 레벨의 출력신호는 래치수단(12)과 인버터(IN13)를 거쳐 출력되며, 또 한 래치수단(12)에 의해 홀딩된다. 즉, 종래의 반도체 메모리 장치의 출력 프리드라버용 레벨 쉬프터는 변환수단(11)에 의해 외부전압(VDD) 레벨로 변환된 출력신호를 출력한다. 한편, 제어신호(en)가 로우 레벨이 될 경우(t1), 상기 변환수단(11)은 디스에이블되어 수신한 데이터(data,datab)의 레벨 변환은 발생하지 않는다. 그에 따라, 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는 래치수단(12)에 홀딩된 이전의 출력신호를 출력한다.In other words, when the control signal en becomes high (t0), the conversion means 11 of the level shifter is enabled to output a signal of the external voltage VDD level. The output signal of this external voltage VDD level is output via the latch means 12 and the inverter IN13, and is also held by the latch means 12. That is, the level shifter for output predrivers of the conventional semiconductor memory device outputs the output signal converted to the external voltage VDD level by the converting means 11. On the other hand, when the control signal en becomes low level (t1), the conversion means 11 is disabled so that level conversion of the received data data and datab does not occur. Accordingly, the level shifter for the output predriver of the conventional semiconductor memory device outputs the previous output signal held by the latch means 12.

이와 같은 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 제어신호(en)가 로우 레벨이 되어(t1) 디스에이블된 다음, 데이터(data)와 반전 데이터(datab)의 딜레이에 의해 두 데이터(data,datab)의 상호 위상 반전이 불안정하게 될 수 있다. 다시 말해, 데이터(data)와 반전 데이터(datab)의 딜레이에 의해 두 데이터(data,datab) 모두가 하이 레벨이 되는 구간(t2∼t3)이 발생하거나, 또는 두 데이터(data,datab) 모두가 로우 레벨이 되는 구간이 발생할 수 있다.The level shifter for the output predriver of the conventional semiconductor memory device as described above is disabled when the control signal en becomes low (t1), and then the two data are delayed by the delay of the data and the inverted data. The mutual phase reversal of (data, datab) may become unstable. In other words, due to the delay between the data and the inverted data, the intervals t2 to t3 at which both the data and the datab become high level occur, or both the data and the datab are generated. A section that becomes a low level may occur.

특히, 두 데이터(data,datab) 모두가 하이 레벨이 될 경우(t2∼t3), 변환수단(11)에는 전류 경로(A)가 형성되며, 그 결과 변화수단(11)이 오동작하여 레벨 쉬프터는 불안정한 출력신호를 출력한다. 즉, 제어신호(en)가 로우 레벨이므로 변환수단(11)은 디스에이블이 되어 레벨 쉬프터는 래치수단(12)에 의해 홀딩된 외부전압(VDD) 레벨의 출력신호를 출력하여야 하나, 변환수단(11)에 형성된 전류 경로(A)에 의해 레벨 쉬프터는 외부전압(VDD) 레벨의 출력신호를 출력하지 못한다. 그에 따라, 종래의 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는 페리전압 레벨의 데이터(data)를 정확하게 외부전압(VDD) 레벨로 변환하지 못함으로써 출력 프리드라이버는 메모리 셀로부터 리드된 데이터를 불안정하게 출력하는 문제점이 있다.In particular, when both data (data, datab) are at the high level (t2 to t3), the current path A is formed in the conversion means 11, and as a result, the change means 11 malfunctions and the level shifter Output an unstable output signal. That is, since the control signal en is at the low level, the conversion means 11 is disabled so that the level shifter should output an output signal of the external voltage VDD level held by the latch means 12. The level shifter does not output the output signal of the external voltage VDD level due to the current path A formed in 11). Accordingly, the level shifter for the output predriver of the conventional semiconductor memory device does not accurately convert the data of the ferry voltage level to the external voltage VDD level, so that the output predriver unstable the data read from the memory cell. There is a problem with the output.

따라서, 본 발명은 상기한 바와 같은 선행기술에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 메모리 셀로부터 리드된 데이터를 안정적으로 레벨 변환하여 반도체 메모리 장치의 동작에 신뢰성을 확보할 수 있는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the level shifter for output predrivers of the semiconductor memory device according to the prior art as described above, and an object of the present invention is to stably store data read from a memory cell. The present invention provides a level shifter for an output pre-driver of a semiconductor memory device which can be level-converted to ensure reliability in the operation of the semiconductor memory device.

상기한 바와 같은 목적을 달성하기 위해 본 발명에 따라, 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터가 제공되며: 이 레벨 쉬프터는, 외부전압 단자와 접지 단자 사이에 직렬로 연결된 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터; 상기 외부전압 단자와 상기 접지 단자 사이에 직렬로 연결된 제 2 PMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터; 및 상기 제 2 PMOS트랜지스터의 드레인 단자와 출력 단자 사이에 연결되고, 제 1 인버터와 제 2 인버터로 구성된 래치수단;을 구비하며, 상기 제 1 PMOS 트랜지스터의 게이트 단자는 상기 제 2 PMOS 트랜지스터의 드레인 단자와 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트 단자는 상기 제 1 PMOS 트랜지스터의 드레인 단자와 연결되며, 상기 제 3 NMOS 트랜지스터의 게이트 단자에는 메모리 셀로부터 리드된 데이터가 인가되고, 상기 제 1 NMOS 트랜지스터의 게이트 단자에는 상기 데이터의 위상이 반전된 데이터가 인가되고, 상기 제 2 NMOS 트랜지스터의 게이트 단자와 상기 제 4 NMOS 트랜지스터의 게이트 단자에는 제어신호가 인가된다.According to the present invention for achieving the above object, there is provided a level shifter for an output predriver of a semiconductor memory device comprising: a first PMOS transistor connected in series between an external voltage terminal and a ground terminal; A first NMOS transistor and a second NMOS transistor; A second PMOS transistor, a third NMOS transistor, and a fourth NMOS transistor connected in series between the external voltage terminal and the ground terminal; And latch means connected between the drain terminal and the output terminal of the second PMOS transistor, the latch means including a first inverter and a second inverter, wherein the gate terminal of the first PMOS transistor is a drain terminal of the second PMOS transistor. And a gate terminal of the second PMOS transistor are connected to a drain terminal of the first PMOS transistor, and data read from a memory cell is applied to a gate terminal of the third NMOS transistor. Data whose phase of the data is inverted is applied to the gate terminal, and a control signal is applied to the gate terminal of the second NMOS transistor and the gate terminal of the fourth NMOS transistor.

상기 구성에서, 상기 외부전압 단자와 상기 제 2 PMOS 트랜지스터의 드레인 단자 사이에 직렬로 연결된 제 5 NMOS 트랜지스터와 제 6 NMOS 트랜지스터를 추가로 구비한다.In the above configuration, further comprising a fifth NMOS transistor and a sixth NMOS transistor connected in series between the external voltage terminal and the drain terminal of the second PMOS transistor.

상기 구성에서, 상기 제 5 NMOS 트랜지스터의 게이트 단자에는 상기 위상이 반전된 데이터가 인가되고, 상기 제 6 NMOS 트랜지스터의 게이트 단자에는 상기 제어신호가 인가된다.In the above configuration, the inverted data is applied to the gate terminal of the fifth NMOS transistor, and the control signal is applied to the gate terminal of the sixth NMOS transistor.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating a level shifter for an output predriver of a semiconductor memory device according to the present invention.

본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 변환수단(31), 래치수단(32), 및 인버터(IN33)를 구비한다. 변환수단(31)은 PMOS 트랜지스터(P31,P32)와 NMOS 트랜지스터(N31,N32,N33,N34)를 포함하며, 래치수단(32)은 인버터(IN11,IN12)를 구비한다. PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N31,N33)는 외부전압(VDD) 단자와 접지 단자 사이에 직렬로 연결되며, PMOS 트랜지스터(P32)와 NMOS 트랜지스터(N32,N34)는 외부전압(VDD) 단자와 접지 단자 사이에 직렬로 연결된다. PMOS 트랜지스터(P31)의 게이트 단자는 다른 PMOS 트랜지스 터(P32)의 드레인 단자와 연결되고, 상기 PMOS 트랜지스터(P31)의 드레인 단자는 상기 다른 PMOS 트랜지스터(P32)의 게이트 단자와 연결된다. 래치 형태로 연결된 두개의 인버터(IN31,IN32)를 구비한 래치수단(12)은, PMOS 트랜지스터(P32)와 NMOS 트랜지스터(N32)의 공통 연결 단자에 연결되며, 나머지 하나의 인버터(IN33)는 래치수단(32)과 출력 단자 사이에 연결된다.The level shifter for the output predriver of the semiconductor memory device according to the present invention includes a converting means 31, a latching means 32, and an inverter IN33. The converting means 31 includes PMOS transistors P31 and P32 and NMOS transistors N31, N32, N33 and N34, and the latch means 32 includes inverters IN11 and IN12. The PMOS transistor P31 and the NMOS transistors N31 and N33 are connected in series between the external voltage VDD terminal and the ground terminal, and the PMOS transistor P32 and the NMOS transistors N32 and N34 are connected to the external voltage VDD terminal. Is connected in series between and ground terminal. The gate terminal of the PMOS transistor P31 is connected to the drain terminal of another PMOS transistor P32, and the drain terminal of the PMOS transistor P31 is connected to the gate terminal of the other PMOS transistor P32. The latch means 12 having two inverters IN31 and IN32 connected in a latch form is connected to a common connection terminal of the PMOS transistor P32 and the NMOS transistor N32, and the other inverter IN33 is latched. It is connected between the means 32 and the output terminal.

이러한 본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에는, 메모리 셀로부터 리드된 데이터(data)와 그 데이터(data)의 위상이 반전된 데이터(datab) 및 상기 레벨 쉬프터를 인에이블시키기 위한 제어신호(en)가 인가된다. 상기 데이터(data)와 반전 데이터(datab)는 변환수단(31)에 구비된 NMOS 트랜지스터(N31,N32)의 게이트 단자에 인가되며, 제어신호(en)는 나머지 NMOS 트랜지스터(N33,N34)의 게이트 단자에 각각 인가된다. 상기 제어신호(en)에 의해 인에이블 될 경우, 레벨 쉬프터는 페리전압 레벨인 데이터(data)를 외부전압(VDD) 레벨로 변환하여 출력한다.In such a level shifter for an output predriver of a semiconductor memory device according to the present invention, data read from a memory cell, data data in which a phase of the data is inverted, and a level shifter for enabling the level shifter are provided. The control signal en is applied. The data and inverted data are applied to the gate terminals of the NMOS transistors N31 and N32 provided in the conversion means 31, and the control signal en is applied to the gates of the remaining NMOS transistors N33 and N34. Applied to each terminal. When enabled by the control signal en, the level shifter converts data, which is a ferry voltage level, to an external voltage VDD level and outputs the converted data.

다시 말해, 제어신호(en)가 하이 레벨이 될 경우, 상기 변환수단(31)의 NMOS 트랜지스터(N33,N34)는 턴온되며, 그에 따라 변환수단(31)은 인에이블된다. 이때, 상기 NMOS 트랜지스터(N32)의 게이트 단자로 인가되는 데이터(data)가 페리전압 레벨인 하이 레벨일 경우, 반전된 데이터(datab)는 접지 레벨인 로우 레벨이 되며, 그 결과 변환수단(31)은 접지 레벨의 출력신호를 래치수단(32)에 인가한다. 또한, 상기 NMOS 트랜지스터(N32)의 게이트 단자로 인가되는 데이터(data)가 접지레벨인 로우 레벨일 경우, 반전된 데이터(datab)는 페리전압 레벨인 하이 레벨이 되며, 그에 따라 변환수단(31)은 외부전압(VDD) 레벨의 출력신호를 래치수단(32)에 인가한다. 이렇게 변환수단(31)에 의해 접지 레벨 또는 외부전압(VDD) 레벨로 변환된 상기 출력신호는 래치수단(32)과 인버터(IN33)을 거쳐 출력되며, 또한 래치수단(32)에 의해 홀딩된다. 즉, 본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 메모리 셀로부터 리드된 데이터(data)의 스윙폭을 페리전압 레벨에서 외부전압(VDD) 레벨로 변환하여 출력한다.In other words, when the control signal en becomes high, the NMOS transistors N33 and N34 of the conversion means 31 are turned on, and thus the conversion means 31 is enabled. At this time, when the data applied to the gate terminal of the NMOS transistor N32 is a high level of the ferry voltage level, the inverted data datab becomes a low level of the ground level, and consequently, the conversion means 31. Applies an output signal of ground level to the latch means 32. In addition, when the data applied to the gate terminal of the NMOS transistor N32 is at the low level of the ground level, the inverted data datab is at the high level of the ferry voltage level, and accordingly, the conversion means 31. Applies an output signal of the external voltage VDD level to the latching means 32. The output signal converted by the converting means 31 to the ground level or the external voltage VDD level is output through the latch means 32 and the inverter IN33 and is held by the latch means 32. That is, the level shifter for the output predriver of the semiconductor memory device according to the present invention converts the swing width of the data read from the memory cell from the ferry voltage level to the external voltage VDD level and outputs it.

한편, 제어신호(en)가 로우 레벨이 될 경우, 상기 변환수단(31)의 NMOS 트랜지스터(N33,N34)는 턴오프되며, 그 결과 변환수단(31)은 디스에이블된다. 즉, 제어신호(en)가 로우 레벨일 경우, 변환수단(31)은 디스에이블되며, 그에 따라 메모리 셀로부터 리드된 데이터(data)의 레벨 변환은 발생하지 않는다. 다만, 래치수단(32)에 의해 홀딩된 이전의 출력신호를 출력한다. 즉, 본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 래치수단(32)에 의해 홀딩된 이전의 출력신호를 출력하며, 그 결과 메모리 셀로부터 리드된 데이터(data)의 스윙폭은 외부전압(VDD) 레벨이 된다. 또한, 메모리 셀로부터 리드된 데이터(data)와 반전 데이터(datab)의 딜레이에 의해 두 데이터(data,datab)의 상호 위상 반전이 불안정하게 될지라도, 제어신호(en)에 의해 변환수단(31)의 NMOS 트랜지스터(N33,N34)가 턴오프됨에 따라 레벨 쉬프터는 안정적인 출력신호를 출력한다.On the other hand, when the control signal en becomes low, the NMOS transistors N33 and N34 of the conversion means 31 are turned off, and as a result, the conversion means 31 is disabled. That is, when the control signal en is at the low level, the conversion means 31 is disabled, so that level conversion of data read from the memory cell does not occur. However, the previous output signal held by the latch means 32 is output. That is, the level shifter for the output predriver of the semiconductor memory device according to the present invention outputs the previous output signal held by the latch means 32, so that the swing width of the data read from the memory cell is The external voltage (VDD) level is reached. Further, even if the phase reversal of the two data data, datab becomes unstable due to the delay of the data data and the inversion data datab read from the memory cell, the converting means 31 by the control signal en As the NMOS transistors N33 and N34 are turned off, the level shifter outputs a stable output signal.

다시 말해, 메모리 셀로부터 리드된 데이터(data)와 그 데이터(data)의 반전 데이터(datab)가 상호 위상 반전이 불안정하게 됨에 따라, 두 데이터(data,datab) 모두가 하이 레벨이 되는 구간이 발생하거나, 또는 두 데이터(data,datab) 모두가 로우 레벨이 되는 구간이 발생할 수 있다. 특히, 두 데이터(data,datab) 모두가 하이 레벨이 되어 변환수단(31)의 NMOS 트랜지스터(N31,N32)가 모두 턴온될 수 있다. 그러나, 변환수단(31)은 제어신호(en)를 수신함으로써 턴온될 경우 상기 변환수단(31)을 인에이블시키는 NMOS 트랜지스터(N33,N34)를 각각 구비한다. 따라서, 메모리 셀로부터 리드된 데이터(data)와 그 반전 데이터(datab)가 상호 위상 반전이 불안정할지라도 제어신호(en)에 의해 NMOS 트랜지스터(N33,N34)가 턴오프됨에 따라 변환수단(31)은 디스에이블된다. 그 결과, 본 발명에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 메모리 셀로부터 리드된 데이터(data)의 스윙폭을 페리전압 레벨에서 외부전압(VDD) 레벨로 안정되게 변환할 수 있다.In other words, as the data read from the memory cell and the inversion data datab of the data become mutually unstable in phase, a section in which both data data and datab become high levels occurs. Alternatively, a section in which both data (data, datab) are at a low level may occur. In particular, since both data (data, datab) is at a high level, both of the NMOS transistors N31 and N32 of the conversion means 31 may be turned on. However, the converting means 31 has NMOS transistors N33 and N34 which enable the converting means 31 when turned on by receiving the control signal en. Therefore, even if the data read from the memory cell and its inversion data datab are unstable in phase reversal, the conversion means 31 is turned on as the NMOS transistors N33 and N34 are turned off by the control signal en. Is disabled. As a result, the level shifter for the output predriver of the semiconductor memory device according to the present invention can stably convert the swing width of data read from the memory cell from the ferry voltage level to the external voltage VDD level.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터를 설명하기 위한 회로도이다. 이하에서는, 도 3의 구성 요소와 상이한 부분에 대해서만 설명하기로 한다.4 is a circuit diagram illustrating a level shifter for an output predriver of a semiconductor memory device according to another exemplary embodiment of the present invention. Hereinafter, only portions different from those of FIG. 3 will be described.

본 실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 변환수단(31), 래치수단(32) 및 인버터(IN33)를 구비하였던 이전 실시예와는 달리, 변환수단(41), 래치수단(42), 인버터(IN43)을 포함하여 라이징 업수단(43)을 추가로 구비한다. 다시 말해, 본 실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, PMOS 트랜지스터(P41,P42)와 NMOS 트랜지스터(N41,N42, N43,N44)를 포함하는 변환수단(41)과; 래치 형태로 연결된 두개의 인버터(IN41, IN42)를 포함하는 래치수단(42)과; 인버터(IN43); 및 상기 변환수단(41)과 래치수단(42) 사이에 연결된 라이징 업수단(43);을 구비한다.The level shifter for the output predriver of the semiconductor memory device according to the present embodiment is different from the previous embodiment including the conversion means 31, the latch means 32, and the inverter IN33. It further comprises a rising up means 43 including means 42 and an inverter IN43. In other words, the level shifter for the output predriver of the semiconductor memory device according to the present embodiment includes: conversion means 41 including PMOS transistors P41 and P42 and NMOS transistors N41, N42, N43 and N44; Latch means 42 including two inverters IN41 and IN42 connected in a latch form; Inverter IN43; And a rising up means 43 connected between the converting means 41 and the latching means 42.

상기 라이징 업수단(43)은 외부전압(VDD) 단자와 변환수단(41)의 출력 단자 사이에 직렬로 연결된 두개의 NMOS 트랜지스터(N45,N46)를 포함한다. 이러한 NMOS 트랜지스터(N45,N46) 중 상기 외부전압(VDD) 단자에 연결된 NMOS 트랜지스터(N45)의 게이트 단자에는 반전 데이터(datab)가 인가되고, 상기 변환수단(41)의 출력 단자에 연결된 NMOS 트랜지스터(N46)의 게이트 단자에는 제어신호(en)가 인가된다.The rising up means 43 includes two NMOS transistors N45 and N46 connected in series between an external voltage VDD terminal and an output terminal of the conversion means 41. Inverted data datab is applied to a gate terminal of the NMOS transistor N45 connected to the external voltage VDD terminal among the NMOS transistors N45 and N46, and an NMOS transistor connected to an output terminal of the conversion means 41. The control signal en is applied to the gate terminal of N46.

이렇게 본 실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 변환수단(41)이 제어신호(en)를 수신하여 상기 변환수단(41)을 인에이블시키는 NMOS 트랜지스터(N43,N44)를 각각 구비함으로써, 이전 실시예와 동일한 효과를 구현할 수 있다. 아울러, 본 실시예에 따른 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터는, 변환수단(41)과 래치수단(42) 사이에 라이징 업수단(43)을 구비함으로써 인버터(IN43)를 통해 출력되는 출력신호가 로우 레벨에서 하이 레벨로 상승할 경우 그 상승 시간을 감소시킬 수 있다.As described above, the level shifter for the output pre-driver of the semiconductor memory device according to the present embodiment includes the NMOS transistors N43 and N44 for which the conversion means 41 receives the control signal en and enables the conversion means 41. By providing each, the same effect as the previous embodiment can be realized. In addition, the level shifter for the output predriver of the semiconductor memory device according to the present exemplary embodiment includes an output output through the inverter IN43 by providing a rising up means 43 between the converting means 41 and the latching means 42. If the signal rises from a low level to a high level, its rise time can be reduced.

본 발명의 상기한 바와 같은 구성에 따라, 메모리 셀로부터 리드된 데이터를 안정적으로 레벨 변환함으로써 반도체 메모리 장치의 동작에 신뢰성을 확보할 수 있으며, 아울러 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.According to the above-described configuration of the present invention, by stably level converting the data read from the memory cells, reliability in the operation of the semiconductor memory device can be ensured, and the operation speed of the semiconductor memory device can be improved.

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not so limited, and it is to be understood that the invention is capable of various modifications without departing from the spirit or field of the invention as set forth in the claims below. It will be readily apparent to one of ordinary skill in the art that modifications and variations can be made.

Claims (6)

삭제delete 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터에 있어서,In the level shifter for an output predriver of a semiconductor memory device, 외부전압 단자와 접지 단자 사이에 직렬로 연결된 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터;A first PMOS transistor, a first NMOS transistor, and a second NMOS transistor connected in series between an external voltage terminal and a ground terminal; 상기 외부전압 단자와 상기 접지 단자 사이에 직렬로 연결된 제 2 PMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터;A second PMOS transistor, a third NMOS transistor, and a fourth NMOS transistor connected in series between the external voltage terminal and the ground terminal; 상기 제 2 PMOS트랜지스터의 드레인 단자와 출력 단자 사이에 연결되고, 제 1 인버터와 제 2 인버터로 구성된 래치수단; 및 Latch means connected between a drain terminal and an output terminal of the second PMOS transistor, the latch unit comprising a first inverter and a second inverter; And 상기 외부전압 단자와 상기 제 2 PMOS 트랜지스터의 드레인 단자 사이에 직렬로 연결된 제 5 NMOS 트랜지스터와 제 6 NMOS 트랜지스터을 구비하며,A fifth NMOS transistor and a sixth NMOS transistor connected in series between the external voltage terminal and the drain terminal of the second PMOS transistor; 상기 제 1 PMOS 트랜지스터의 게이트 단자는 상기 제 2 PMOS 트랜지스터의 드레인 단자와 연결되고,A gate terminal of the first PMOS transistor is connected to a drain terminal of the second PMOS transistor, 상기 제 2 PMOS 트랜지스터의 게이트 단자는 상기 제 1 PMOS 트랜지스터의 드레인 단자와 연결되며,A gate terminal of the second PMOS transistor is connected to a drain terminal of the first PMOS transistor, 상기 제 3 NMOS 트랜지스터의 게이트 단자에는 메모리 셀로부터 리드된 데이터가 인가되고,Data read from a memory cell is applied to a gate terminal of the third NMOS transistor, 상기 제 1 NMOS 트랜지스터의 게이트 단자에는 상기 데이터의 위상이 반전된 데이터가 인가되고,Data whose phase of the data is inverted is applied to a gate terminal of the first NMOS transistor, 상기 제 2 NMOS 트랜지스터의 게이트 단자와 상기 제 4 NMOS 트랜지스터의 게이트 단자에는 제어신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터.And a control signal is applied to the gate terminal of the second NMOS transistor and the gate terminal of the fourth NMOS transistor. 제 2 항에 있어서,The method of claim 2, 상기 제 5 NMOS 트랜지스터의 게이트 단자에는 상기 위상이 반전된 데이터가 인가되고, 상기 제 6 NMOS 트랜지스터의 게이트 단자에는 상기 제어신호가 인가되는 특징으로 하는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터.And the control signal is applied to the gate terminal of the fifth NMOS transistor and the control signal is applied to the gate terminal of the sixth NMOS transistor. 삭제delete 제어신호에 의하여 메모리 셀로부터 리드된 데이터의 레벨을 시프트하여 출력하는 변환수단;Conversion means for shifting and outputting the level of data read from the memory cell according to the control signal; 상기 변환 수단의 출력을 래치하는 래치수단; 및 Latch means for latching an output of said conversion means; And 상기 래치수단에 래치된 신호를 출력하는 인버터를 구비하며,An inverter for outputting a latched signal to the latching means, 상기 변환 수단은, The conversion means, 외부전압단자에 연결된 제 1 트랜지스터 및 제 2 트랜지스터,A first transistor and a second transistor connected to an external voltage terminal, 상기 제 1 트랜지스터와 제 2 트랜지스터의 드레인 단자에 각각 직렬로 연결되고, 게이트 단자에 상기 메모리 셀로부터 리드된 데이터와 그의 위상이 반전된 데이터가 각각 인가되는 제 3 트랜지스터 및 제 4 트랜지스터,A third transistor and a fourth transistor connected in series to the drain terminals of the first transistor and the second transistor, respectively, and to which data read from the memory cell and data whose phase is inverted are respectively applied to a gate terminal; 상기 제 3 트랜지스터와 접지 사이에 직렬로 연결되며 상기 제어 신호에 의하여 스위칭동작하는 제 5 트랜지스터, A fifth transistor connected in series between the third transistor and the ground and switched by the control signal; 상기 제 4 트랜지스터와 접지 사이에 직렬로 연결되며 상기 제어 신호에 의하여 스위칭동작하는 구동용 제 6 트랜지스터, 및A sixth transistor for driving connected in series between the fourth transistor and ground, the switching transistor operating by the control signal; 상기 외부전압 단자와 상기 제 2 트랜지스터의 드레인 단자 사이에 직렬로 연결된 제 7 트랜지스터와 제 8 트랜지스터을 구비하며,A seventh transistor and an eighth transistor connected in series between the external voltage terminal and the drain terminal of the second transistor, 상기 제 1 트랜지스터의 게이트 단자는 상기 제 2 트랜지스터의 드레인 단자에 연결되고, 상기 제 2 트랜지스터의 게이트 단자는 상기 제 1 트랜지스터의 드레인 단자에 연결됨을 특징으로 하는 출력 프리 드라이버용 레벨 쉬프터.And the gate terminal of the first transistor is connected to the drain terminal of the second transistor, and the gate terminal of the second transistor is connected to the drain terminal of the first transistor. 제 5 항에 있어서,The method of claim 5, 상기 제 7 트랜지스터의 게이트 단자에는 상기 위상이 반전된 데이터가 인가되고, 상기 제 8 트랜지스터의 게이트 단자에는 상기 제어신호가 인가되는 특징으로 하는 반도체 메모리 장치의 출력 프리드라이버용 레벨 쉬프터.And the control signal is applied to the gate terminal of the eighth transistor, and the control signal is applied to the gate terminal of the seventh transistor.
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