KR100753309B1 - Modulator for 2nd interleaving in 3GPP asynchronous system - Google Patents

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Abstract

본 발명은 W-CDMA 비동기 시스템에서 2nd 인터리빙을 위한 변조 장치를 제공하여, 다채널 기지국 모뎀에서 다중-레이트(Multi-Rate) 서비스 및 여러 물리 채널을 동시에 지원할 수 있도록 한 3GPP 비동기 시스템에서 2nd 인터리빙을 위한 변조장치에 관한 것으로서, 이러한 본 발명은, 세컨드 인터리빙 및 물리 채널 매핑에 필요한 메모리를 제공하고, 상기 코덱과 후단의 변조부 사이의 인터페이스를 제공하는 세컨드 인터리브 메모리부와; 물리 채널 매핑 기능을 수행하며, W-CDMA의 기반 동작인 직접확산(DS) 기능을 수행하고, QPSK 변조를 수행하는 복수개의 변조기로 이루어진 변조부와; 3GPP에서 규정하는 공통 순방향 링크 물리 채널들의 변조를 수행하는 비-트랜스포트 채널 변조기와; 상기 변조부 및 비-트랜스포트 채널 변조기에서 생성된 신호를 정해진 섹터에 따라 그 출력신호를 만들어 상기 프론트 앤드 인터페이스부로 전달하는 섹터 컨트롤러로 변조장치를 구현한다.
The present invention provides a modulation device for 2nd interleaving in a W-CDMA asynchronous system, thereby enabling 2nd interleaving in a 3GPP asynchronous system capable of simultaneously supporting a multi-rate service and multiple physical channels in a multichannel base station modem. The present invention relates to a modulation device for providing a memory for second interleaving and physical channel mapping, and a second interleaving memory unit for providing an interface between the codec and a subsequent modulation unit; A modulator configured to perform a physical channel mapping function, perform a direct spread (DS) function, which is a basic operation of W-CDMA, and perform QPSK modulation; A non-transport channel modulator for performing modulation of common forward link physical channels as defined by 3GPP; The modulation device is implemented as a sector controller for generating signals output from the modulator and the non-transport channel modulator according to a predetermined sector and transmitting the output signal to the front and interface unit.

3GPP 비동기 시스템, 2nd 인터리브 메모리, 변조부, 변조기, 트랜스포트 물리채널 변조기3GPP asynchronous system, 2nd interleaved memory, modulator, modulator, transport physical channel modulator

Description

3지피피 비동기 시스템에서 세컨드 인터리빙을 위한 변조장치{Modulator for 2nd interleaving in 3GPP asynchronous system} Modulator for 2nd interleaving in 3GPP asynchronous system             

도 1은 일반적인 3GPP W-CDMA 비동기 시스템내의 모뎀 구성을 보인 도면이고,1 is a diagram showing a modem configuration in a typical 3GPP W-CDMA asynchronous system,

도 2는 도 1의 모뎀내 변조기의 변조 동작을 보인 흐름도이고,2 is a flowchart illustrating a modulation operation of the intra-modem modulator of FIG. 1;

도 3은 본 발명에 의한 3GPP 비동기 시스템에서 2nd 인터리빙을 위한 변조장치의 구성도이고,3 is a block diagram of a modulation device for 2nd interleaving in a 3GPP asynchronous system according to the present invention,

도 4는 도 3의 2nd 인터리브 메모리부 및 변조부의 내부 구성도이고,4 is an internal configuration diagram of a 2nd interleaved memory unit and a modulator of FIG. 3;

도 5는 도 4의 2nd 인터리브 메모리부의 일 실시예를 보인 구성도이고,FIG. 5 is a diagram illustrating an embodiment of a 2nd interleaved memory unit of FIG. 4;

도 6a ~ 도 6e는 본 발명에서 2nd 인터리브 메모리 분할 및 할당 과정을 설명하기 위한 설명도이다.6A to 6E are explanatory diagrams for describing a 2nd interleaved memory partitioning and allocation process in the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

300 ..... 변조장치300 ..... Modulator

400 ..... 세컨드 인터리브 메모리부400 ..... Second Interleaved Memory

500 ..... 변조부500 ..... Modulator

600 ..... 섹터 컨트롤러 600 ..... Sector Controller                 

700 ..... 비-트랜스포트 채널 변조기
700 ..... Non-Transport Channel Modulators

본 발명은 3GPP 비동기 W-CDMA(Wideband-Code Division Multiple Access) 시스템에서 2nd 인터리빙을 위한 변조장치(Demodulator)에 관한 것으로서, 특히 다채널 기지국 모뎀에서 다중-레이트(Multi-Rate) 서비스 및 여러 물리 채널을 동시에 지원할 수 있도록 한 3GPP 비동기 시스템에서 세컨드(2nd) 인터리빙을 위한 변조장치에 관한 것이다.The present invention relates to a modulator for 2nd interleaving in a 3GPP asynchronous wideband-code division multiple access (W-CDMA) system. In particular, a multi-rate service and multiple physical channels in a multichannel base station modem are provided. The present invention relates to a modulator for second (2nd) interleaving in a 3GPP asynchronous system that can simultaneously support.

일반적으로 3GPP 비동기 W-CDMA의 시스템은, 무선접속 방식으로 W-CDMA 방식을 사용하고, 네트웍 구조는 3GPP를 수용한다.In general, a 3GPP asynchronous W-CDMA system uses the W-CDMA scheme as a wireless access scheme, and the network structure accommodates 3GPP.

비동기 시스템의 기본 구성요소는 단말기(UE), 기지국(BTS 또는 Node B), 제어국 (RNC) 및 코아 네트웍(CN)으로 구성된다. 각 구성 장치간 인터페이스는 단말(UE)과 기지국(Node B)간은 Uu, 기지국과 제어국(RNC)간은 Iub, 제어국과 제어국간은 Iur, 제어국과 코아 네트웍(CN)간은 Iu인터페이스로 ,3GPP 규격으로 정의한다. 각종 인터페이스로 정합되는 액세스 네트웍의 구성은 트리구조이다. 가장 규모가 큰 UTRA(UMTS Terrestrial Radio Access)은 UE(단말기)와 UTRAN(기지국)으로 구성된다. UE는 소형 PC 등과 접속되어 인터넷, 영상, 이미지 등의 다양한 응용 서비스를 제공한다. UTRAN은 여러 RNS(Radio Network Subsystem)로 구성되어 핸드오버, 마크로 다이버시티 및 셀 레벨의 이동을 비롯하여 무선 액세스에 필요한 모든 신호 제어 기능을 담당한다. RNS는 RNC(Radio Network Controller)와 Node B로 구성하고, Node B는 다시 여러 셀과 이를 제어하는 셀 제어부로 세분되며, 단말 모뎀과 통신하여 무선 전송 서비스를 제공한다. Node B의 기능은 채널 다중화 기능, 정보 부호화, PN 확산 및 기저대역 여파기능, 변조기 출력의 결합 기능, W-CDMA신호에 대한 초기 동기 획득 및 유지 기능 등의 모뎀 기능을 수행하며, 부차적으로 Node B의 초기화 및 시스템 클럭 생성 분배 기능, 시스템 정보 방송 기능 및 Node B의 운용 및 유지보수 기능을 가질 수 있다.The basic components of an asynchronous system consist of a terminal (UE), a base station (BTS or Node B), a control station (RNC) and a core network (CN). The interface between each component is Uu between the UE and the Node B, Iub between the base station and the control station (RNC), Iur between the control station and the control station, and Iu between the control station and the core network (CN). Interface defined by the 3GPP standard. The structure of an access network that is matched by various interfaces is a tree structure. The largest UMTS Terrestrial Radio Access (UTRA) consists of a UE (terminal) and a UTRAN (base station). The UE is connected to a small PC and the like and provides various application services such as the Internet, video, and images. The UTRAN consists of several Radio Network Subsystems (RNSs), responsible for all signal control functions required for wireless access, including handover, macrodiversity, and cell-level movement. The RNS is composed of a Radio Network Controller (RNC) and a Node B. The Node B is further subdivided into several cells and a cell control unit for controlling the same, and provides a wireless transmission service by communicating with a terminal modem. Node B functions include modem multiplexing, information coding, PN spreading and baseband filtering, combining modulator output, and initial synchronization acquisition and retention for W-CDMA signals. It can have the initialization and system clock generation distribution function, system information broadcasting function and operation and maintenance function of Node B.

3GPP W-CDMA 물리계층(L1) 처리 절차는 도2와 같으며, 단계별로 3GPP 규격에 정의된 관련 동작을 수행한다. The 3GPP W-CDMA physical layer (L1) processing procedure is shown in FIG. 2, and performs a related operation defined in the 3GPP standard step by step.

도 2는 일반적인 기지국 모뎀의 전체적인 기능을 나타낸 것이며, 실제 모뎀은 변조(S1 ---> S13 순서) 및 복조(S13 --> S1 순서)의 처리를 수행하는 일련의 기능 및 동작 수행을 통칭한 말이다.Figure 2 shows the overall functionality of a typical base station modem, and the actual modem collectively refers to a series of functions and operations performed to perform the processing of modulation (S1-> S13 order) and demodulation (S13-> S1 order). I mean.

첨부한 도면 도 1은 일반적인 3GPP W-CDMA 비동기 시스템내의 모뎀 구성을 보인 도면이다.1 is a diagram illustrating a modem configuration in a general 3GPP W-CDMA asynchronous system.

여기서 참조부호 10은 제어 및 외부 인터페이스부로서, 전체 모뎀의 동작 제어, 관련 레지스터 및 기타 자원들을 관리하는 기능을 수행하며, 클럭 제공 기능과 다른 보드나 블록과의 인터페이스 즉, 상위 계층(L2/L3)과의 인터페이스도 지원한다.Here, reference numeral 10 denotes a control and an external interface, which controls the operation of the entire modem, manages related registers and other resources, and provides a clock providing function and an interface with another board or block, that is, a higher layer (L2 / L3). Also supports interface with).

참조부호 20은 코덱(CODEC)으로서, 상위 계층으로부터 전송되고 상기 제어 및 외부 인터페이스부(10)를 통해 수신한 하나 혹은 여러 개의 트랜스포트 채널(3GPP의 경우 한 사용자가 여러 TrCH을 가질 수 있으며(이 경우 하나의 CCTrCH생성), 그런 사용자가 여러 명이 동시에 존재(사용자 각각이 한 CCTrCH을 가짐)) 및 제어 정보를 3GPP 규격에 따라 도 2의 단계 S1에서 단계 S12까지(Encoding)를 수행하거나, 그 반대로 도 2의 단계 S12에서 단계 S1까지(Decoding)를 수행하는 역할을 한다.Reference numeral 20 is a codec, and one or more transport channels (3GPPs) transmitted from a higher layer and received through the control and external interface unit 10 may have multiple TrCHs. If one CCTrCH is generated), several such users exist at the same time (each user has one CCTrCH) and control information is performed according to the 3GPP standard from step S1 to step S12 of FIG. 2 or vice versa. It performs the role of performing the decoding from step S12 of FIG. 2 to step S1.

즉, 인코딩 동작은 도 2와 같이, CRC attachment(S1), transport block concatenation/code block segmentation(S2), channel coding(S3), rate matching(S4), 1st dtx insertion(S5), 1st interleaving(S6), radio frame segmentation(S7), transport channel Multiplexing(S8), 2nd dtx insertion(S9), physical channel segmentation(S10)으로 이루어진다. 그리고 TrCH 인코딩이 완료된 물리 채널을 두 번째 인터리빙(S11)하고, 2번째 인터리브 메모리에 매핑하는 단계(S12)를 수행하여 변조한다.That is, as shown in FIG. 2, the encoding operation is CRC attachment (S1), transport block concatenation / code block segmentation (S2), channel coding (S3), rate matching (S4), 1st dtx insertion (S5), and 1st interleaving (S6). ), radio frame segmentation (S7), transport channel multiplexing (S8), 2nd dtx insertion (S9), and physical channel segmentation (S10). The TrCH encoding complete physical channel is interleaved (S11) and mapped to the second interleaved memory (S12).

또한 인코딩 과정에 관련된 TFCI 코드를 생성하여 변조기(30)로 전송하는 기능을 한다. 이 모듈에서 인코딩 및 디코딩 되어지는 트랜스포트 채널은 데디케이티드 채널(DCH)과 공통 채널(BCH, FACH,PCH, DSCH)이 있으며, 채널의 종류에 따라 인코딩하여 CCTrCH로 다중화한 후 물리 채널로 변환한다.In addition, the TFCI code related to the encoding process is generated and transmitted to the modulator 30. Transport channels that are encoded and decoded in this module include dedicated channels (DCH) and common channels (BCH, FACH, PCH, and DSCH), which are encoded according to the channel type, multiplexed into CCTrCH, and then converted into physical channels. do.

물리 채널은 데디케이티드 물리 채널(DPDCH, DPCCH)과 공통 물리 채널(CPICH, P-CCPCH, S-CCPCH, SCH, PDSCH, AICH, AP-AICH, CD/CA-ICH, PICH, CSICH)이 있으며, 코덱은 변조기(30)로 물리 채널을 전송할 때 각 채널의 타이밍 오프셋을 표시하여 지정된 시작에 따라 전송하게 한다. 트랜스포트 채널과 물리 채널의 매핑 및 인코딩 관계는 규격에 따른다.Physical channels include dedicated physical channels (DPDCH, DPCCH) and common physical channels (CPICH, P-CCPCH, S-CCPCH, SCH, PDSCH, AICH, AP-AICH, CD / CA-ICH, PICH, CSICH). When transmitting a physical channel to the modulator 30, the codec indicates the timing offset of each channel to transmit according to the specified start. The mapping and encoding relationship between the transport channel and the physical channel is in accordance with the standard.

다음으로 참조부호 30은 상기 변조기로서, 2번째 인터리브 메모리를 통해 전달된 관련 물리 채널들의 데이터 및 TFCI 신호, 그리고 복조기(40)에서 제공하는 TPC 및 전력 제어 정보를 기반으로 규격에 따른 확산 및 변조(도 2의 S13)를 통해 펄스 성형 필터의 입력으로 제공될 신호를 무선 프레임 단위로 생성하고, 후단의 프론트 앤드 인터페이스(Front End Interface : FEI)부(50)로 전달하는 역할을 수행한다.Next, reference numeral 30 denotes a modulator, which is based on data and TFCI signals of related physical channels transmitted through the second interleaved memory, and TPC and power control information provided by the demodulator 40. 2 generates a signal to be provided as an input of the pulse shaping filter in units of radio frames and transmits the signal to the front end interface (FEI) unit 50 at the rear stage.

또한, 참조부호 40은 복조기로서, 상기 변조기(30)의 역방향 동작(도2의 S13 --> S1)을 수행하는 기능 블록으로 상기 프론트 앤드 인터페이스부(50)로부터 받은 신호로부터 초기 동기를 획득하고, 역 확산하여 데이터를 복조하며, 또 복조된 데이터를 상위 계층으로 전달하는 역할을 수행한다. Also, reference numeral 40 denotes a demodulator, which is a functional block for performing reverse operation (S13-> S1 of FIG. 2) of the modulator 30 to obtain initial synchronization from a signal received from the front and interface unit 50. In this case, the data is demodulated by despreading, and the demodulated data is transferred to a higher layer.

다음으로 상기 프론트 앤드 인터페이스부(50)는, 기저대역 데이터를 아날로그 정합 장치에 전달하며, RF 및 아날로그 단으로부터 수신된 신호를 상기 복조기(40)로 전달하는 기능을 수행한다.Next, the front-and-interface unit 50 transmits baseband data to the analog matching device and transmits signals received from the RF and analog terminals to the demodulator 40.

그러나 상기와 같은 일반적인 W-CDMA 비동기 시스템에서, 변조기의 기능은 제안되었으나, 그것의 구체적인 하드웨어 및 소프트웨어는 현재 개발 중에 있다.
However, in such a general W-CDMA asynchronous system, the function of the modulator has been proposed, but its specific hardware and software are currently under development.

따라서 본 발명은 W-CDMA 비동기 시스템에서 2nd 인터리빙을 위한 변조 장치 를 제공하여, 다채널 기지국 모뎀에서 다중-레이트(Multi-Rate) 서비스 및 여러 물리 채널을 동시에 지원할 수 있도록 한 3GPP 비동기 시스템에서 2nd 인터리빙을 위한 변조장치를 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a modulation device for 2nd interleaving in a W-CDMA asynchronous system, so that 2nd interleaving in a 3GPP asynchronous system can simultaneously support a multi-rate service and multiple physical channels in a multichannel base station modem. It is an object of the present invention to provide a modulation device for the purpose.

상기와 같은 목적을 달성하기 위한 본 발명은, The present invention for achieving the above object,

코덱 및 프론트 앤드 인터페이스부를 구비한 3GPP 비동기 시스템에서 세컨드(2nd) 인터리빙을 위한 변조장치에 있어서,A modulation device for second interleaving in a 3GPP asynchronous system having a codec and a front end interface,

세컨드 인터리빙 및 물리 채널 매핑에 필요한 메모리를 제공하고, 상기 코덱과 후단의 변조부 사이의 인터페이스를 제공하는 세컨드 인터리브 메모리부와;A second interleaved memory unit providing a memory necessary for second interleaving and physical channel mapping, and providing an interface between the codec and a subsequent modulation unit;

물리 채널 매핑 기능을 수행하며, W-CDMA의 기반 동작인 직접확산(DS) 기능을 수행하고, QPSK 변조를 수행하는 복수개의 변조기로 이루어진 변조부와;A modulator configured to perform a physical channel mapping function, perform a direct spread (DS) function, which is a basic operation of W-CDMA, and perform QPSK modulation;

3GPP에서 규정하는 공통 순방향 링크 물리 채널들의 변조를 수행하는 비-트랜스포트 채널 변조기와;A non-transport channel modulator for performing modulation of common forward link physical channels as defined by 3GPP;

상기 변조부 및 비-트랜스포트 채널 변조기에서 생성된 신호를 정해진 섹터에 따라 그 출력신호를 만들어 상기 프론트 앤드 인터페이스부로 전달하는 섹터 컨트롤러를 포함하여 구성됨을 특징으로 한다.
And a sector controller for outputting the signals generated by the modulator and the non-transport channel modulator to the front end interface according to a predetermined sector.

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention according to the technical spirit as described above will be described in detail with reference to the accompanying drawings.

먼저 본 발명에 의한 3GPP 비동기 시스템에서 2nd 인터리빙을 위한 변조장치 구현을 위한 소정의 사항을 정의하면 다음과 같다.First, a predetermined matter for implementing a modulator for 2nd interleaving in the 3GPP asynchronous system according to the present invention is defined as follows.

1) 본 발명에 적용되는 세컨드 인터리브 메모리의 크기는 한 Tr-PhCH 변조기에서 처리해야 할 최대 데이터 양을 기준으로 하며, 멀티-코드 지원 구조에 적용시엔 본 발명에서 기준으로 하는 메모리의 배수로 적용하면 가능하다.1) The size of the second interleaved memory applied to the present invention is based on the maximum amount of data to be processed in one Tr-PhCH modulator, and when applied to a multi-code supporting structure, the size of the second interleaved memory can be applied as a multiple of the memory referred to in the present invention. Do.

2) 코덱에서 세컨드 인터리브 메모리에 전달하는 데이터는 DTX 비트를 포함하므로 한 심벌이 2비트로 구성된다.2) Data transmitted from the codec to the second interleaved memory includes DTX bits, so that one symbol is composed of two bits.

3) 세컨드 인터리빙 알고리즘이 30행을 기반으로 동작하므로 1워드를 32비트가 아닌 30비트로 구성한다. 한 Tr-PhCH 변조기에서 처리해야 할 최대 데이터 양은 SF=4인 경우, 무선 프레임 당 19200(데이터 : 18720, 제어 : 480) 심벌이므로, 세컨드 인터리브 메모리 크기는 37440 비트가 필요하다. 한 워드에 15심벌(2비트)이 포함되므로 필요한 세컨드 인터리브 메모리의 크기는 1248워드(30비트)가 된다.3) Since the second interleaving algorithm operates based on 30 rows, one word is composed of 30 bits instead of 32 bits. If the maximum amount of data to be processed in one Tr-PhCH modulator is SF = 4, since the 19200 (data: 18720, control: 480) symbols per radio frame, a second interleaved memory size requires 37440 bits. Since 15 symbols (2 bits) are included in one word, the size of the required second interleaved memory is 1248 words (30 bits).

4) 세컨드 인터리브 메모리를 공유하는 Tr-PhCH 변조기수(사용자수)는 SF=4인 경우 1명(최소)이며, SF=128인 경우 32명(최대)이다.4) The number of Tr-PhCH modulators (number of users) sharing a second interleaved memory is one (minimum) when SF = 4 and 32 (maximum) when SF = 128.

5) 코덱과 변조기가 서로 영향을 주지 않고 세컨드 인터리브 메모리를 액세스할 수 있어야 하므로 세컨드 인터리브 메모리에 이중 포트 메모리를 채택한다. 각 채널은 무선 프레임의 경계가 서로 다를 수 있으므로 시분할 액세스 등의 방법이 용이치 않다. 따라서 코덱은 세컨드 인터리브 메모리에 쓰기 동작만을 하며, 변조기의 각 채널은 세컨드 인터리브 메모리를 읽는 동작만을 한다.5) Adopt dual port memory for second interleaved memory because the codec and modulator must be able to access the second interleaved memory without affecting each other. Since each channel may have a different boundary of a radio frame, a method such as time division access is not easy. Therefore, the codec only writes to the second interleaved memory, and each channel of the modulator only reads the second interleaved memory.

6) 변조기가 낮은 데이터를 요구하는 채널의 경우, 최대로 많은 변조기를 지원할 수 있어야 하므로, 세컨드 인터리브 메모리를 논리적으로 일정 워드 크기로 분할할 수 있도록 구성하고, 데이터 양에 따라 하나 이상의 연속된 세그먼트를 할당할 수 있다.6) In the case of a channel requiring low data, the modulator should be able to support the maximum number of modulators. Therefore, the second interleaved memory can be logically divided into a certain word size, and at least one contiguous segment is formed according to the amount of data. Can be assigned.

7) 메모리 컨트롤러는 세컨드 인터리브 메모리를 공유하고자 하는 변조기 각각이 생성한 메모리의 읽기 주소 및 제어 신호를 순차적으로 나열하고, 출력되는 메모리의 데이터를 병렬화하여 변조기 각각이 독립적으로 메모리를 읽을 수 있도록 한다.7) The memory controller sequentially lists the read address and control signal of the memory generated by each modulator to share the second interleaved memory, and parallelizes the output memory data so that each modulator can read the memory independently.

이러한 요구사항을 정의한 상태에서, 이하 본 발명의 바람직한 실시예를 설명한다.With these requirements defined, preferred embodiments of the present invention are described below.

첨부한 도면 도 3은 본 발명에 의한 3지피피 비동기 시스템에서 세컨드(2nd) 인터리빙을 위한 변조장치의 구성도이다.Figure 3 is a block diagram of a modulation device for the second (2nd) interleaving in the three PPI asynchronous system according to the present invention.

여기서 참조부호 100은 일반적인 모뎀에 구비되는 코덱을 나타내며, 참조부호 200은 프론트 앤드 인터페이스부를 나타내고, 참조부호 300은 본 발명에 의한 변조장치를 나타낸다.Here, reference numeral 100 denotes a codec provided in a general modem, reference numeral 200 denotes a front end interface unit, and reference numeral 300 denotes a modulation device according to the present invention.

여기서 코덱(100)과 프론트 앤드 인터페이스부(200)는, 주지한 도 1의 코덱(20) 및 프론트 앤드 인터페이스부(50)의 구성 및 동작과 동일하다.Here, the codec 100 and the front and interface unit 200 have the same configuration and operation as the well-known codec 20 and the front and interface unit 50 of FIG. 1.

다음으로 상기 변조장치(300)는, 세컨드 인터리빙 및 물리 채널 매핑에 필요한 메모리를 제공하고, 상기 코덱(100)과 후단의 변조부(500) 사이의 인터페이스를 제공하는 세컨드 인터리브 메모리부(400)와, 물리 채널 매핑 기능을 수행하며, W-CDMA의 기반 동작인 직접확산(DS) 기능을 수행하고, QPSK 변조를 수행하는 복수개의 변조기(510 ~ 510-N)로 이루어진 변조부(500)와, CPICH, SCH, AICH, AP- AI/CSICH, CD/CA-ICH, PICH 등의 3GPP에서 규정하는 공통 순방향 링크 물리 채널들의 변조를 수행하는 비-트랜스포트 채널 변조기(700)와, 상기 변조부(500) 및 비-트랜스포트 채널 변조기(700)에서 생성된 신호를 정해진 섹터에 따라 그 출력신호를 만들어 상기 프론트 앤드 인터페이스부(200)로 전달하는 섹터 컨트롤러(600)로 구성된다.Next, the modulator 300 provides a memory for second interleaving and physical channel mapping, and provides a second interleaved memory unit 400 for providing an interface between the codec 100 and a subsequent modulation unit 500. A modulator 500 which performs a physical channel mapping function, performs a direct spread (DS) function, which is a W-CDMA based operation, and performs a QPSK modulation, and a modulator 500 including a plurality of modulators 510 to 510-N, A non-transport channel modulator 700 for performing modulation of common forward link physical channels defined in 3GPP such as CPICH, SCH, AICH, AP-AI / CSICH, CD / CA-ICH, and PICH; 500 and a sector controller 600 for outputting the signal generated by the non-transport channel modulator 700 to the front and interface unit 200 by generating an output signal according to a predetermined sector.

이와 같이 구성된 본 발명에 의한 3지피피 비동기 시스템에서 2nd 인터리빙을 위한 변조장치를 첨부한 도면 도4 내지 도6을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to Figures 4 to 6 attached to the modulator for 2nd interleaving in the three PPI asynchronous system according to the present invention configured as described above.

먼저 세컨드 인터리브 메모리부(400)는 도 4에 도시된 바와 같이, 크게 세컨드 인터리버 메모리(410)와, 메모리 컨트롤러(420)와, 코덱 인터페이스기(430)로 구성된다.First, as shown in FIG. 4, the second interleaved memory unit 400 is largely composed of a second interleaver memory 410, a memory controller 420, and a codec interface unit 430.

상기 세컨드 인터리버 메모리(410)는, 세컨드 인터리빙, 물리 채널 매핑, 변조 및 확산 과정에서 필요한 메모리 자원을 제공한다. 메모리의 구성은 구현하고자 하는 트랜스포트 물리 채널의 변조기 사양에 따라 결정한다. 3GPP 규격에서 정의한 물리 채널의 최대 데이터 레이트(사용자 : 384Kbps)를 기준으로 한 경우 한 트랜스포트 물리 채널 변조기에서 처리해야 할 최대 데이터 양은 무선 프레임 당 19200비트이고, 일반적인 DTX를 고려 할 경우 데이터 비트당 2비트가 그리고 판독 및 기록 동시 수행을 위해 2중의 액세스 구조가 필요하므로, 세컨드 인터리브 메모리는 19200*4(비트)가 필요하다. 또한 3GPP 규격의 세컨드 인터리빙 알고리즘이 30행을 기반으로 동작하므로, 30비트의 대역폭을 갖게 되어, 실제 2432*32비트(1216*32비 트의 2뱅크 구조) 크기를 갖는 메모리가 된다. 멀티-코드의 경우 최대 6채널이 운영될 수 있으므로, 6배의 메모리가 지원되어야 한다.The second interleaver memory 410 provides memory resources required for second interleaving, physical channel mapping, modulation, and spreading. The configuration of the memory depends on the modulator specification of the transport physical channel to be implemented. Based on the maximum data rate of the physical channel (user: 384 Kbps) defined by the 3GPP specification, the maximum amount of data to be processed by one transport physical channel modulator is 19200 bits per radio frame, and 2 per data bit, considering typical DTX. The second interleaved memory requires 19200 * 4 (bits) because the bits require a dual access structure for simultaneous read and write. In addition, since the 3GPP standard second interleaving algorithm operates based on 30 rows, it has a bandwidth of 30 bits, resulting in a memory having a size of 2432 * 32 bits (12 banks of 1216 * 32 bits). In the case of multi-code, up to six channels can be operated, so six times the memory must be supported.

여기서 세컨드 인터리버 메모리(410)의 라이트(wRITE)는 코덱에서 수행하며, 두 뱅크(411)(412)에 교차하여 라이트하여 리드와 라이트의 마진을 확보한다. 또한 상기 코덱은 세컨드 인터리빙을 처리하여 출력 순서로 라이트한다. 리드 동작은 코덱이 코덱 인터페이스기를 통해 전달한 어드레스 및 타이밍 정보를 이용하여 변조기들이 생성한 리드 어드레스, 출력 가능 신호(OE : Out Enable), 칩 선택(CS : Chip Select)을 메모리 컨트롤러가 칩/8의 속도로 역다중화하여 해당 변조기의 정보를 2비트 단위로 리드한다.Here, the write (wRITE) of the second interleaver memory 410 is performed by the codec, and writes across the two banks 411 and 412 to secure the read and the write margins. The codec also processes second interleaving and writes in output order. The read operation uses the address and timing information transmitted by the codec through the codec interfacer to read the read address, output enable signal (OE: out enable), and chip select (CS) generated by the modulator. Demultiplexing by speed reads information from the modulator in 2-bit units.

상기 세컨드 인터리브 메모리부(400)의 분할(세그먼테이션) 규칙은 다음과 같다.The division (segmentation) rule of the second interleaved memory unit 400 is as follows.

분할은 최소 단위를 SF=128을 기준으로 한다. 따라서 세부 세그먼테이션 및 할당은 도 6a 내지 도 6e와 같다.The division is based on SF = 128 for the minimum unit. Therefore, detailed segmentation and allocation are as shown in Figs. 6A to 6E.

SF=128의 경우 코덱의 최대 데이터 처리량이 무선 링크 프레임 당 510심벌(=1020비트)이므로, 510/15(1워드=15심벌)=34워드 단위가 된다. 따라서 SF=4인 경우에서 최소 단위 SF=128로 계산하면 32세그먼트가 가능하고, 본 발명에서는 기본 세그먼트를 34워드로 한다.In the case of SF = 128, since the maximum data throughput of the codec is 510 symbols (= 1020 bits) per radio link frame, the unit is 510/15 (1 word = 15 symbols) = 34 words. Therefore, in the case of SF = 4, 32 segments are possible by calculating the minimum unit SF = 128. In the present invention, the basic segment is 34 words.

여기서 SF=256 이하의 경우 세컨드 인터리브 메모리의 리드 경우수가 너무 많아 SF=128을 기준으로 한다. 또한 트랜스포트 물리채널 변조기 수를 32개로 제한한다. In the case where SF = 256 or less, the number of second interleaved memory read cases is too large, and SF = 128 is used as a reference. It also limits the number of transport physical channel modulators to 32.                     

다음으로 세그먼트 할당 방법을 간략히 살펴보면 다음과 같다.Next, the segment allocation method is briefly described as follows.

세그먼테이션의 할당은 시작 인덱스와 할당 세그먼트 수로 정의한다. 필드 구성은 아래의 [표1]과 같다.The allocation of segmentation is defined by the starting index and the number of allocated segments. The field configuration is shown in Table 1 below.

<S. S = 시작 세그먼트 할당 인덱스, A. S. N = Allocation Segment Number><S. S = starting segment allocation index, A. S. N = Allocation Segment Number> Bank IndexBank Index S.S MSB(5)S.S MSB (5) S.4 4S.4 4 S.S 3S.S 3 S.S 2S.S 2 S.S 1S.S 1 S.S LSBS.S LSB A.S.N MSB(5)A.S.N MSB (5) A.S.N 4A.S.N 4 A.S.N 3A.S.N 3 A.S.N 2A.S.N 2 A.S.N 1A.S.N 1 A.S.N LSBA.S.N LSB Timing OffsetTiming Offset

프레임 단위로 뱅크0과 뱅크1을 교차하여 할당한다. 따라서 실제 한 사용자에 대한 세그먼테이션의 할당은 뱅크 각각에 프레임 워드 수만큼 할당한다. 코덱은 변조기의 이전 프레임 내에 현재 사용되지 않은 뱅크의 할당 세그먼트에 프레임 단위로 기록한다. 서로 다른 사용자에 할당은 이전 사용자에 할당한 다음 세그먼트부터 할당한다. 코덱은 현재의 할당 정보를 아래의 1), 2), 3)과 같이 관리한다.Allocate bank 0 and bank 1 in units of frames. Thus, the actual allocation of segmentation for one user is assigned to each bank by the number of frame words. The codec writes frame by frame to allocation segments of banks that are not currently used within the previous frame of the modulator. Assign to different users from the next segment to the previous user. The codec manages the current allocation information as shown in 1), 2) and 3) below.

1) 현재 할당된 세그먼트수와 할당 가능한 세그먼트 수를 계산하여 할당 가능한 데이터 속도 단위로 관리한다.1) Calculate the number of segments currently allocated and the number of segments that can be allocated and manage them in units of data rates that can be allocated.

2) 분산된 소단위 할당 세그먼트는 다음 프레임 할당 시 세그먼트 갭이 발생되지 않도록 재 할당하여 할당 가능한 데이터 속도 경우를 확보한다.2) The distributed subunit allocation segment is reassigned so that a segment gap does not occur in the next frame allocation to secure an allocable data rate case.

3) 코덱은 상위 계층에게 현재 할당 가능한 최대 데이터 속도를 보고한다. 코덱은 세그먼트 할당 시 변조기내의 RAM-RD 컨트롤에 시작 인덱스와 할당 세그먼트 및 타이밍 오프셋을 전달하여 리드 관련 신호선을 생성할 수 있도록 한다. 여기서 시작 어드레스 = 시작 인덱스 *34, 끝 어드레스 = 시작 어드레스 + (할당 세그 먼트 *34), 타이밍 오프셋은 Expire Time(읽기 시작) 및 SF 값이다.(읽기 속도 = 몇 칩당 리드 할 것인가를 나타냄).3) The codec reports the maximum data rate currently assignable to the upper layer. When assigning segments, the codec passes the start index, allocation segment and timing offset to the RAM-RD control in the modulator to generate lead-related signal lines. Where start address = start index * 34, end address = start address + (assignment segment * 34), timing offset are Expire Time (read start) and SF value (read speed = how many chips to read).

다음으로, 상기 메모리 컨트롤러(420)는 변조부(500)내의 변조기들이 상기 세컨드 인터리브 메모리(410)를 액세스할 때 필요한 어드레스와 제어신호를 생성한다. 복수개의 변조기들이 각각 생성한 램(RAM)의 읽기 주소 및 제어 신호를 순차적으로 나열하고, 출력되는 RAM의 데이터를 병렬화하여 변조기들 각각이 독립적으로 램을 읽을 수 있도록 한다. 세컨드 인터리브 메모리의 데이터 너비는 15심벌이므로, 각 변조기에서 생성된 읽기 주소 중에서 하위 4비트는 출력 데이터 중에서 한 심벌을 선택하기 위해 사용되고, 나머지 비트들만이 램으로 입력된다.Next, the memory controller 420 generates an address and a control signal required when the modulators in the modulator 500 access the second interleaved memory 410. A plurality of modulators sequentially read the read addresses and the control signals of the generated RAMs, respectively, and parallelize the output RAM data so that each of the modulators independently reads the RAM. Since the data width of the second interleaved memory is 15 symbols, the lower 4 bits of the read address generated by each modulator are used to select one symbol among the output data, and only the remaining bits are input into the RAM.

변조기에서 읽는 빈도는 가장 빠른 경우(SF=4인 경우)에 2칩당 1번이므로, 각 트랜스포트 물리 채널 변조기의 SF를 고려하지 않고 다중화할 수 잇는 최대 채널 수는 메모리 컨트롤러(420)의 동작 주기에 따르게 된다.Since the frequency read from the modulator is once per two chips in the fastest case (SF = 4), the maximum number of channels that can be multiplexed without considering the SF of each transport physical channel modulator is the operation period of the memory controller 420. Will follow.

다음으로, 코덱 인터페이스기(430)는 코덱이 상기 세컨드 인터리브 메모리(410)에 데이터를 기록할 때 관련 제어 신호, TFCI와 TPC 정보들을 해당 변조기에 전달하는 기능을 수행한다.Next, when the codec writes data to the second interleaved memory 410, the codec interface unit 430 transmits related control signals, TFCI and TPC information to the corresponding modulator.

한편, 변조부(500)는, 크게 물리채널 S&S 유니트(510 ~ 510-N)와, 물리채널 가산기(520)로 구성된다.On the other hand, the modulator 500 is largely composed of physical channel S & S units 510 to 510 -N and a physical channel adder 520.

상기 물리채널 S&S 유니트(510)는, 도 4에 도시된 바와 같이, 램 판독 컨트롤러(510m)와, 파일롯 발생기(510a)와, 멀티플렉서 컨트롤러(510c)와, 제1멀티플렉서(510b)와, S2P&STTD 인코더(510d)와, 제2멀티플렉서(510e)와, OVSF 코드 발생기(510f)와, 확산기(510g)와, 스크램블링 코드 발생기(510h)와, 스크램블러(510i)와, DTX& 이득 제어기(510j)와, 이득 조정기(510k)로 구성된다.As shown in FIG. 4, the physical channel S & S unit 510 includes a RAM read controller 510m, a pilot generator 510a, a multiplexer controller 510c, a first multiplexer 510b, and an S2P & STTD encoder. 510d, second multiplexer 510e, OVSF code generator 510f, diffuser 510g, scrambling code generator 510h, scrambler 510i, DTX & gain controller 510j, gain A regulator 510k.

이와 같이 구성된 물리채널 S&S 유니트(510)의 동작을 설명하면 다음과 같다.The operation of the physical channel S & S unit 510 configured as described above is as follows.

프레임 컨트롤은 채널의 무선 프레임 오프셋 값에 따라 무선 프레임 타이밍 및 여러 세부 타이밍을 조절한다. 램 판독 컨트롤러는 세컨드 인터리버 메모리를 읽을 주소를 생성하는데, 세컨드 인터리빙 처리 후에 읽어갈 데이터의 주소를 생성하므로, 실제적으로 세컨드 인터리빙 과정은 램 판독 컨트롤러에서 생성한 주소의 데이터를 읽어오는 것으로 수행된다. 이렇게 읽혀진 인터리브 메모리의 내용은 데이터와 DTX로 분리되어 데이터는 멀티플렉서에서 다른 정보(TPC, TFCI, PILOT 등)와 같이 처리되며, DTX는 DTX&이득 제어기에서 처리된다. 파일롯 발생기는 두 안테나를 위한 파일롯 패턴을 발생시킨다. 멀티플렉서 컨트롤러는 슬롯 형식에 따라 DATA, TPC, TFCI, PILOT 또는 BLANK 중에서 어느 하나를 선택하도록 멀티플렉서를 제어한다. S2P & STTD 인코더에서는 데이터와 파일롯 신호를 각각 직렬/병렬 변환한 후, STTD 인코딩을 수행하고, 이 신호들을 조합하여 안테나0과 1의 I/Q신호를 생성한다. 확산기는 STTD 인코더의 출력 신호를 OVSF 코드 발생기에서 생성되는 OVSF 코드를 이용하여 확산한다. 스크램블러는 스크램블링 코드 발생기에서 생성된 코드로 스크램블링을 수행하고, DTX& 이득 제어기 부분의 제어를 받는 이득 조정기에 의하여 출력 크기가 조절된다.Frame control adjusts the radio frame timing and various timing details according to the radio frame offset value of the channel. The RAM read controller generates an address to read the second interleaver memory. Since the RAM read controller generates an address of data to be read after the second interleaving process, the second interleaving process is actually performed by reading data of the address generated by the RAM read controller. The contents of the interleaved memory thus read are separated into data and DTX, and the data is processed like other information (TPC, TFCI, PILOT, etc.) in the multiplexer, and the DTX is processed by the DTX & gain controller. The pilot generator generates a pilot pattern for both antennas. The multiplexer controller controls the multiplexer to choose either DATA, TPC, TFCI, PILOT, or BLANK, depending on the slot type. In the S2P & STTD encoder, serial / parallel conversion of data and pilot signals is performed, and then STTD encoding is performed, and the signals are combined to generate I / Q signals of antennas 0 and 1. The spreader spreads the output signal of the STTD encoder using the OVSF code generated by the OVSF code generator. The scrambler performs scrambling with the code generated by the scrambling code generator, and the output size is adjusted by the gain regulator controlled by the DTX & gain controller portion.

다음으로, 물리채널 가산기(520)는, 상기 물리채널 S&S 유니트로부터 생성된 신호를 가산하여 섹터 컨트롤러(600)에 전달하는 기능을 수행한다.
Next, the physical channel adder 520 performs a function of adding a signal generated from the physical channel S & S unit to the sector controller 600.

이상에서 상술한 본 발명 "3지피피 비동기 시스템에서 2nd 인터리빙을 위한 변조장치"에 따르면, 작은 크기의 메모리를 활용하여 3GPP 규격에서 제안하는 멀티-레이트, 멀티플 채널 구현이 가능하며, 모뎀의 구현이 용이하고 효과적으로 모뎀을 구현토록 도모해주는 이점이 있다.


According to the above-described "modulation apparatus for 2nd interleaving in the 3GPI asynchronous system", the multi-rate and multiple channel implementations proposed by the 3GPP standard can be implemented by using a small memory, and a modem can be implemented. This has the advantage of facilitating easy and effective modem implementation.


Claims (4)

코덱 및 프론트 앤드 인터페이스부를 구비한 3GPP 비동기 시스템에서 세컨드(2nd) 인터리빙을 위한 변조장치에 있어서,A modulation device for second interleaving in a 3GPP asynchronous system having a codec and a front end interface, 세컨드 인터리빙 및 물리 채널 매핑에 필요한 메모리를 제공하고, 상기 코덱과 후단의 변조부 사이의 인터페이스를 제공하는 세컨드 인터리브 메모리부와;A second interleaved memory unit providing a memory necessary for second interleaving and physical channel mapping, and providing an interface between the codec and a subsequent modulation unit; 물리 채널 매핑 기능을 수행하며, W-CDMA의 기반 동작인 직접확산(DS) 기능을 수행하고, QPSK 변조를 수행하는 복수개의 변조기로 이루어진 변조부와;A modulator configured to perform a physical channel mapping function, perform a direct spread (DS) function, which is a basic operation of W-CDMA, and perform QPSK modulation; 3GPP에서 규정하는 공통 순방향 링크 물리 채널들의 변조를 수행하는 비-트랜스포트 채널 변조기와;A non-transport channel modulator for performing modulation of common forward link physical channels as defined by 3GPP; 상기 변조부 및 비-트랜스포트 채널 변조기에서 생성된 신호를 정해진 섹터에 따라 그 출력신호를 만들어 상기 프론트 앤드 인터페이스부로 전달하는 섹터 컨트롤러를 포함하여 구성된 것을 특징으로 하는 3지피피 비동기 시스템에서 세컨드 인터리빙을 위한 변조장치.Second interleaving in a three-Philip system, characterized in that it comprises a sector controller for generating the output signal according to a predetermined sector the signal generated by the modulator and the non-transport channel modulator to the front and interface unit. Modulator. 제1항에 있어서, 상기 세컨드 인터리브 메모리부는,The memory device of claim 1, wherein the second interleaved memory unit comprises: 세컨드 인터리빙, 물리 채널 매핑, 변조 및 확산 과정에서 필요한 메모리 자원을 제공하는 세컨드 인터리버 메모리와, A second interleaver memory that provides memory resources needed for second interleaving, physical channel mapping, modulation and spreading, 상기 변조부내의 복수개의 변조기들이 상기 세컨드 인터리브 메모리를 액세스할 때 필요한 어드레스와 제어신호를 생성하는 메모리 컨트롤러와,A memory controller for generating an address and a control signal required when a plurality of modulators in the modulator access the second interleaved memory; 상기 코덱이 상기 세컨드 인터리브 메모리에 데이터를 기록할 때 관련 제어 신호, TFCI와 TPC 정보들을 해당 변조기에 전달하는 기능을 수행하는 코덱 인터페이스기로 구성된 것을 특징으로 하는 3지피피 비동기 시스템에서 세컨드 인터리빙을 위한 변조장치.Modulation for second interleaving in a 3P asynchronous system, characterized in that the codec is configured to transfer the relevant control signal, TFCI and TPC information to the modulator when the codec writes data to the second interleaved memory Device. 제1항에 있어서, 상기 변조부는, The method of claim 1, wherein the modulator, 채널의 무선 프레임 오프셋 값에 따라 무선 프레임 타이밍 및 세부 타이밍을 조절하는 물리채널 S&S 유니트와;A physical channel S & S unit for adjusting radio frame timing and detailed timing according to a radio frame offset value of the channel; 상기 물리채널 S&S 유니트로부터 생성된 신호를 가산하여 섹터 컨트롤러에 전달하는 물리채널 가산기로 구성된 것을 특징으로 하는 3지피피 비동기 시스템에서 세컨드 인터리빙을 위한 변조장치.And a physical channel adder configured to add a signal generated from the physical channel S & S unit to a sector controller to add a signal to the sector controller. 제3항에 있어서, 상기 물리채널 S&S 유니트는,The method of claim 3, wherein the physical channel S & S unit, 세컨드 인터리버 메모리를 읽을 주소를 생성하는 램 판독 컨트롤러와, A RAM read controller for generating an address to read the second interleaver memory; 두 안테나를 위한 파일롯 패턴을 발생시키는 파일롯 발생기와;A pilot generator for generating a pilot pattern for two antennas; 슬롯 형식에 따라 DATA, TPC, TFCI, PILOT 또는 BLANK 중에서 어느 하나를 선택하도록 멀티플렉서를 제어하는 멀티플렉서 컨트롤러와,A multiplexer controller that controls the multiplexer to select one of DATA, TPC, TFCI, PILOT, or BLANK depending on the slot type; 데이터와 파일롯 신호를 각각 직렬/병렬 변환한 후, STTD 인코딩을 수행하고, 이 신호들을 조합하여 안테나0과 1의 I/Q신호를 생성하는 S2P & STTD 인코더와,An S2P & STTD encoder that performs serial-to-parallel conversion of data and pilot signals, and then performs STTD encoding and combines these signals to generate I / Q signals of antennas 0 and 1; 상기 STTD 인코더의 출력 신호를 OVSF 코드 발생기에서 생성되는 OVSF 코드를 이용하여 확산시키는 확산기와,A spreader configured to spread the output signal of the STTD encoder by using an OVSF code generated by an OVSF code generator; 스크램블링 코드 발생기에서 생성된 코드로 상기 확산기의 출력에 대한 스크램블링을 수행하는 스크램블러와,A scrambler that performs scrambling on the output of the spreader with a code generated by a scrambling code generator; DTX& 이득 제어기에서 출력되는 이득에 따라 상기 스크램블러에서 출력되는 데이터의 크기를 조절하는 이득 조정기로 구성된 것을 특징으로 하는 3지피피 비동기 시스템에서 세컨드 인터리빙을 위한 변조장치.And a gain adjuster configured to adjust the size of the data output from the scrambler according to the gain output from the DTX & gain controller.
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