KR100748462B1 - 반도체 메모리 장치의 리시버 회로 - Google Patents

반도체 메모리 장치의 리시버 회로 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치의 리시버 회로는, 복수개의 오프셋 조절 신호를 출력하는 오프셋 조절 신호 생성 수단; 전류로 변환된 업 입력 신호 및 다운 입력 신호를 입력받아, 상기 오프셋 조절 신호에 응답하여 상기 전류를 오프셋 전압을 보상하는 전위를 갖는 업 보상 신호 및 다운 보상 신호로 변환함으로써 상기 업 보상 신호 및 상기 다운 보상 신호를 증폭하여 업 출력 신호 및 다운 출력 신호를 출력하는 센스 앰프; 및 상기 업 출력 신호 및 상기 다운 출력 신호를 래치하여 출력 데이터를 출력하는 래치 수단;을 포함한다.
오프셋 조절 신호, 제 1 신호 입력부, 제 2 신호 입력부

Description

반도체 메모리 장치의 리시버 회로{Receiver Circuit of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 리시버 회로를 나타내는 블록도,
도 2는 도 1에 도시된 센스 앰프의 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 리시버 회로를 나타내는 블록도,
도 4는 도 3에 도시된 센스 앰프의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 400 : 센스 앰프 200 : 래치부
300 : 오프셋 조절 신호 생성부
본 발명은 반도체 메모리 장치의 리시버 회로에 관한 것으로, 입력 데이터를 증폭하여 출력하기 위한 반도체 메모리 장치의 리시버 회로에 관한 것이다.
일반적인 반도체 메모리 장치의 리시버 회로는 입력 데이터를 증폭하는 센스 앰프(Sense Amplifier)와 증폭된 데이터가 풀 스윙(full swing)하게 만드는 래치부 로 구성되며, 상기 리시버 회로는 입력 데이터가 출력 단으로 전달될 때 전압 스윙을 크게 하여 데이터를 증폭하기 위해 사용된다.
이하, 일반적인 반도체 메모리 장치의 리시버 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 리시버 회로를 나타내는 블록도이다.
일반적인 반도체 메모리 장치의 리시버 회로는 클럭 신호(CLK)에 응답하여 구동되어 업 입력 신호(IN) 및 다운 입력 신호(INb)를 증폭하여 업 출력 신호(OUT) 및 다운 출력 신호(OUTb)를 출력하는 센스 앰프(100); 및 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 풀 스윙하게 하여 출력 데이터(RXDATA)를 출력하는 래치부(200);를 포함한다.
도 2는 도 1에 도시된 센스 앰프의 회로도이다.
상기 센스 앰프(100)는 상기 클럭 신호(CLK)에 응답하여 상기 센스 앰프(100)를 구동시키는 구동부(110); 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)에 응답하여 전류 변화량을 가지는 신호 입력부(130); 및 상기 신호 입력부(130)의 전류 변화에 응답하여 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)를 증폭하는 증폭부(150);로 구성된다.
상기 구동부(110)는 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 외부 전압(VDD)을 인가받으며 드레인 단이 제 1 노드(A)에 연결된 제 1 트랜지스터(P1); 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받으며 드레인 단이 제 2 노드(B)에 연결된 제 2 트랜지스터(P2); 및 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 접지 전압(VSS)을 인가받으며 드레인 단이 제 3 노드(C)에 연결된 제 3 트랜지스터(N1)로 구성된다.
상기 신호 입력부(130)는 게이트 단이 상기 업 입력 신호(IN)를 입력받고 드레인 단이 제 4 노드(D)에 연결되며 소스 단이 상기 3 노드(C)에 연결되는 제 4 트랜지스터(N2); 및 게이트 단이 상기 다운 입력 신호((INb)를 입력받고 드레인 단이 제 5 노드(E)에 연결되며 소스 단이 상기 3 노드(C)에 연결되는 제 5 트랜지스터(N3);로 구성된다.
상기 증폭부(150)는 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 1 노드(A)에 연결되며 게이트 단이 상기 제 2 노드(B)에 연결되는 제 6 트랜지스터(P3); 드레인 단이 상기 제 1 노드(A)에 연결되고 소스 단이 상기 제 4 노드(D)에 연결되며 게이트 단이 상기 제 2 노드(B)에 연결되는 제 7 트랜지스터(N4); 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 2 노드(B)에 연결되며 게이트 단이 상기 제 1 노드(A)에 연결되는 제 8 트랜지스터(P4); 및 드레인 단이 상기 제 2 노드(B)에 연결되고 소스 단이 상기 제 5 노드(E)에 연결되며 게이트 단이 상기 제 1 노드(A)에 연결되는 제 9 트랜지스터(N5);를 포함한다.
상기 센스 앰프(100)는 상기 제 1 노드(A)에서 상기 업 출력 신호(OUT)를 출력하고 상기 제 2 노드(B)에서 상기 다운 출력 신호(OUTb)를 출력한다.
상기 센스 앰프(100)는 회로 특성으로 인한 오프셋 전압(offset voltage) 및 공정상 트랜지스터들의 사이즈 차이로 인한 오프셋 전압이 생길 수 있고, 또한 입 력 신호의 노이즈(noise)에 민감하다.
상기 센스 앰프(100)는 상기 업 입력 신호(IN) 및 상기 다운 입력 신호 (INb)에 응답하여 상기 제 4 노드(D) 및 상기 제 5 노드(E)에서 전위 변화가 생기고, 이를 이용하여 상기 업 입력 신호(IN) 및 상기 다운 입력 신호 (INb)를 증폭하여 상기 제 1 노드(A)와 상기 제 2 노드(B)에서 각각 상기 업 출력 신호(OUT) 및 다운 출력 신호(OUTb)를 출력한다.
상기 센스 앰프(100)에 구비되는 소자{예를 들어 상기 제 4 및 상기 제 5 트랜지스터(N2, N3) 또는 상기 제 7 및 상기 제 9 트랜지스터(N4, N5)}의 미스 매치{예를 들어 채널 랭쓰(channel length) 및 채널 위드(channel width)의 차}로 인한 오프셋 전압(offset voltage)이 생기거나 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)에 노이즈(noise)가 발생한다면, 상기 증폭부(150)는 잘못된 결과를 출력하게 된다.
즉, 상기 오프셋 전압(offset voltage) 및 입력 노이즈(noise)로 인해 상기 센스 앰프(100)의 특성 저하를 가져오게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 상기 리시버 회로에 입력되는 입력 데이터를 전류로 변환하고, 이 전류를 이용하여 공정(Process), 전압(Voltage) 및 온도(Temperature) 변화에 따른 오프셋 전압을 보상하는 보상 신호를 생성함으로써 리시버 회로의 특성 저하를 줄일 수 있는 반도체 메모리 장치의 리시버 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리시버 회로는, 복수개의 오프셋 조절 신호를 출력하는 오프셋 조절 신호 생성 수단; 전류로 변환된 업 입력 신호 및 다운 입력 신호를 입력받아, 상기 오프셋 조절 신호에 응답하여 상기 전류를 오프셋 전압을 보상하는 전위를 갖는 업 보상 신호 및 다운 보상 신호로 변환함으로써 상기 업 보상 신호 및 상기 다운 보상 신호를 증폭하여 업 출력 신호 및 다운 출력 신호를 출력하는 센스 앰프; 및 상기 업 출력 신호 및 상기 다운 출력 신호를 래치하여 출력 데이터를 출력하는 래치 수단;을 포함한다.
또한, 본 발명에 따른 반도체 메모리 장치의 리시버 회로는, 상기 업 입력 신호 및 상기 다운 입력 신호를 상기 전류로 변환하는 전류 변환 수단을 추가로 포함한다.
바람직하게는 상기 오프셋 전압은 상기 센스 앰프에서 발생되는 것을 특징으로 하며, 복수개의 상기 오프셋 조절 신호는 상기 오프셋 전압에 응답하여 활성화 되는 개수가 달라지는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 리시버 회로를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치의 리시버 회로는 복수개의 오프셋 조절 신호(CNT<0:N>)를 출력하는 오프셋 조절 신호 생성부(300); 업 입력 신호(IN) 및 다운 입력 신호(INb)를 전류(IN_CUR, INb_CUR)로 변환하는 전류 변환부(350); 상기 오프셋 조절 신호(CNT<0:N>)에 응답하여 상기 전류(IN_CUR, INb_CUR)를 오프셋 전압(offset voltage)을 보상하는 전위를 갖는 업 보상 신호 및 다운 보상 신호로 변환함으로써 상기 업 보상 신호 및 상기 다운 보상 신호를 증폭하여 업 출력 신호(OUT) 및 다운 출력 신호(OUTb)를 출력하는 센스 앰프(400); 및 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 래치하여 출력 데이터(RXDATA)를 출력하는 래치부(200);를 포함한다.
상기 오프셋 전압(offset voltage)은 상기 센스 앰프(400)에서 발생되는 것을 특징으로 하며, 복수개의 상기 오프셋 조절 신호(CNT<0:N>)는 상기 오프셋 전압에 응답하여 활성화 되는 개수가 달라진다.
상기 전류 변환부(350)는 상기 업 입력 신호(IN)를 제 1 전류(IN_CUR)로 변환하는 제 1 전류 변환부(351); 및 상기 다운 입력 신호(INb)를 제 2 전류(INb_CUR)로 변환하는 제 2 전류 변환부(353);를 포함한다.
도 4는 도 3에 도시된 센스 앰프의 회로도이다.
상기 센스 앰프(400)는 클럭 신호(CLK)에 응답하여 상기 센스 앰프(400)를 구동하는 구동부(410); 상기 클럭 신호(CLK) 및 상기 오프셋 조절 신호(CNT<0:2>)에 응답하여 상기 제 1 전류(IN_CUR)와 상기 제 2 전류(INb_CUR) 각각에 대한 전류 경로의 저항 값을 가변하여 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)를 출력하는 신호 입력부(430); 및 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)를 증폭하여 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 출력하는 증폭부(450);를 포함한다.
상기 구동부(410)는 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 외부 전압(VDD)을 인가받으며 드레인 단이 제 1 노드(A4)에 연결된 제 1 트랜지스터(P41); 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받으며 드레인 단이 제 2 노드(B4)에 연결된 제 2 트랜지스터(P42); 및 게이트 단이 상기 클럭 신호(CLK)를 입력받고 소스 단이 접지 전압(VSS)을 인가받으며 드레인 단이 제 3 노드(C4)에 연결된 제 3 트랜지스터(N41);로 구성된다.
상기 증폭부(450)는 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 1 노드(A4)에 연결되며 게이트 단이 상기 제 2 노드(B4)에 연결되는 제 4 트랜지스터(P43); 드레인 단이 상기 제 1 노드(A4)에 연결되고 소스 단이 제 4 노드(D4)에 연결되며 게이트 단이 상기 제 2 노드(B4)에 연결되는 제 5 트랜지스터(N42); 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 2 노드(B4)에 연결되며 게이트 단이 상기 제 1 노드(A4)에 연결되는 제 6 트랜지스터(P44); 및 드레인 단이 상기 제 2 노드(B4) 에 연결되고 소스 단이 제 5 노드(E4)에 연결되며 게이트 단이 상기 1 노드(A4)에 연결되는 제 7 트랜지스터(N43);를 포함한다.
상기 신호 입력부(430)는 상기 클럭 신호(CLK)와 상기 오프셋 조절 신호(CNT<0:2>)에 응답하여 상기 제 1 전류(IN_CUR)가 흐르는 제 1 전류 경로의 저항 값을 조절하여 상기 업 보상 신호(IN_RE)를 출력하는 제 1 신호 입력부(431); 및 상기 클럭 신호(CLK)와 상기 오프셋 조절 신호(CNT<3:N>)에 응답하여 상기 제 2 전류(INb_CUR)가 흐르는 제 2 전류 경로의 저항 값을 조절하여 상기 다운 보상 신호(INb_RE)를 출력하는 제 2 신호 입력부(433);를 포함한다.
상기 제 1 전류 경로는 상기 제 1 신호 입력부(431)의 입력 단에서 출력 단까지이고, 상기 제 2 전류 경로는 상기 제 2 신호 입력부(433)의 입력 단에서 출력 단까지이다.
상기 업 보상 신호(IN_RE)는 상기 제 4 노드(D4)에 입력되고, 상기 다운 보상 신호(INb_RE)는 상기 제 5 노드(E4)에 입력된다.
상기 제 1 신호 입력부(431)는 게이트 단이 상기 클럭 신호(CLK)를 입력받고 드레인 단이 상기 제 1 신호 입력부(431)의 입력 단에 서로 병렬로 연결된 복수개의 제 8 트랜지스터(N44); 및 게이트 단이 상기 오프셋 조절 신호(CNT<0:2>)를 각각 입력받고 드레인 단이 상기 제 8 트랜지스터(N44)의 소스 단에 각각 연결되며 소스 단이 상기 제 4 노드(D4)에 각각 병렬로 연결된 복수개의 제 9 트랜지스터(N45)를 포함한다.
상기 제 2 신호 입력부(433)는 게이트 단이 상기 클럭 신호(CLK)를 입력받고 드레인 단이 상기 제 2 신호 입력부(433)의 입력 단에 서로 병렬로 연결된 복수개의 제 8 트랜지스터(N44); 및 게이트 단이 상기 오프셋 조절 신호(CNT<3:N>)를 각각 입력받고 드레인 단이 상기 제 8 트랜지스터(N44)의 소스 단에 각각 연결되며 소스 단이 상기 제 5 노드(E4)에 각각 병렬로 연결된 복수개의 제 9 트랜지스터(N45)를 포함한다.
상기 제 1 신호 입력부(431)의 입력 단 및 상기 제 2 신호 입력부(433)의 입력 단으로 각각 상기 제 1 전류(IN_CUR) 및 상기 제 2 전류(INb_CUR)가 입력된다.
본 발명에서는 상기 제 1 신호 입력부(431)에 3개의 상기 오프셋 조절 신호(CNT<0:2>)가 입력되고, 상기 제 2 신호 입력부(433)에도 3 개의 상기 오프셋 조절 신호(CNT<3:N>, 여기에선 N=5)가 입력되도록 실시 하였지만, 미세한 오프셋 전압을 보상하기 위한 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)를 출력하기 위해 더 많은 개수의 상기 오프셋 조절 신호(CNT<O:N>, N은 자연수)를 이용하고 더 많은 개수의 트랜지스터를 구비하는 것도 가능함으로 상기 예에 본 발명을 한정하지 않는다.
도 4에 도시된 제 10 트랜지스터(N46) 및 제 11 트랜지스터(N47)는 저항 역할을 하는 트랜지스터로서 다른 저항 소자로 대체 되는 것도 가능하다.
본 발명에 따른 반도체 메모리 장치의 리시버 회로를 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
입력 데이터인 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)를 상기 전류 변환부(350)에서 각각 상기 제 1 전류(IN_CUR) 및 상기 제 2 전류(INb_CUR)로 변환하고, 상기 오프셋 조절 신호 생성부(300)에서 상기 오프셋 조절 신호(CNT<0:N>) 중 일부를 활성화 시켜 출력한다. 또한, 상기 센스앰프(400)에서 상기 오프셋 조절 신호(CNT<0:N>)에 응답하여, 상기 제 1 전류(IN_CUR) 및 상기 제 2 전류(INb_CUR)를 오프셋 전압이 보상된 전뤼를 갖는 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)로 변환하고, 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)를 비교 증폭하여 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 출력한다. 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 상기 래치부(200)에서 풀 스윙하도록 하여 상기 출력 데이터(RXDATA)를 출력 한다.
보다 상세히 설명하면, 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)를 상기 제 1 전류 변환부(351) 및 상기 제 2 전류 변환부(353)에서 각각 상기 제 1 전류(IN_CUR) 및 상기 제 2 전류(INb_CUR)로 변환하고, 상기 클럭 신호(CLK)에 의해 상기 센스 앰프(300)를 활성화 시킨다.
상기 오프셋 조절 신호 생성부(300)는 오프셋 전압에 응답하여 복수개의 상기 오프셋 조절 신호(CNT<0:N>) 중 활성화 되는 개수를 조절하여 출력하고, 상기 제 1 신호 입력부(431) 및 상기 제 2 신호 입력부(433)에서 상기 오프셋 조절 신호(CNT<0:N>)에 응답하여 상기 제 1 전류(IN_CUR) 및 상기 제 2 전류(INb_CUR)를 각각 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)로 출력한다.
상기 제 1 신호 입력부(431)에 입력되는 상기 오프셋 조절 신호(CNT<O:2>) 중 두개의 오프셋 조절 신호(CNT<O:1>)가 하이 레벨로 활성화된다고 가정하면, 두개의 상기 제 9 트랜지스터(N45)가 턴-온(turn-on) 되고, 두개의 상기 제 9 트랜지스터(N45)에 의한 저항과 상기 제 1 전류(IN_CUR)에 의해 출력되는 상기 업 보상 신호(IN_RE)의 전위 레벨이 결정된다.
또한, 상기 제 2 신호 입력부(433)에 입력되는 상기 오프셋 조절 신호(CNT<3:5>) 중 하나의 오프셋 조절 신호(CNT<3>)가 하이 레벨로 활성화된다고 가정하면, 하나의 상기 제 9 트랜지스터(N45)가 턴-온(turn-on) 되고, 하나의 상기 제 9 트랜지스터(N45)에 의한 저항과 상기 제 2 전류(INb_CUR)에 의해 출력되는 상기 다운 보상 신호(INb_RE)의 전위 레벨이 결정된다.
상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)가 상기 제 4 노드(D4) 및 상기 제 5 노드(E4)에 각각 입력되면 상기 증폭부(450)는 상기 업 보상 신호(IN_RE) 및 상기 다운 보상 신호(INb_RE)의 전위에 응답하여 증폭함으로써 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 출력한다.
상기 업 보상 신호(IN_RE)가 상기 다운 보상 신호(INb_RE) 보다 높은 레벨이라고 가정하면, 상기 제 5 트랜지스터(N42)의 게이트-소스 전압(Vgs)이 상기 제 7 트랜지스터(N43)의 게이트-소스 전압(Vgs)보다 낮기 때문에 상기 제 5 트랜지스터(N42)를 통해 흐르는 전류량이 상기 제 7 트랜지스터(N43)를 통해 흐르는 전류량보다 작게 되어 상기 제 1 노드(A4)의 전위가 상기 제 2 노드(B4)의 전위보다 높게 된다. 상기 제 1 노드(A4)의 전위는 상기 제 7 트랜지스터(N43)를 통해 더 많은 전류가 흐르도록 하고 상기 제 2 노드(B4)의 전위는 상기 제 4 트랜지스터(P43)를 통해 상기 외부 전압(VDD)이 인가되도록 함으로써 상기 제 1 노드(A4)에서 하이 레벨의 상기 업 출력 신호(OUT)가 출력되고 상기 제 2 노드(B4)에서 로우 레벨의 상기 다운 출력 신호(OUTb)가 출력된다.
상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)를 상기 래치부(200)가 입력받아 상기 업 출력 신호(OUT) 및 상기 다운 출력 신호(OUTb)가 풀 스윙하도록 하여 상기 출력 데이터(RXDATA)를 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리시버 회로 는 상기 센스 앰프(300)에 오프셋 전압(offset voltage)이 발생하고 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)에 노이즈(noise)가 발생하는 경우에 상기 업 입력 신호(IN) 및 상기 다운 입력 신호(INb)를 전류로 변환하고, 상기 전류가 흐르는 경로의 저항 값을 가변하여 상기 오프셋 전압 및 상기 노이즈를 보상할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 리시버 회로는 공정, 전압, 온도의 변화에 따른 오프셋 전압을 보상할 수 있고, 리시버 회로의 특성 저하를 개선할 수 있는 효과를 수반한다.

Claims (11)

  1. 복수개의 오프셋 조절 신호를 출력하는 오프셋 조절 신호 생성 수단;
    전류로 변환된 업 입력 신호 및 다운 입력 신호를 입력받아, 상기 오프셋 조절 신호에 응답하여 상기 전류를 오프셋 전압을 보상하는 전위를 갖는 업 보상 신호 및 다운 보상 신호로 변환함으로써 상기 업 보상 신호 및 상기 다운 보상 신호를 증폭하여 업 출력 신호 및 다운 출력 신호를 출력하는 센스 앰프; 및
    상기 업 출력 신호 및 상기 다운 출력 신호를 래치하여 출력 데이터를 출력하는 래치 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  2. 제 1 항에 있어서,
    상기 업 입력 신호 및 상기 다운 입력 신호를 상기 전류로 변환하는 전류 변환 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  3. 제 2 항에 있어서,
    상기 전류 변환 수단은,
    상기 업 입력 신호를 제 1 전류로 변환하는 제 1 전류 변환부; 및
    상기 다운 입력 신호를 제 2 전류로 변환하는 제 2 전류 변환부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  4. 제 3 항에 있어서,
    상기 오프셋 전압은 상기 센스 앰프에서 발생되는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  5. 제 4 항에 있어서,
    복수개의 상기 오프셋 조절 신호는 상기 오프셋 전압에 응답하여 활성화 되는 개수가 달라지는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  6. 제 5 항에 있어서,
    상기 센스 앰프는,
    클럭 신호에 응답하여 상기 센스 앰프를 구동하는 구동부;
    상기 오프셋 조절 신호에 응답하여 상기 제 1 전류와 상기 제 2 전류 각각에 대한 전류 경로의 저항 값을 가변하여 상기 업 보상 신호 및 상기 다운 보상 신호를 출력하는 신호 입력부; 및
    상기 업 보상 신호 및 상기 다운 보상 신호를 증폭하여 상기 업 출력 신호 및 상기 다운 출력 신호를 출력하는 증폭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  7. 제 6 항에 있어서,
    상기 전류 경로는 제 1 전류 경로 및 제 2 전류 경로를 포함하고,
    상기 신호 입력부는
    상기 오프셋 조절 신호에 응답하여 상기 제 1 전류가 흐르는 상기 제 1 전류 경로의 저항 값을 조절하여 상기 업 보상 신호를 출력하는 제 1 신호 입력부; 및
    상기 오프셋 조절 신호에 응답하여 상기 제 2 전류가 흐르는 상기 제 2 전류 경로의 저항 값을 조절하여 상기 다운 보상 신호를 출력하는 제 2 신호 입력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  8. 제 7 항에 있어서,
    상기 제 1 전류 경로는,
    상기 제 1 신호 입력부의 입력 단에서 출력 단까지임을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  9. 제 7 항에 있어서,
    상기 제 2 전류 경로는,
    상기 제 2 신호 입력부의 입력 단에서 출력 단까지임을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  10. 제 7 항에 있어서,
    상기 제 1 신호 입력부는,
    게이트 단에 상기 오프셋 조절 신호를 입력받고 드레인 단에서 소스 단으로 상기 제 1 전류가 흐르며 서로 병렬로 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
  11. 제 7 항에 있어서,
    상기 제 2 신호 입력부는,
    게이트 단에 상기 오프셋 조절 신호를 입력받고 드레인 단에서 소스 단으로 상기 제 1 전류가 흐르며 서로 병렬로 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버 회로.
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