KR100744803B1 - 반도체 소자의 ｍｉｍ 캐패시터 제조방법 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 제조방법 Download PDF

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KR100744803B1
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Abstract

본 발명은 반도체 소자의 MIM 캐패시터 제조방법에 관한 것으로서, 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계와, 상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 하드마스크를 제거하는 단계 및 상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하되, 상기 하드마스크는 실리콘 카바이드 계열의 물질을 이용하는 반도체 소자의 MIM 캐패시터 형성방법을 제공한다.
정렬 키, 하드마스크

Description

반도체 소자의 ＭＩＭ 캐패시터 제조방법{Method of manufacturing MIM capacitor of semiconductor device}
도 1a 및 도 1b는 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법의 문제점을 설명하기 위한 사진.
도 2a 내지 도 2c는 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 3은 종래기술의 다른 실시예에 따른 문제점을 설명하기 위한 사진.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면의 주요부분에 대한 부호설명>
200: 반도체 기판 201: 제 1 층간절연막
202: 구리배선 203: 유전막
204: 하드마스크 205: 제 1 감광막 패턴
206: 정렬 키 207: 상부전극막
207a: 상부전극 208: 제 2 감광막 패턴
209: 제 2 층간절연막 210: 듀얼 다마신 패턴
211: 상부 구리배선
본 발명은 반도체 소자의 MIM 캐패시터 제조방법에 관한 것으로서, 특히, MIM 캐패시터 형성 공정을 단순화할 수 있고, 안정적인 MIM 캐패시터를 구현할 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다.
복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터와 캐패시터를 필요로 한다. 특히 캐패시터는 교류 전류에 대해 통과 기능을 갖고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다.
회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있다. 상기 MIM 캐패시터는 아날로그/알에프(analog/RF) 소자나 혼합 신호(mixed signal) 등의 대표적인 수동(passive) 소자이며, 그 구조에 있어서 많은 발전을 하고 있다.
일반적으로, 알루미늄(Al) 배선에 적용되는 MIM 캐패시터는 TiN막 또는 Ti막을 상하부 전극으로 사용하여 금속배선 사이에 삽입하여 제조하고 있으며, 최근 구리(Cu)배선에서는 보다 다양한 구조를 가지는 MIM 캐패시터가 개발되고 있다.
이 중에서도 하부 구리배선의 일부를 하부전극으로 사용하고, 그 하부전극의 절연막과 상부 전극이 적층되는 구조의 MIM 캐패시터가 많이 사용되고 있다. 이러한 MIM 캐패시터는, 상부전극을 형성하기 위한 식각 공정만 필요하므로, MIM 캐패시터를 형성하기 위한 마스크의 절감과 공정의 단순화 등 여러 장점을 가지고 있다.
그러나, 상술한 바와 같은 장점에도 불구하고, 상기 하부전극이 형성된 절연막 상에 유전막 및 상부전극막이 증착된 후에는, MIM 패턴 형성을 위한 포토(photo) 공정의 진행이 불가능하다는 문제점이 있다. 즉, 상부전극막이 증착되고 나면, MIM 캐패시터 패턴 형성을 위한 정렬 키(alignment key)가 금속인 상부전극막에 가리어져 보이지 않기 때문에, 상부전극막을 증착하기 전에 MIM 캐패시터 패턴 형성을 위한 정렬 키 형성공정이 요구된다.
이러한 구리배선에서 MIM 캐패시터를 형성하기 위한 정렬 키 형성 방법에는 여러가지가 있는데, MIM 캐패시터를 형성하기 전에 절연층의 일부를 깊게 식각하는, 단차를 이용한 정렬 키 형성 방법이 대표적이다.
그러나, 상기 단차를 이용한 정렬 키 형성방법에는 다음과 같은 문제가 있다.
도 1a 및 도 1b를 참조하여 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법의 문제점에 대해 상세히 설명한다.
도 1a 및 도 1b는 종래기술의 일실시예에 따른 반도체 소자의 MIM 캐패시터를 형성하기 위한 정렬 키 형성공정의 문제점을 설명하기 위한 사진으로서, 도 1a는 하부 금속배선(M1) 이하의 깊이로 정렬 키가 형성된 사진이고, 도 1b는 하부금 속배선(M1) 중간의 깊이로 정렬 키가 형성된 사진이다.
상기, 단차를 이용한 정렬 키 형성 방법은, 도 1a 및 도 1b에 도시한 바와 같이, 정렬 키를 형성하기 위한 식각 깊이를 제어하기가 힘들기 때문에, 정렬 키 의 깊이가 일정하게 형성되지 않는 등 그 균일성에 불량이 발생하게 된다.
또한, 도 1a에 도시한 바와 같이, 하부 금속배선의 이하로 정렬 키가 형성될 경우에는, 후속적으로 진행되는 상기 정렬 키를 매립하는 구리의 확산에 의하여, 소자의 특성이 열화되고, 배선의 신뢰성도 저하되는 문제가 발생한다.
이러한, 문제를 해결하기 위해 다음과 같은 방법이 제안되었다.
도 2a 내지 도 2c를 참조하여, 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법에 대해 상세히 설명한다.
도 2a 내지 도 2c는 종래기술의 다른 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 상에 구리배선(102)이 형성되어 있는 제 1 층간절연막(101)을 증착한다.
다음, 상기 구리배선(102)이 형성되어 있는 제 1 층간절연막(101) 상에 유전막(103)을 증착한 후, 상기 하부 구리배선(102)이 형성되어 있지 않은 유전막(103) 의 일부분을 노출시키는 감광막 패턴(104)을 형성한다. 상기 유전막(103)은 SiN을 이용하여 형성할 수 있다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 감광막 패턴(104)을 식각마스크로 상기 유전막(103) 및 제 1 층간절연막(101)의 소정두께를 식각하여 정렬 키(105)를 형성한다.
이와 같이, 유전막(103)을 증착한 후에 정렬 키(105) 형성 공정을 진행할 경우, 상기 정렬 키(105)가 낮은 깊이를 가지더라도, 후속으로 상부전극막이 증착된 후에도 MIM 캐패시터 패턴을 형성하기 위한 정렬 키(105)가 보여지기 때문에, 비교적 간단하게 공정을 완료할 수 있다.
다음, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(104)을 O2 플라즈마 가스를 이용한 애싱(ashing) 공정을 통해 제거한다.
여기서, 상기 O2 플라즈마 애싱 공정시, 상기 유전막(103)의 표면에 애싱으로 인한 손상(damage)이 발생한다. 이때, 도 2c의 도면부호 103a는 손상된 유전막을 나타낸다.
이후, 도면에 도시하지는 않았지만, 상기 유전막(103a) 상에 상기 정렬 키를 이용하여 상부전극을 형성함으로써, 하부 구리배선(102)을 하부전극으로 하고, 유전막(103a) 및 상부전극의 적층구조로 이루어진 MIM 캐패시터가 형성된다.
그러나, 이러한 종래기술의 다른 실시예에 따라 형성된 MIM 캐패시터는, 상술한 바와 같이, 상기 유전막(103a) 표면이 손상되어, 다량의 핏이 발생하고 폴리머 등의 오염물질이 존재할 경우 MIM 캐패시터의 특성이 저하되는 문제가 발생한다.
다음, 도 3은 상기 O2 플라즈마 애싱 공정에 의하여, 유전막(103a)의 표면이 손상되어 다량의 핏(pit)이 발생하고, 그 상부에 폴리머와 같은 오염물이 발생된 상태를 나타내는 사진이다. 상기 다량의 핏에 의하여, I-V 특성 열화 등 치명적인 MIM 캐패시터의 특성 저하가 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, MIM 캐패시터 형성을 위한 정렬 키 형성 공정시, MIM 캐패시터의 유전막의 표면이 손상되는 것을 최대한 억제할 수 있는 반도체 소자의 MIM 캐패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 제조방법은, 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계; 상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하되, 상기 하드마스크는 실리콘 카바이드 계열의 물질을 이용하는 것이다.
또한, 상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 제조 방법은, 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계; 상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하되, 상기 하드마스크는 무기 반사방지막을 이용하는 것이다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 상부전극을 형성하는 단계 후에, 상기 정렬 키 내에 구리를 매립한 후, 상기 결과물 상에 듀얼 다마신 패턴이 구비된 제 2 층간절연막을 형성하는 단계 및 상기 듀얼 다마신 패턴 내에 상부 구리배선을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 실리콘 카바이드 계열의 물질은 50Å 내지 300㎚의 두께로 형성하는 것이 바람직하다.
삭제
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 무기 반사방지막은 유기 실록산계 물질을 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 하드마스크는, 습식 식각하여 제거하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 습식식각은, 플루오르가 포함된 화학용제를 이용하여 수행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 감광막 패턴은, O2 플라즈마 가스를 이용한 애싱 공정으로 제거하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이, 반도체 기판(200)을 제공하고, 상기 반도체 기판(200) 상에 하부 구리배선(202)이 형성되어 있는 제 1 층간절연막(201)을 증착한다.
다음, 상기 하부 구리배선(202)이 형성되어 있는 제 1 층간절연막(201) 상에 유전막(203) 및 하드마스크(204)를 차례로 증착한다. 상기 유전막(203)은 SiN을 이용하여 형성할 수 있다. 또한, 상기 하드마스크(204)는 실리콘 카바이드 계열의 물질 또는 무기 반사방지막(BARC; bottom anti-reflective cating)을 이용하여 형성할 수 있다.
여기서, 상기 하드마스크(204)로써, 실리콘 카바이드 계열의 물질을 사용할 경우, 상기 실리콘 카바이드 계열의 물질은, 후속의 정렬 키 형성 후 진행되는 감광막 패턴의 제거를 위한, O2 플라즈마 가스를 이용한 애싱 공정시 산소(oxygen)에 의해 탈탄소화(decarburization)된다. 따라서, 상기 실리콘 카바이드 계열의 물질이, 쉽게 탈탄소화될 수 있도록 50Å 내지 300㎚ 정도의 두께로 형성하는 것이 바람직하다.
그리고, 상기 하드마스크(204)로 무기 반사방지막을 사용할 경우, 유기 실록산(organo-siloxane)계 물질을 이용하여 형성하는 것이 바람직하다.
이때, 상기 무기 반사방지막은, 상기한 O2 플라즈마 가스를 이용한 애싱 공정에서 쉽게 제거되지 않기 때문에, 상기 유전막(203) 표면에 잔류하여, 상기 애싱공정에 의해 상기 유전막(203)의 표면이 손상되는 것을 방지할 수 있다. 그리고, 상기 무기 반사방지막은, 난반사를 방지하여 정확한 MIM 캐패시터의 패턴을 얻을 수 있게 한다.
또한, 상기와 같이 유전막(203) 표면에 잔류되는 무기 반사방지막은, 습식 세정을 통해 쉽게 제거할 수 있다.
즉, 본 발명의 실시예에 따르면, 상기 하드마스크(204)를 적용하여 정렬 키 형성 공정을 수행함으로써, 정렬 키 형성 후 진행되는 감광막 패턴 제거를 위한 애싱 공정시, 상기 유전막(203)의 표면이 직접적인 손상을 받지 않도록 할 수 있다.따라서, 상기 MIM 캐패시터의 특성을 향상시킬 수 있다.
그런 다음, 도 4b에 도시한 바와 같이, 상기 하드마스크(204) 상에 감광막( 미도시)을 도포하고, 노광 및 현상하여 상기 하부 구리배선(202)이 형성되어 있지 않은 유전막(203) 일부를 노출시키는 감광막 패턴(205)을 형성한다. 이어서, 상기 감광막 패턴(205)을 식각마스크로 이용하여, 상기 하드마스크(204), 유전막(203) 및 제 1 층간절연막(202)의 소정두께를 식각하여 정렬 키(206)를 형성한다. 여기서, 상기 정렬 키(206)는 이후의 MIM 캐패시터의 패턴 형성을 용이하게 하기 위한 것이다.
이때, 본 실시예에 따르면, 상기 정렬 키(206)는 상기 유전막(203)의 상부에 하드마스크(204)이 존재하여, 기존의 정렬 키에 비하여 낮은 깊이로 형성할 수 있으므로, 상기 정렬 키(206) 형성을 위한 공정 시간을 단축할 수 있고, 그 식각 깊이가 균일하도록 제어하기 용이하다.
다음, 도 4c에 도시한 바와 같이, 상기 감광막 패턴(205)을 O2 플라즈마 가스를 이용한 애싱 공정을 수행하여 제거한다.
여기서, 본 발명에 따르면, 상기 유전막(203) 막의 상부를 하드마스크(204)가 보호하고 있기 때문에, 상기 애싱 공정에 의하여 유전막(203)이 손상되는 것을 최소화할 수 있다.
그럼 다음, 도 4d에 도시한 바와 같이, 상기 하드마스크(204)를 습식식각하여 제거한다. 여기서, 습식식각 공정은, 플루오르(fluorine)를 포함한 화학용제 등을 이용하여 진행하는 것이 바람직하다. 또한, 상기 감광막 패턴(205)의 하부에 존재하는 하드마스크(204)가 실리콘 카바이드 계열의 물질로 이루어질 경우, 상기 실 리콘 카바이드 계열의 하드마스크(204)는 O2 플라즈마 가스에 의하여 탈탄소화되어 , 쉽게 제거될 수 있다.
다음, 도 4e에 도시한 바와 같이, 상기 결과물 상에 상부전극막(미도시)을 형성한 후, 상기 상부전극막을 선택적으로 식각하여, 상기 하부 구리배선(202)과 유전막(203)을 사이에 두고 마주하는 상부전극(207)을 형성한다.
이에 따라, 본 실시예에서는, 상기 하부 구리배선(202)을 하부전극으로 하고, 유전막 및 상부전극(207)으로 이루어진 MIM 캐패시터가 형성된다.
다음, 상기 정렬 키(206) 내에 구리를 매립하고, 상기 결과물 상에 제 2 층간절연막(208)을 형성한 후, 상기 제 2 층간 절연막(208)을 선택적으로 식각하여 상기 상부전극(207)의 일부분을 노출시키는 듀얼 다마신 패턴(209)을 형성한다.
그 후에, 상기 듀얼 다마신 패턴(209)을 매립하도록 구리막을 형성한 후, 상기 제 2 층간절연막(208)이 노출될 때까지 CMP하여 상부 구리배선(210)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하 는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 제조방법에 의하면, 하드마스크를 적용하여 정렬 키 형성 공정을 수행함으로써, 정렬 키 형성 후 진행되는 감광막 패턴 제거를 위한 애싱공정에 의해 유전막의 표면이 직접적으로 손상받는 것을 방지할 수 있다. 따라서, MIM 캐패시터의 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 따라 형성되는 정렬 키는 기존의 정렬 키보다 낮은 깊이로 형성되므로, 공정시간을 단축할 수 있고, 그 식각 깊이가 균일하도록 제어하기 용이하다는 장점이 있다.

Claims (8)

  1. 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계;
    상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 하드마스크를 제거하는 단계; 및
    상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하되,
    상기 하드마스크는 실리콘 카바이드 계열의 물질을 이용하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 반도체 기판 상에, 하부 구리배선이 형성되어 있는 제 1 층간절연막, 유전막 및 하드마스크를 차례로 형성하는 단계;
    상기 하드마스크 상에 정렬 키 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하드마스크, 유전막 및 제 1 층간절연막을 식각하여, 정렬 키를 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 하드마스크를 제거하는 단계; 및
    상기 하부 구리배선과 대응하는 유전막 상에 상부전극을 형성하는 단계를 포함하되,
    상기 하드마스크는 무기 반사방지막을 이용하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제 1항 또는 제2항에 있어서,
    상기 상부전극을 형성하는 단계 후에,
    상기 정렬 키 내에 구리를 매립한 후, 상기 결과물 상에 듀얼 다마신 패턴이 구비된 제 2 층간절연막을 형성하는 단계; 및
    상기 듀얼 다마신 패턴 내에 상부 구리배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 제 1항에 있어서,
    상기 실리콘 카바이드 계열의 물질은 50Å 내지 300㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  5. 제 2항에 있어서,
    상기 무기 반사방지막은 유기 실록산계 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 하드마스크는, 습식식각하여 제거하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  7. 제 6 항에 있어서,
    상기 습식식각은, 플루오르가 포함된 화학용제를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  8. 제 1 항 또는 제 2항에 있어서,
    상기 감광막 패턴은, O2 플라즈마 가스를 이용한 애싱 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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