KR100744124B1 - 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의배치 방법 및 이를 적용한 메모리 장치 - Google Patents

테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의배치 방법 및 이를 적용한 메모리 장치 Download PDF

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Abstract

본 발명은 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의 배치 방법 및 이를 적용한 메모리 장치에 대하여 개시된다. 본 발명의 메모리 장치는 적어도 2개의 뱅크들이 로우 디코더 또는 칼럼 디코더를 공유하는 스택 뱅크 구조를 갖는다. 로우 디코더 또는 칼럼 디코더에, 두 뱅크들의 리던던시 퓨즈 블락 어레이들이 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 교대로 배치된다. 이에 따라, 테스터기는 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 방향 바꿈 없이 두 뱅크의 결함 행들 또는 결함 열들을 구제하여, 테스트 시간을 줄인다.
테스트 시간, 리던던시 퓨즈 블락 어레이, 테스터기, X 방향, Y 방향

Description

테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의 배치 방법 및 이를 적용한 메모리 장치{Layout method of redundancy fuse block array for reducing test time and memory device employing the same}
도 1은 종래의 리던던시 퓨즈 블락 어레이를 포함하는 메모리 장치를 설명하는 블락 다이어그램이다.
도 2는 본 발명의 일실시예에 따른 리던던시 퓨즈 블락 어레이를 포함하는 메모리 장치를 설명하는 블락 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의 배치 방법 및 이를 적용한 메모리 장치에 관한 것이다.
반도체 메모리 장치는 미세화 기술이 발달함에 따라, 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 메모리 장치에서는 고집적화와 아울러 고수율화도 요구되고 있다. 반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 메모리 셀들 중에서 하나의 메모리 셀이라도 제대로 동작하지 못하면, 반도체 메모리 장치 는 더 이상 그 기능을 수행하지 못한다.
반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 결함이 발생할 확률이 높아지고 있다. 결함은 대체로 소량의 메모리 셀에서 발생된다. 이러한 메모리 셀의 결함은 반도체 메모리 장치의 기능을 손상시켜, 반도체 메모리 장치의 수율을 저하시키는 주요인이 된다. 따라서, 반도체 메모리 장치의 테스트 시, 결함이 발생한 셀을 발견하여 결함 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로 기술이 널리 사용되고 있다.
일반적으로, 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동한다. 리던던시 회로는 결함 셀을 포함하는 결함 행 또는 결함 열을 대체하여 리던던시 메모리 셀 블락 내 리던던시 행 또는 리던던시 열을 선택한다. 즉, 리던던시 회로는, 결함 행 또는 결함 열을 지정하는 어드레스 신호가 입력되면 리던던시 행 또는 리던던시 열을 선택한다. 이를 위하여, 리던던시 회로는 복수개의 퓨즈들이 배열되는 퓨즈 블락 어레이를 포함한다. 퓨즈들은 결함 행 어드레스 또는 결함 열 어드레스에 대응하여 선택적으로 절단되거나 태워 끊어버리는 방식으로 프로그램된다.
도 1은 종래의 리던던시 퓨즈 블락 어레이를 포함하는 메모리 장치를 설명하는 블락 다이어그램이다. 도 1을 참조하면, 메모리 장치(100)는 다수개의 뱅크들(110, 120, 130, 140)을 포함한다. A 뱅크(110)와 B 뱅크(120)는 제1 로우 디코더(150)를 공유하는 스택 뱅크 구조로 이루어진다. A 뱅크(110)와 B 뱅크(120)는 칼럼 디코더(미도시)를 공유하는 스택 뱅크 구조로 이루어질 수 있다. A 뱅크(110)와 B 뱅크(120)는 공유된 로우 디코더(150) 또는 칼럼 디코더에 의해 메모리 셀을 어드레싱한다. C 뱅크(130)와 D 뱅크(140)도 제2 로우 디코더(160)을 공유하는 스택 뱅크 구조를 갖는다.
제1 로우 디코더(150)에는 A 뱅크(110)와 B 뱅크(120)의 결함 행들을 리던던시 행들로 구제(repair)하기 위한 리던던시 퓨즈 블락 어레이들(151-158)이 배치된다. 리던던시 퓨즈 블락 어레이들(151-158)은 A 뱅크(110)와 B 뱅크(120)의 결함 열들을 리던던시 열들로 구제하는 것으로 사용될 수도 있다.
A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154)은 A 뱅크(110)에 인접하게 배치되고, B 뱅크용 리던던시 퓨즈 블락 어레이들(155-158)은 B 뱅크(110)에 인접하게 배치된다. 제2 로우 디코더(160)에서도 C 뱅크용 리던던시 퓨즈 블락 어레이들은 C 뱅크(130)에 인접하게 배치되고, D 뱅크용 리던던시 퓨즈 블락 어레이들은 D 뱅크(140)에 인접하게 배치된다.
결함 행들 구제를 위하여 메모리 장치(100)를 테스트하게 되면, 테스터기는 메모리 장치(100)의 한 방향, 예컨대 X축 방향으로 이동하면서 A 뱅크(110)의 결함 행들을 리던던시 행들로 대체시키기 위하여 A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154)을 프로그래밍한다. 이 후, 테스터기는, B 뱅크(110)의 결함 행들을 리던던시 행들로 대체시키기 위하여, 메모리 장치(100)의 Y 방향으로 이동한 후 X 방향으로 이동하면서 B 뱅크용 리던던시 퓨즈 블락 어레이들(158-155)을 프로그래밍한다.
한편, A 뱅크(110) 또는 B 뱅크(120)에서 발견되는 결함 행들의 수는 그다지 많지 않다. 이 때문에, A 뱅크(110)의 결함 행들을 구제하기 위해서 4개의 A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154) 모두가 필요치 않는다. 통상적으로, A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154) 중 1개 또는 2개의 리던던시 퓨즈 블락 어레이가 사용된다. 마찬가지로, B 뱅크(120)에서 발견되는 결함 행들의 수도 작기 때문에, B 뱅크용 리던던시 퓨즈 블락 어레이(158-155) 모두가 B 뱅크(120)의 결함 행들을 구제하기 위해 필요치 않는다.
그런데, 메모리 장치(100)는, A 뱅크(110)의 결함 행들을 구제하기 위해 X축 방향으로 이동하면서 A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154) 모두를 통과한 후, Y축 방향으로 이동한 후 X축 방향으로 이동하면서 B 뱅크(120)의 결함 행들을 구제하기 위하여 B 뱅크용 리던던시 퓨즈 블락 어레이들(158-155) 모두를 통과한다.
이에 따라, 메모리 장치(100)는 A 뱅크(110)의 결함 행들을 구제할 필요가 없는 여분의 A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154)을 통과하는 데 테스트 시간을 낭비한다. 게다가, 메모리 장치(100)는 테스터기가 X축 방향 - Y축 방향 - X축 방향으로 방향을 바꿈에 따라 테스트 시간이 더 길어지는 문제점을 지닌다.
본 발명의 목적은 결함 행들 또는 결함 열들을 구제하기 위한 테스트 시간을 줄일 수 있도록 배치된 리던던시 퓨즈 블락 어레이를 포함하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 배치 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 제1 행들 및 제1 열들에 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 뱅크와, 제2 행들 및 제2 열들에 배열되는 복수개의 제2 메모리 셀들을 포함하는 제2 뱅크와, 복수개의 리던던시 셀들이 배열된 리던던시 셀 블락과, 제1 및 제2 뱅크에 공유되고 제1 행들과 상기 제2 행들을 어드레싱하는 로우 디코더와, 로우 디코더 내에 포함되고 제1 메모리 셀들 중 결함 셀을 리던던시 셀로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들과, 그리고 로우 디코더 내에 포함되고 제2 메모리 셀들 중 결함 셀을 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 구비한다. 제1 뱅크용 리던던시 퓨즈 블락들과 제2 뱅크용 리던던시 퓨즈 블락들은, 로우 디코더 내에서 교대로 배치된다.
본 발명의 실시예들에 따라, 교대로 배치되는 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들은, 메모리 장치의 집적화 공정이 이루어지는 웨이퍼의 X 방향으로 배치될 수 있고, 적어도 2줄 이상 배치될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 메모리 장치는, 제1 행들 및 제1 열들에 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 뱅크와, 제2 행들 및 제2 열들에 배열되는 복수개의 제2 메모리 셀들을 포함하는 제2 뱅크와, 복수개의 리던던시 셀들이 배열된 리던던시 셀 블락과, 제1 및 제2 뱅크에 공유되고 제1 열들과 제2 열들을 어드레싱하는 칼럼 디코더와, 칼럼 디코더 내에 포함되고 제1 메모리 셀들 중 결함 셀을 리던던시 셀로 구제하는 제1 뱅크용 리던 던시 퓨즈 블락들과, 칼럼 디코더 내에 포함되고 제2 메모리 셀들 중 결함 셀을 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 구비한다. 제1 뱅크용 리던던시 퓨즈 블락들과 제2 뱅크용 리던던시 퓨즈 블락들은, 칼럼 디코더 내에서 교대로 배치된다.
본 발명의 실시예들에 따라, 교대로 배치되는 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들은, 메모리 장치의 집적화 공정이 이루어지는 웨이퍼의 Y 방향으로 배치될 수 있고, 적어도 2줄 이상 배치될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치의 배치 방법은 제1 뱅크와 제2 뱅크 사이에 제1 뱅크의 행들과 제2 뱅크의 행들을 어드레싱하는 로우 디코더를 배치하는 단계와, 로우 디코더 내에 제1 뱅크의 결함 셀을 리던던시 셀로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들을 배치하는 단계와, 그리고 로우 디코더 내에 제2 뱅크의 결함 셀을 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 제1 뱅크용 리던던시 퓨즈 블락들 사이에 교대로 배치하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 메모리 장치의 배치 방법은, 제1 뱅크와 제2 뱅크 사이에 제1 뱅크의 행들과 제2 뱅크의 행들을 어드레싱하는 칼럼 디코더를 배치하는 단계와, 칼럼 디코더 내에 제1 뱅크의 결함 셀을 리던던시 셀로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들을 배치하는 단계와, 그리고 칼럼 디코더 내에 제2 뱅크의 결함 셀을 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 제1 뱅크용 리던던시 퓨즈 블락들 사이에 교대 로 배치하는 단계를 포함한다.
따라서, 본 발명의 메모리 장치는 적어도 2개의 뱅크들이 로우 디코더 또는 칼럼 디코더를 공유하는 스택 뱅크 구조를 갖는다. 로우 디코더 또는 칼럼 디코더에, 두 뱅크들의 리던던시 퓨즈 블락 어레이들이 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 교대로 배치된다. 이에 따라, 테스터기는 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 방향 바꿈 없이 두 뱅크의 결함 행들 또는 결함 열들을 구제하여, 테스트 시간을 줄인다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블락 다이어그램이다. 도 2를 참조하면, 메모리 장치(200)는 다수개의 뱅크들(210, 220, 230, 240)을 포함한다.
A 뱅크(210)와 B 뱅크(220)는 제1 로우 디코더(250)를 공유하는 스택 뱅크 구조로 이루어진다. A 뱅크(210)와 B 뱅크(220)는 칼럼 디코더(미도시)를 공유하는 스택 뱅크 구조로 이루어질 수 있다. A 뱅크(210)와 B 뱅크(220)는 공유된 로우 디코더(250) 또는 칼럼 디코더에 의해 메모리 셀을 어드레싱한다. C 뱅크(230)와 D 뱅크(240)도 제2 로우 디코더(260) 또는 칼럼 디코더를 공유하는 스택 뱅크 구조를 갖는다.
제1 로우 디코더(250)에는 A 뱅크(210)와 B 뱅크(220)의 결함 행들을 리던던시 행들로 구제(repair)하기 위한 리던던시 퓨즈 블락 어레이들(251-258)이 배치된다. 리던던시 퓨즈 블락 어레이들(251-258)은 A 뱅크(210)와 B 뱅크(220)의 결함 열들을 리던던시 열들로 구제하는 것으로 사용될 수도 있다.
A 뱅크용 리던던시 퓨즈 블락 어레이들(251-254)과 B 뱅크용 리던던시 퓨즈 블락 어레이들(255-258)은 교대로 배치된다. 즉, A 뱅크(210)에 인접하게 제1 A 뱅크용 리던던시 퓨즈 블락 어레이(251) - 제1 B 뱅크용 리던던시 퓨즈 블락 어레이(255) - 제2 A 뱅크용 리던던시 퓨즈 블락 어레이(252) - 제2 B 뱅크용 리던던시 퓨즈 블락 어레이(256)가 배치된다. B 뱅크(220)에 인접하게 제3 A 뱅크용 리던던시 퓨즈 블락 어레이(253) - 제3 B 뱅크용 리던던시 퓨즈 블락 어레이(257) - 제4 A 뱅크용 리던던시 퓨즈 블락 어레이(254) - 제4 B 뱅크용 리던던시 퓨즈 블락 어레이(258)가 배치된다.
제2 로우 디코더(260)에서도 C 뱅크용 리던던시 퓨즈 블락 어레이들과 D 뱅크용 리던던시 퓨즈 블락 어레이들이 C 뱅크(230)와 D 뱅크(240)에 인접하게 교대로 배치된다.
결함 행들 구제를 위하여 메모리 장치(200)를 테스트하게 되면, 테스터기는 메모리 장치(200)의 한 방향, 예컨대 X축 방향으로 이동하면서, A 뱅크(210)의 결함 행들을 리던던시 행들로 대체시키기 위하여 제1 A 뱅크용 리던던시 퓨즈 블락 어레이(251)를 프로그래밍하고, B 뱅크(220)의 결함 행들을 리던던시 행들로 대체시키기 위하여 제1 B 뱅크용 리던던시 퓨즈 블락 어레이(255)를 프로그래밍한다.
A 뱅크(210)와 B 뱅크(220)에서 발견되는 결함 행들의 수가 그다지 많지 않으면, 테스터기는 X 방향으로 이동하면서 제1 A 뱅크용 리던던시 퓨즈 블락 어레이(251)와 제1 B 뱅크용 리던던시 퓨즈 블락 어레이(255) 만을 이용해서 A 뱅크(210)와 B 뱅크(220)의 결함 행들을 구제한다. 이렇게 되면, 테스터기는 A 뱅크(210)와 B 뱅크(220)를 위한 결함 테스트를 종료한다.
만약 A 뱅크(210)와 B 뱅크(220)에서 발견된 결함 행들의 수가 많다면, 테스터기는 X방향으로 이동하면서 제2 A 뱅크용 리던던시 퓨즈 블락 어레이(252)와 제2 B 뱅크용 리던던시 퓨즈 블락 어레이(256)을 더 이용해서 A 뱅크(210)와 B 뱅크(220)의 결함 행들을 구제한다. 이 후, 테스터기는 A 뱅크(210)와 B 뱅크(220)를 위한 결함 테스트를 종료한다.
따라서, 테스터기는 X축 방향으로 이동하면서 A 뱅크(210)와 B 뱅크(220)의 결함 행들의 구제를 마칠 수 있기 때문에, 종래의 A 뱅크(110, 도 1)의 결함 행들을 구제하기 위해 X축 방향으로 이동하면서 A 뱅크용 리던던시 퓨즈 블락 어레이들(151-154) 모두를 통과한 후, Y축 방향으로 이동한 후 다시 X축 방향으로 이동하면서 B 뱅크(120, 도 1)의 결함 행들을 구제하기 위하여 B 뱅크용 리던던시 퓨즈 블락 어레이들(158-155) 모두를 통과하는 것에 비하여 테스트 시간을 크게 줄일 수 있다.
한편, A 뱅크(210)와 B 뱅크(220)에서 발견된 결함 행들의 수가 매우 많다 면, 테스터기는 Y 방향으로 이동한 후 X 방향으로 이동하여 제4 B 뱅크용 리던던시 퓨즈 블락 어레이(258), 제4 A 뱅크용 리던던시 퓨즈 블락 어레이(254), 제3 B 뱅크용 리던던시 퓨즈 블락 어레이(257), 제3 A 뱅크용 리던던시 퓨즈 블락 어레이(253)을 더 이용해서 B 뱅크(220)와 A 뱅크(210)의 결함 행들을 구제한다.
통상적으로, A 뱅크(210)와 B 뱅크(220)에서 발견되는 결함 행들의 수는 작기 때문에, 테스터기는 X 방향으로만 이동하여 A 뱅크(210)와 B 뱅크(220)의 결함 행들을 구제할 수 있다. 테스터기가 X 방향 이동에서 Y 방향 이동으로 방향을 바꾸지 않아도 되기 때문에, 테스트 시간을 더욱 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 예컨대, 본원 발명의 실시예에서는 로우 디코더에 내장되는 리던던시 퓨즈 블락 어레이들에 대하여 기술하고 있으나, 칼럼 디코더에 A 뱅크용 리던던시 퓨즈 블락 어레이와 B 뱅크용 퓨즈 블락 어레이를 교대로 배치할 수 있다. 이 경우, 테스터기는 Y 방향으로 이동하면서 A 뱅크(210)와 B 뱅크(220)의 결함 행들을 구제할 수 있다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치는 적어도 2개의 뱅크들이 로우 디코더 또는 칼럼 디코더를 공유하는 스택 뱅크 구조를 갖는다. 로우 디코더 또는 칼럼 디코더 에, 두 뱅크들의 리던던시 퓨즈 블락 어레이들이 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 교대로 배치된다. 이에 따라, 테스터기는 웨이퍼의 X 축 방향으로 또는 Y축 방향으로 방향 바꿈 없이 두 뱅크의 결함 행들 또는 결함 열들을 구제하여, 테스트 시간을 줄인다.

Claims (18)

  1. 제1 행들 및 제1 열들에 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 뱅크;
    제2 행들 및 제2 열들에 배열되는 복수개의 제2 메모리 셀들을 포함하는 제2 뱅크;
    복수개의 리던던시 셀들이 배열된 리던던시 셀 블락;
    상기 제1 뱅크 및 상기 제2 뱅크에 공유되고, 상기 제1 행들과 상기 제2 행들을 어드레싱하는 로우 디코더;
    상기 로우 디코더 내에 포함되고, 상기 제1 메모리 셀들 중 결함 셀을 상기 리던던시 셀로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들; 및
    상기 로우 디코더 내에 포함되고, 상기 제2 메모리 셀들 중 결함 셀을 상기 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 구비하고,
    상기 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들은 상기 로우 디코더 내에서 웨이퍼의 제1 방향으로 교대로 배치되는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 방향은
    상기 웨이퍼의 X 방향인 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 교대로 배치된 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들이 적어도 2줄 이상 배치되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 제1 뱅크용 리던던시 퓨즈 블락들 또는 상기 제2 뱅크용 리던던시 퓨즈 블락들은
    상기 결함 셀과 연결되는 결함 행을 상기 리던던시 셀과 연결되는 리던던시 행으로 구제하는 것을 특징으로 하는 메모리 장치.
  6. 제1 행들 및 제1 열들에 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 뱅크;
    제2 행들 및 제2 열들에 배열되는 복수개의 제2 메모리 셀들을 포함하는 제2 뱅크;
    복수개의 리던던시 셀들이 배열된 리던던시 셀 블락;
    상기 제1 뱅크 및 상기 제2 뱅크에 공유되고, 상기 제1 열들과 상기 제2 열들을 어드레싱하는 칼럼 디코더;
    상기 칼럼 디코더 내에 포함되고, 상기 제1 메모리 셀들 중 결함 셀을 상기 리던던시 셀로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들; 및
    상기 칼럼 디코더 내에 포함되고, 상기 제2 메모리 셀들 중 결함 셀을 상기 리던던시 셀로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 구비하고,
    상기 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들은 상기 칼럼 디코더 내에서 웨이퍼의 제1 방향으로 교대로 배치되는 것을 특징으로 하는 메모리 장치.
  7. 삭제
  8. 제6항에 있어서, 상기 제1 방향은
    상기 웨이퍼의 Y 방향인 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서,
    상기 교대로 배치된 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들이 적어도 2줄 이상 배치되는 것을 특징으로 하는 메모리 장치.
  10. 제6항에 있어서, 상기 제1 뱅크용 리던던시 퓨즈 블락들 또는 상기 제2 뱅크용 리던던시 퓨즈 블락들은
    상기 결함 셀과 연결되는 결함 열을 상기 리던던시 셀과 연결되는 리던던시 열로 구제하는 것을 특징으로 하는 메모리 장치.
  11. 제1 뱅크와 제2 뱅크 사이에, 상기 제1 뱅크의 행들과 상기 제2 뱅크의 행들을 어드레싱하는 로우 디코더를 배치하는 단계;
    상기 로우 디코더 내에, 상기 제1 뱅크의 결함 행을 리던던시 행으로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들을 배치하는 단계; 및
    상기 로우 디코더 내에 웨이퍼의 제1 방향으로, 상기 제2 뱅크의 결함 행을 리던던시 행로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 상기 제1 뱅크용 리던던시 퓨즈 블락들 사이에 교대로 배치하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 배치 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 제1 방향은
    상기 웨이퍼의 X 방향인 것을 특징으로 하는 메모리 장치의 배치 방법.
  14. 제11항에 있어서,
    상기 교대로 배치된 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들이 적어도 2줄 이상 배치하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 배치 방법.
  15. 제1 뱅크와 제2 뱅크 사이에, 상기 제1 뱅크의 행들과 상기 제2 뱅크의 행들을 어드레싱하는 칼럼 디코더를 배치하는 단계;
    상기 칼럼 디코더 내에, 상기 제1 뱅크의 결함 열을 리던던시 열로 구제하는 제1 뱅크용 리던던시 퓨즈 블락들을 배치하는 단계; 및
    상기 칼럼 디코더 내에 웨이퍼의 제1 방향으로, 상기 제2 뱅크의 결함 열을 리던던시 열로 구제하는 제2 뱅크용 리던던시 퓨즈 블락들을 상기 제1 뱅크용 리던던시 퓨즈 블락들 사이에 교대로 배치하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 배치 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 제1 방향은
    상기 웨이퍼의 Y 방향인 것을 특징으로 하는 메모리 장치의 배치 방법.
  18. 제15항에 있어서,
    상기 교대로 배치된 제1 뱅크용 리던던시 퓨즈 블락들과 상기 제2 뱅크용 리던던시 퓨즈 블락들이 적어도 2줄 이상 배치하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 배치 방법.
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