KR100738967B1 - 반도체 메모리의 상태 데이터 출력장치 - Google Patents

반도체 메모리의 상태 데이터 출력장치 Download PDF

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Abstract

본 발명은 반도체 메모리의 상태 데이터를 저장하는 저장 수단, 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부, 소정 제어신호에 따라 상기 출력 패드부로 상기 상태 데이터를 선택적으로 출력하는 다중화 수단, 및 외부의 상태 데이터 출력 명령과 데이터 윗스 정보에 따라 상기 제어신호를 생성하는 제어부를 포함한다.
상태 데이터, MUX, 레지스터

Description

반도체 메모리의 상태 데이터 출력장치{Apparatus for Outputting Status Data of Semiconductor Memory}
도 1은 반도체 메모리의 데이터 윗스별 상태 데이터 테이블,
도 2는 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치를 나타낸 블록도,
도 3은 도 2의 레지스터 블록의 구성을 나타낸 블록도,
도 4는 도 3의 DI 레지스터의 구성을 나타낸 회로도,
도 5는 도 3의 RI 레지스터의 구성을 나타낸 회로도,
도 6은 도 3의 DW 레지스터의 구성을 나타낸 회로도,
도 7은 도 2의 MUX의 구성을 나타낸 블록도,
도 8은 도 7의 제 1 MUX의 구성을 나타낸 회로도,
도 9는 도 7의 제 2 MUX의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 레지스터 블록 110: DI 레지스터
120: RI 레지스터 130: DW 레지스터
140: DT 레지스터 150: DS 레지스터
200: MUX 210: 제 1 MUX
220: 제 2 MUX 300: 출력 패드부
400: 제어부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 상태 데이터 출력장치에 관한 것이다.
종래에는 반도체 메모리 상태 데이터를 외부의 요청에 따라 출력하는 SRR(Status Register Read) 기능이 구비되어 있지 않았다.
반도체 메모리 상태 데이터는 디바이스 아이덴티피케이션(Device Identification: 이하, DI), 리비전 아이덴티피케이션(Revision Identification: 이하, RI), 리프레시 레이트(Refresh Rate: 이하, RR), 디바이스 윗스(Device Width: 이하, DW), 디바이스 타입(Device Type: 이하, DT), 덴시티(Density: 이하, DS)를 포함한다.
이때 DI는 제조사 구분 정보로서 고정 정보이고, RI는 리비전 수행 버전을 정의하는 정보로서 가변 정보이고, RR은 리프레시 수행 타이밍 관련 정보로서 가변 정보이고, DW는 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보로서 가변 정보이고, DT는 반도체 메모리의 종류를 정의하는 정보로서 고정 정보이며, DS는 반도체 메모리의 용량 관련 정보로서 고정 정보이다.
이때 DW가 X16일 경우 한 번의 어드레스 입력에 따라 16비트의 데이터가 출 력되며, X32일 경우 한 번의 어드레스 입력에 따라 32비트의 데이터가 출력된다.
그러나 반도체 메모리에 관련된 JEDEC Spec의 변동에 따라 SRR 기능이 요청되었지만 이에 해당하는 장치 구성이 구비되어 있지 않을 뿐만 아니라, SRR 기능을 제공하기 위한 장치를 구성하더라도 두 종류 이상의 디바이스 윗스 예를 들어, X16, X32를 제공하는 반도체 메모리의 경우, 도 1과 같이 출력 패드(DQ0 ~ DQ31)가 중복되는 문제가 발생한다.
즉, DQ0 ~ DQ7과 DQ16 ~ DQ23의 경우 X32와 X16에서 독립적으로 사용되는데 반하여, DQ8 ~ DQ15의 경우 X32와 X16에서 공용으로 사용되며 출력되는 상태 데이터가 다르므로 데이터 윗스별로 상태 데이터 출력을 제어하는 장치를 구성하는 것이 매우 복잡하다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 간단한 로직 구성을 통해 다중 데이터 윗스 각각에 대해 적정한 출력 패드로 상태 데이터를 출력할 수 있도록 한 반도체 메모리의 상태 데이터 출력장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 반도체 메모리의 상태 데이터를 저장하는 저장 수단; 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부; 소정 제어신호에 따라 상기 출력 패드부로 상기 상태 데이터를 선택적으로 출력하는 다중화 수단; 및 외부의 상태 데이터 출력 명령과 데이터 윗스 정보에 따라 상기 제어신호를 생성하는 제어부를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치를 나타낸 블록도, 도 3은 도 2의 레지스터 블록의 구성을 나타낸 블록도, 도 4는 도 3의 DI 레지스터의 구성을 나타낸 회로도, 도 5는 도 3의 RI 레지스터의 구성을 나타낸 회로도, 도 6은 도 3의 DW 레지스터의 구성을 나타낸 회로도, 도 7은 도 2의 MUX의 구성을 나타낸 블록도, 도 8은 도 7의 제 1 MUX의 구성을 나타낸 회로도, 도 9는 도 7의 제 2 MUX의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 도 2에 도시된 바와 같이, 반도체 메모리의 상태 데이터를 저장하는 저장 수단인 레지스터 블록(100), 적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부(300), 제어신호에 따라 상기 출력 패드부(300)로 상기 레지스터 블록(100)에 저장된 상태 데이터(SRR_REG<0:7, 11:15>)와 별도의 내부 회로블록에서 제공받는 상태 데이터(SRR_REG<8:10>)를 선택적으로 출력하는 다중화부(MUX)(200), 및 외부의 상태 데이터 출력 명령(SRR)과 데이터 윗스 정보(X16, X32)에 따라 상기 제어신호를 생성하는 제어부(400)를 포함한다.
상기 레지스터 블록(100)은 고정 상태 데이터를 저장하는 적어도 하나의 제 1 레지스터, 제 1 가변 상태 데이터를 저장하는 적어도 하나의 제 2 레지스터, 및 제 2 가변 상태 데이터를 저장하는 적어도 하나의 제 3 레지스터를 포함한다.
상기 도 3에 도시된 바와 같이, 제 1 레지스터는 디바이스 아이덴티피케이션(Device Identification: 이하, DI) 데이터(SRR_REG<0:3>)를 저장하는 DI 레지스터(110), 디바이스 타입(Device Type: 이하, DT) 데이터(SRR_REG<12>)를 저장하는 DT 레지스터(140), 및 덴시티(Density: 이하, DS) 데이터(SRR_REG<13:15>)를 를 저장하는 DS 레지스터(150)를 포함한다.
상기 제 2 레지스터는 리비전 아이덴티피케이션(Revision Identification: 이하, RI) 데이터(SRR_REG<4:7>)를 저장하는 RI 레지스터(120)를 포함한다.
상기 제 3 레지스터는 디바이스 윗스(Device Width: 이하, DW) 데이터(SRR_REG<11>)를 저장하는 DW 레지스터(130)를 포함한다.
상기 제 1 레지스터 즉, DI 레지스터(110), DT 레지스터(140), 및 DS 레지스터(150)는 동일하게 구성되며, 그 중 하나로서 DI 레지스터(110)의 구성을 살펴보면, 도 4에 도시된 바와 같이, 전원단(VDD) 또는 접지단(VSS)과 연결된 메탈 옵션(Metal Option)(111)을 포함한다. 이때 메탈 옵션(111)은 저장하고자 하는 데이터의 비트 수 만큼 구비된다. 그리고 메탈 옵션(111)을 전원단 또는 접지단에 연결함에 따라 하이 또는 로우 데이터를 저장할 수 있으며, 제조후 가변되지 않는 데이터 저장을 위해 사용된다.
상기 제 2 레지스터 즉, RI 레지스터(120)는 도 5에 도시된 바와 같이, 일단이 전원단(VDD)에 연결된 퓨즈(F), 소오스가 상기 퓨즈(F)의 타단과 연결되고 드레 인이 접지되며 게이트에 파워업 펄스(PWRP)를 입력받는 제 1 트랜지스터(M21), 입력단이 상기 퓨즈(F)의 타단과 연결된 메탈 옵션(121), 상기 메탈 옵션(121)과 연결된 제 1 인버터(IV20), 상기 제 1 인버터(IV20)의 입력단에 소오스가 연결되고 드레인이 접지되며 게이트에 상기 제 1 인버터(IV20)의 출력단이 연결된 래치 트랜지스터(M22), 및 제 2 인버터(IV21)와 제 3 인버터(IV22)로 이루어져 상기 제 1 인버터(IV20)의 출력을 입력받는 버퍼를 포함한다. 이때 퓨즈(F) 및 메탈 옵션(121)을 이용하여 하이 또는 로우 데이터를 저장할 수 있다. 즉, 메탈 옵션(121)을 퓨즈(F) 측에 연결한 상태에서 퓨즈(F)를 컷팅한 경우 초기 파워업 펄스(PWRP)에 의해 하이가 저장된다. 또한 메탈 옵션(121)을 VDD 또는 VSS에 연결하여 로우 또는 하이를 저장할 수 있으며, 제조후 가변 가능한 데이터 저장을 위해 사용된다.
상기 제 3 레지스터 즉, DW 레지스터(130)는 도 6에 도시된 바와 같이, 데이터 윗스 신호(X32)를 입력받는 제 1 인버터(IV31), 입력단이 접지되고 상기 제 1 인버터(IV31)의 출력에 따라 턴온되는 제 1 패스 게이트(PG31), 입력단이 전원단과 연결되고 상기 제 1 인버터(IV31)의 출력에 따라 턴온되는 제 2 패스 게이트(PG32), 제 2 및 제 3 인버터(IV32, IV33)로 구성되어 상기 제 1 패스 게이트(PG31) 및 제 2 패스 게이트(PG32)의 출력을 입력받는 래치(131), 상기 래치(131)의 출력을 입력받는 제 2 인버터(IV34)를 포함한다. 이때 반도체 메모리의 데이터 윗스가 X32일 경우 X32 신호가 하이이고, 데이터 윗스가 X16일 경우 X32 신호가 로우이다. 따라서 데이터 윗스에 따라 하이 또는 로우가 저장되며, 제조후 가변 가능한 데이터 저장을 위해 사용된다.
한편, 리프레시 레이트(Refresh Rate: 이하, RR) 데이터(SRR_REG<8:10>)는 반도체 메모리 내부의 동작조건 예를 들어, 온도 등에 따라 수시로 가변될 수 있으므로 레지스터에 저장하지 않고, RR을 조정하는 별도의 회로블록에서 제공된다.
상기 다중화부(200)는 도 7에 도시된 바와 같이, 상태 데이터 출력 제어신호에 따라 상태 데이터를 상기 복수개의 출력 패드 중에서 독립적으로 사용되는 출력 패드(DQ<0:7, 16:23>)로 출력하는 제 1 다중화부(210), 및 데이터 윗스 상태 데이터 출력 제어신호에 따라 상태 데이터를 상기 복수개의 출력 패드 중에서 공용으로 사용되는 출력 패드(DQ<8:15>)로 선택적으로 출력하는 제 2 다중화부(220)를 포함한다.
상기 제 1 다중화부(210)는 도 8에 도시된 바와 같이, 일반 데이터 출력 제어신호(이하, MX_CTRL)를 입력받는 제 1 인버터(IV41), 상기 제 1 인버터(IV41)의 출력에 따라 일반 데이터(GIO)를 출력하는 제 1 패스 게이트(PG41), 상태 데이터 출력 제어신호(이하, SRR_FLAG)를 입력받는 제 2 인버터(IV42), 상기 제 2 인버터(IV42)의 출력에 따라 상태 데이터(SRR_REG)를 출력하는 제 2 패스 게이트(PG42), 상기 제 1 패스 게이트(PG41) 및 제 2 패스 게이트(PG42)의 출력을 입력받는 래치(211), 상기 래치(211)의 출력을 입력받는 제 3 인버터(IV45)를 포함하는 선택수단이 상기 출력 패드부(300)의 출력 패드 중에서 독립적으로 사용되는 출력 패드(DQ<0:7, 16:23>)의 수 만큼 즉, 16개 구비된다. 이때 상태 데이터가 출력되지 않는 출력 패드(DQ<24:31>)에 대해서는 일반 데이터만 출력하면 되므로 제 1 인버터(IV41), 제 1 패스 게이트(PG41), 래치(211), 및 제 3 인버터(IV45)로 구성되는 셋트가 추가로 8개 구비된다.
상기 제 2 다중화부(220)는 도 9에 도시된 바와 같이, 제 1 데이터 윗스 상태 데이터 출력 제어신호(이하, SRR_FLAG16)를 입력받는 제 1 인버터(IV51), 상기 제 1 인버터(IV51)의 출력에 따라 제 1 데이터 윗스 상태 데이터(이하, SRR_REG16)를 출력하는 제 1 패스 게이트(PG51), 제 2 데이터 윗스 상태 데이터 출력 제어신호(이하, SRR_FLAG32)를 입력받는 제 2 인버터(IV52), 상기 제 2 인버터(IV52)의 출력에 따라 제 2 데이터 윗스 상태 데이터(이하, SRR_REG32)를 출력하는 제 2 패스 게이트(PG52), 제 1 일반 데이터 출력 제어신호(이하, SEL<0>)를 입력받는 제 3 인버터(IV53), 상기 제 3 인버터(IV53)의 출력에 따라 제 1 일반 데이터(이하, GIO<0>)를 출력하는 제 3 패스 게이트(PG53), 제 2 일반 데이터 출력 제어신호(이하, SEL<1>)를 입력받는 제 4 인버터(IV54), 상기 제 4 인버터(IV54)의 출력에 따라 제 2 일반 데이터(이하, GIO<1>)를 출력하는 제 4 패스 게이트(PG54), 및 상기 제 1 내지 제 4 패스 게이트(PG51 ~ PG54)의 출력을 입력받는 래치(221), 및 상기 래치(221)의 출력을 입력받는 제 5 인버터(IV57)를 포함하는 선택수단이 상기 출력 패드부(300)의 출력 패드 중에서 공용으로 사용되는 출력 패드(DQ<8:15>)의 수 만큼 즉, 8개 구비된다.
이때 SRR_REG16은 데이터 윗스 X16에 해당하는 순번의 SRR_REG이고, SRR_REG32는 데이터 윗스 X32에 해당하는 순번의 SRR_REG이다. 예를 들어, SRR_REG16이 SRR_REG<0>인 경우 SRR_REG32는 SRR_REG<8>이다.
상기 제어부(400)는 외부의 상태 데이터 출력 명령(SRR)과 데이터 윗스 정 보(X16, X32)를 디코딩하여 상기 SRR_FLAG, SRR_FLAG16, SRR_FLAG32, MX_CTRL을 생성하는 일반적인 디코더로 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 상태 데이터 출력장치의 동작을 설명하면 다음과 같다.
상기 다중화부(200)에 레지스터 블록(100)으로부터 SRR_REG<0:7, 11:15>가 입력되고, 리프레시 레이트에 관련된 회로블록에서 SRR_REG<8:10>이 입력되고, 일반 데이터인 GIO가 입력된다. 이때 GIO는 X16일 경우 16비트, X32일 경우 32비트이다.
상기 제어부(400)는 SRR, X16, X32를 디코딩하여 SRR_FLAG, SRR_FLAG16, SRR_FLAG32, MX_CTRL을 생성한다.
즉, X16 또는 X32가 인에이블되고 SRR이 디스에이블된 경우 MX_CTRL을 하이로 인에이블시키고, SRR_FLAG를 로우로 디스에이블시킨다.
따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 GIO를 출력하고, 도 9의 제 2 다중화부(220)를 통해 GIO<0> 또는 GIO<1> 중에서 X16 또는 X32에 해당하는 데이터를 출력한다.
한편, 상기 제어부(400)는 X16이 인에이블되고 SRR이 인에이블된 경우 MX_CTRL을 로우로 디스에이블시키고, SRR_FLAG와 SRR_FLAG16을 하이로 인에이블시킨다.
따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 SRR_REG<8:15>를 출력 패드부(300)의 DQ<16:23>로 출력하고, 도 9의 제 2 다중화부(220)를 통해 SRR_REG<0:7>를 출력 패드부(300)의 DQ<8:15>로 출력한다.
한편, 상기 제어부(400)는 X32가 인에이블되고 SRR이 인에이블된 경우 MX_CTRL을 로우로 디스에이블시키고, SRR_FLAG와 SRR_FLAG32를 하이로 인에이블시킨다.
따라서 다중화부(200)는 도 8의 제 1 다중화부(210)를 통해 SRR_REG<0:7>를 출력 패드부(300)의 DQ<0:7>로 출력하고, 도 9의 제 2 다중화부(220)를 통해 SRR_REG<8:15>를 출력 패드부(300)의 DQ<8:15>로 출력한다.
결국, 본 발명은 데이터 윗스가 X16일 경우 규격에서 요구하는 출력 패드(DQ<8:23>)를 통해 상태 데이터(SRR_REG<0:15>)를 출력하고, 데이터 윗스가 X32일 경우 규격에서 요구하는 출력 패드(DQ<0:15>)를 통해 상태 데이터(SRR_REG<0:15>)를 출력한다.
이와 같이 본 발명은 일반 데이터와 상태 데이터의 출력을 위한 다중화부를 제어하여 데이터 윗스에 상관없이 일반 데이터는 물론이고 상태 데이터 또한 자유롭게 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리의 상태 데이터 출력장치는 SRR 기능을 지원할 수 있으며, 다중 데이터 윗스를 지원하는 반도체 메모리에서도 SRR 기능을 지원할 수 있다. 또한 출력 패스 제어를 통해 SRR 기능을 지원하므로 추가적인 회로설계 또한 간단하다.

Claims (11)

  1. 반도체 메모리의 상태 데이터를 저장하는 저장 수단;
    적어도 두 종류의 데이터 윗스(Data Width)에 대해 일부의 출력 패드가 공통으로 사용되는 복수개의 출력 패드가 구비된 출력 패드부;
    소정 제어신호에 따라 상기 출력 패드부로 상기 상태 데이터를 선택적으로 출력하는 다중화 수단; 및
    외부의 상태 데이터 출력 명령과 데이터 윗스 정보에 따라 상기 제어신호를 생성하는 제어부를 포함하는 반도체 메모리의 상태 데이터 출력장치.
  2. 제 1 항에 있어서,
    상기 저장 수단은
    고정 상태 데이터를 저장하는 적어도 하나의 제 1 레지스터,
    제 1 가변 상태 데이터를 저장하는 적어도 하나의 제 2 레지스터, 및
    제 2 가변 상태 데이터를 저장하는 적어도 하나의 제 3 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  3. 제 2 항에 있어서,
    상기 고정 상태 데이터는 디바이스 아이덴티피케이션(Device Identification), 디바이스 타입(Device Type), 및 덴시티(Density)를 포함하는 것 을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  4. 제 2 항에 있어서,
    상기 제 1 레지스터는
    전원단 또는 접지단과 연결된 메탈 옵션(Metal Option)을 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  5. 제 2 항에 있어서,
    상기 제 1 가변 상태 데이터는 리비전 아이덴티피케이션(Revision Identification)을 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  6. 제 2 항에 있어서,
    상기 제 2 레지스터는
    전원단에 연결된 퓨즈,
    입력단이 상기 퓨즈와 연결된 인버터, 및
    상기 인버터의 출력단과 연결된 래치 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  7. 제 2 항에 있어서,
    상기 제 2 가변 상태 데이터는 디바이스 윗스(Device Width)인 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  8. 제 2 항에 있어서,
    상기 제 3 레지스터는
    입력단이 접지단과 연결되고 데이터 윗스에 따라 턴온되는 제 1 스위치,
    입력단이 전원단과 연결되고 상기 데이터 윗스에 따라 턴온되는 제 2 스위치,
    상기 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치, 및
    상기 래치의 출력을 입력받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  9. 제 1 항에 있어서,
    상기 다중화 수단은
    상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 상기 복수개의 출력 패드 중에서 독립적으로 사용되는 출력 패드로 출력하는 제 1 다중화부, 및
    데이터 윗스 상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 상기 복수개의 출력 패드 중에서 공용으로 사용되는 출력 패드로 선택적으로 출력하는 제 2 다중화부를 포함하는 것을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  10. 제 9 항에 있어서,
    상기 제 1 다중화부는
    일반 데이터 출력 제어신호에 따라 일반 데이터를 출력하는 제 1 스위치,
    상기 상태 데이터 출력 제어신호에 따라 상기 상태 데이터를 출력하는 제 2 스위치, 및
    상기 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치를 포함하는 선택수단이 복수개 구성됨을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
  11. 제 9 항에 있어서,
    상기 제 2 다중화부는
    적어도 두개의 데이터 윗스 상태 데이터 출력 제어신호 각각에 따라 데이터 윗스별 상태 데이터를 출력하는 복수개의 제 1 스위치,
    적어도 두개의 일반 데이터 출력 제어신호 각각에 따라 상기 데이터 윗스별 일반 데이터를 출력하는 복수개의 제 2 스위치, 및
    상기 복수개의 제 1 스위치 및 제 2 스위치의 출력을 입력받는 래치를 포함하는 선택수단이 복수개 구성됨을 특징으로 하는 반도체 메모리의 상태 데이터 출력장치.
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* Cited by examiner, † Cited by third party
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KR970076200A (ko) * 1996-05-16 1997-12-12 배순훈 범용의 데이터입력/출력장치
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KR20040002269A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 장치

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