KR100738766B1 - 반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법 - Google Patents

반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법 Download PDF

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Abstract

반도체 기판과 전계 효과형 트랜지스터 및 그 제조 방법에 있어서, 관통 전위 밀도를 낮게, 또한 표면 거칠기도 작게 하기 위해서, Si 기판 상에, 기초 재료의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 복수회 반복하고, Ge 조성비가 성막 방향으로 경사를 가지고 계단 형상으로 변화하는 SiGe층을 성막하는 공정과, SiGe층을 형성하는 도중 또는 형성 후에 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하는 열처리 공정과, SiGe층 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하는 연마 공정을 가진다.

Description

반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법{METHOD FOR PRODUCING SEMICONDUCTOR SUBSTRATE AND METHOD FOR FABRICATING FIELD EFFECT TRANSISTOR}
본 발명은, 고속 MOSFET 등에 이용되는 반도체 기판과 전계 효과형 트랜지스터 및 왜곡 Si층 등을 형성하기 위해서 적합한 SiGe층의 형성 방법 및 이를 이용한 왜곡 Si층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
최근, Si(실리콘) 웨이퍼 상에 SiGe(실리콘·게르마늄)층을 개재하여 에피택셜 성장한 왜곡 Si층을 채널 영역에 이용한 고속의 MOSFET, MODFET, HEMT가 제안되어 있다. 이 왜곡 Si-FET에서는, Si에 비해 격자 정수가 큰 SiGe에 의해 Si층으로부터 잡아당겨 왜곡이 생기고, 이 때문에 Si의 밴드 구조가 변화하여 축퇴가 해제되어 캐리어 이동도가 높아진다. 따라서, 이 왜곡 Si층을 채널 영역으로서 이용함으로써 통상의 1.5∼8배 정도의 고속화가 가능하게 되는 것이다. 또한, 공정으로서 CZ법에 의한 통상의 Si 기판을 기판으로서 사용할 수 있고, 종래의 CMOS 공정에서 고속 CMOS를 실현가능하게 하는 것이다.
그러나, FET의 채널 영역으로서 요구되는 상기 왜곡 Si층을 에피택셜 성장시 키기 위해서는, Si 기판 상에 양질의 SiGe층을 에피택셜 성장시킬 필요가 있는데, Si와 SiGe와의 격자 정수의 차이로부터, 전위(轉位) 등에 의해 결정성(結晶性)에 문제가 있다. 이 때문에, 종래, 이하와 같은 다양한 제안이 행해졌다.
예를 들면, SiGe의 Ge 조성비를 일정한 완만한 경사로 변화시킨 버퍼층을 이용하는 방법, Ge(게르마늄) 조성비를 스텝 형상(계단 형상)으로 변화시킨 버퍼층을 이용하는 방법, Ge 조성비를 초격자 형상으로 변화시킨 버퍼층을 이용하는 방법 및 Si의 오프 컷 웨이퍼(off cut wafer)를 이용하여 Ge 조성비를 일정한 경사로 변화시킨 버퍼층을 이용하는 방법 등이 제안되어 있다(특허문헌 1∼4 등).
이하에, 문헌을 열거한다.
특허문헌 1 : 미국특허 제5,442,205호 명세서
특허문헌 2 : 미국특허 제5,221,413호 명세서
특허문헌 3 : 국제 공개 제98/00857호 팜플렛
특허문헌 4 : 일본국 특개평 6-252046호 공보
그러나, 상기 종래의 기술에서는, 이하와 같은 과제가 남겨져 있다.
즉, 상기 종래의 기술을 이용해 성막(成膜)된 SiGe의 결정성은, 관통 전위 밀도가 디바이스로서 요구되는 레벨에는 미치지 않는 나쁜 상태였다. 또한, 실제로 디바이스를 제작할 때에 불량의 원인이 되는 표면 거칠기(roughness)에 대해서도 전위 밀도가 낮은 상태에서 양호한 것을 얻는 것이 곤란했다. 이 표면 거칠기는, 내부의 전위 때문에 생긴 요철이 표면에까지 영향을 미친 것이다.
예를 들면, Ge 조성비를 경사시킨 버퍼층을 이용하는 경우에는, 관통 전위 밀도를 비교적 낮게 할 수 있지만, 표면 거칠기가 악화되어 버리는 문제가 있고, 반대로 Ge 조성비를 계단 형상으로 한 버퍼층을 이용하는 경우에는, 표면 거칠기를 비교적 적게 할 수 있지만, 관통 전위 밀도가 커지는 문제가 있다. 또한, 오프 컷 웨이퍼를 이용하는 경우에는, 전위가 성막 방향이 아니라 옆으로 빠지기 쉬운데, 아직 충분한 저전위화를 도모하는 것은 없다.
또한, SiGe층이나 그 위에 성막한 Si층 등에 디바이스를 제조하는 공정에서는, 다양한 열처리가 실시되는데, 이 때, SiGe층이나 Si층의 표면이나 계면에 거칠기의 악화가 생기는 문제가 있다.
본 발명은, 전술의 과제에 비추어 이루어진 것으로, 관통 전위 밀도가 낮고, 표면 거칠기도 작은 동시에, 디바이스 제조 공정 등의 열처리 시에 있어서의 표면이나 계면의 거칠기의 악화를 막을 수 있는 반도체 기판과 전계 효과형 트랜지스터 및 SiGe층의 형성 방법 및 이를 이용한 왜곡 Si층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 기판의 제조 방법은, Si 기판 상에 SiGe층을 형성한 반도체 기판의 제조 방법으로서,
상기 Si 기판 상에, 기초(下地) 재료의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 상기 경사 조성층이 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 가지고 계단 형상으로 변화하는 SiGe층을 성막하는 공정과,
상기 SiGe층을 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하는 열처리 공정과,
상기 SiGe층 형성 후에 상기 열처리로 생긴 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖는 것에 의해 상기 과제를 해결하였다.
또한, 본 발명의 SiGe층의 형성 공정에서,
상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 2부터 7회까지의 회수로 반복하는 수단이나,
상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 3 또는 4회 반복하는 수단을 채용하는 것도 가능하다.
본 발명에 있어서, 상기 연마 공정 후에 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시키는 것이 바람직하다.
본 발명의 전계 효과형 트랜지스터의 제조 방법은, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법으로서,
상기 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡 Si층에 상기 채널 영역을 형성함으로써 상기 과제를 해결하였다.
본 발명의 반도체 기판은, Si 기판 상에, 기초 재료의 Ge 조성비로부터 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 상기 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비한 반도체 기판으로서,
상기의 어느 1항 기재의 반도체 기판의 제조 방법에 의해 제작된 것에 의해 상기 과제를 해결하였다.
본 발명의 반도체 기판에 있어서,
상기 SiGe 버퍼층은, 상기 경사 조성층과 상기 일정 조성층과의 2층을 한쌍으로 하여 이를 2부터 7쌍까지 적층 상태로 하여 구성되는 수단이나,
상기 SiGe 버퍼층은, 상기 경사 조성층과 상기 일정 조성층과의 2층을 한쌍으로 하고 이를 3 또는 4쌍 적층 상태로 하여 구성되는 수단을 채용하는 것도 가능하다.
또한, 본 발명의 반도체 기판에 있어서,
상기 SiGe 버퍼층은, 상기 Si 기판측으로부터 상기 경사 조성층 및 상기 일정 조성층의 두께가 점차 얇게 설정되는 것이 가능하다.
또한, Si 기판 상에 SiGe층을 개재하여 왜곡 Si층이 형성된 반도체 기판으로서,
상기의 반도체 기판의 제조 방법에 의해 제작되는 것이 가능하다.
본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서,
상기의 전계 효과형 트랜지스터의 제조 방법에 의해 제작된 것에 의해 상기 과제를 해결하였다.
본 발명자 등은, SiGe의 성막 기술에 대해서 연구를 행한 결과, SiGe층을 성막 할 때에, 성막 중에 발생하는 결정 중의 전위는, 막 조성과의 관계로 이하와 같은 경향을 갖는다는 지견을 얻었다.
(1) 조성 일정층 중에서는, 전위가 {1 1 1} 면에 따라, 막 표면을 향해 진전/관통한다.
(2) 조성이 다른 조성 일정층의 적층 계면에서는, 많은 전위가 발생한다.
(3) 조성이 다른 조성 일정층의 적층 계면에서는, 가로방향(성막 방향으로 직교하는 방향:<1 1 0> 방향)으로 전위가 진전되기 쉬운데, {1 1 1} 면에 따라 막 표면을 향해 진전/관통하는 전위도 많이 존재한다.
(4) 조성 경사층 중에서는, 전위가 {1 1 1} 면보다도 낮고, 완만한 각도로, 막 표면을 향해 진전/관통한다.
따라서, Ge 조성비를 단순한 계단 형상으로 하여 성막하면, 급준한 조성 변화가 이루어지는 계면에서 많은 전위가 고밀도로 발생하는 동시에, 이 전위가, 성막 방향으로 직교하는 방향:<1 1 0> 방향으로 진전하는 전위와, {1 1 1}면에 따라, 막 표면을 향해 진전/관통하는 전위가 된다고 생각된다. 또한, Ge 조성비를 단순한 경사 상태로 하여 성막하면, 전위는 {1 1 1}면보다도 낮고, 완만한 각도로, 막 표면을 향해 진전하는데, 조성 변화의 급준한 계면이 없으므로, 전위를 효율적으로 성막 방향으로 직교하는 방향:<1 1 0> 방향으로 향하게 하는 효력이 작고, 결과적으로, 막 표면에 도달하는 전위가 많다고 생각된다.
이들에 대해, 본 발명의 SiGe층의 형성 방법에서는, 기초 재료(성장할 때의 기초가 Si 기판인 경우는 Si, 또는 일정 조성층의 경우는 SiGe)의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 복수회 반복하고, 또한 본 발명의 반도체 기판에서는, 경사 조성층과 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하고 있으므로, 경사 조성층과 일정 조성층이 교대로 복수단 형성되어 Ge 조성비가 경사 계단 형상의 층으로 되고, 전위 밀도가 작고 또한 표면 거칠기가 작은 SiGe층을 형성할 수 있다.
즉, 계면에서 전위가 가로 방향으로 진행되기 쉽게 되어, 관통 전위가 생기기 어렵게 된다. 또한, 계면에서의 조성 변화가 작기 때문에, 계면에서의 전위 발생이 억제되어, 경사 조성층의 층 내에서 전위가 균등하게 발생하여, 표면 거칠기의 악화를 억제할 수 있다.
본 발명의 반도체 기판은, 상기 SiGe 버퍼층이, 상기 경사 조성층과 상기 일정 조성층의 2층을 한쌍으로 하여 이를 2부터 7쌍까지 적층 상태로 하여 구성되는 것이 바람직하다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 2부터 7회까지의 회수로 반복하는 것이 바람직하다. 즉, 1회의 경사 조성층 및 일정 조성층의 형성을 1단계로 하면, 후술하는 바와 같이, 단계수를 늘려가면 관통 전위 밀도가 저하하는 단계수가 있어서, 경사 조성층 및 일정 조성층을 2부터 7단계까지의 단계로 반복하여 형성한 경우, 관통 전위 밀도를 1단계의 반 이하로 저하시킬 수 있기 때문이다.
본 발명의 반도체 기판은, 상기 SiGe 버퍼층이, 상기 경사 조성층과 상기 일정 조성층의 2층을 한쌍으로 하여 이를 3 또는 4쌍 적층 상태로 하여 구성되는 것이 바람직하다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 3 또는 4회 반복하는 것이 바람직하다. 즉, 후술하는 바와 같이, 표면 거칠기가 가장 저하하는 최적의 단계수가 있어, 경사 조성층 및 일정 조성층을 3 또는 4단계 반복 형성한 경우, 가장 표면 거칠기를 저하시킬 수 있기 때문이다.
본 발명의 반도체 기판은, 상기 SiGe 버퍼층이, 상기 Si 기판측으로부터 상기 경사 조성층 및 상기 일정 조성층의 두께가 점차 얇게 설정되는 것도 효과적이다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정에서, 각각 반복할 때마다 경사 조성층 및 일정 조성층의 두께를 점차 얇게 하는 것도 효과적이다. 즉, 전위는 Ge 조성비가 높을수록 발생하기 쉬워지므로, 동일 두께로 성막을 반복한 경우, 상층일수록 전위가 많이 발생하는데 대해, 본 발명과 같이, 반복할 때마다 경사 조성층 및 일정 조성층의 두께를 점차 얇게함으로써, 각 층에서 보다 전위를 균등하게 발생시킬 수 있다.
본 발명의 반도체 기판은, Si 기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 SiGe층의 형성 방법에 의해 상기 SiGe층이 형성되는 것을 특징으로 한다. 즉, 이 반도체 기판에서는, 상기 본 발명의 SiGe층의 형성 방법에 의해 SiGe층이 형성되어 있으므로, 전위 밀도가 작고, 또한 표면 거칠기가 작은 양질의 SiGe층이 얻어지고, 예를 들면 왜곡 Si층을 SiGe층 상에 형성하기 위한 기판으로서 적합하다.
본 발명의 반도체 기판은, 상기 본 발명의 반도체 기판의 상기 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 배치된 왜곡 Si층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 왜곡 Si층의 형성 방법은, Si 기판 상에 SiGe층을 개재하여 왜곡 Si층을 형성하는 방법으로서, 상기 Si 기판 상에, 상기 본 발명의 SiGe층의 형성 방법에 의해 SiGe 버퍼층을 에피택셜 성장시키는 공정과, 상기 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시키는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은, Si 기판 상에 SiGe층을 개재하여 왜곡 Si층이 형성된 반도체 기판으로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층이 형성되는 것을 특징으로 한다.
상기 반도체 기판에서는, 상기 본 발명의 반도체 기판의 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 배치된 왜곡 Si층을 구비하고, 또한 상기 왜곡 Si층의 형성 방법에서는, 상기 본 발명의 SiGe층의 형성 방법에 의해 에피택셜 성장된 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시키고, 또한 상기 반도체 기판에서는, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 왜곡 Si층이 형성되어 있으므로, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수 있고, 양질의 왜곡 Si층을 형성할 수 있다. 예를 들면 왜곡 Si층을 채널 영역으로 하는 MOSFET 등을 이용한 집적 회로용의 기판으로서 적합하다.
이들 반도체 기판의 제조 방법 및 반도체 기판에서는, SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하고, SiGe층 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열이력을 미치게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시켜 표면 거칠기의 악화에 의해 생긴 요철을 연마 제거하여 표면이 평탄화되게 된다. 따라서, 이 기판에 디바이스 제조 공정 등에서 열처리를 실시해도, 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 막을 수 있다.
본 발명의 반도체 기판의 제조 방법 및 반도체 기판에서는, 연마 공정 후에 SiGe층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층이 에피택셜 성장되기 때문에, 표면 상태가 양호한 SiGe층 상에 Si층이 성막되어, 양질의 왜곡 Si층을 가질 수 있다.
본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 상기 채널 영역이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터의 제조 방법은, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법으로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층을 형성하는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층이 형성되는 것을 특징으로 한다.
이들 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에서는, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 채널 영역이 형성되고, 또는 상기 본 발명의 왜곡 Si층의 형성 방법에 의해, 채널 영역이 형성되는 왜곡 Si층이 형성되기 때문에, 양질의 왜곡 Si층에 의해 고특성의 전계 효과형 트랜지스터를 고수율로 얻을 수 있다.
또한, 이들 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에서는, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡 Si층에 채널 영역을 가지므로, 디바이스 제조 시에 열처리가 실시되어도 표면 상태가 양호한 SiGe층 상에 양질의 왜곡 Si층이 얻어져, 고특성의 전계 효과형 트랜지스터를 고수율로 얻을 수 있다.
도 1은 본 발명에 관한 제1 실시 형태에 있어서의 반도체 웨이퍼를 도시하는 단면도이다.
도 2는 본 발명에 관한 제1 실시 형태에 있어서의 왜곡 Si층을 구비한 반도체 기판의 막 두께에 대한 Ge 조성비를 표시하는 그래프이다.
도 3은 본 발명에 관한 제1 실시 형태에 있어서의 단계 경사층의 막두께에 대한 Ge 조성비를 표시하는 그래프이다.
도 4는 본 발명에 관한 제1 실시 형태에 있어서의 단계 경사층을 도시하는 단면도이다.
도 5는 본 발명에 관한 1실시 형태에 있어서의 열처리 및 연마와 왜곡 Si층 형성을 공정 순으로 도시하는 단면도이다.
도 6은 본 발명에 관한 1실시 형태에 있어서의 MOSFET를 도시하는 개략적인 단면도이다.
도 7은 본 발명에 관한 제2 실시 형태에 있어서의 단계 경사층의 막 두께에 대한 Ge 조성비를 표시하는 그래프이다.
도 8은 본 발명에 관한 제2 실시 형태에 있어서의 단계 경사층을 도시하는 단면도이다.
도 9는 본 발명에 관한 실시예 및 비교예에 있어서의 제조 플로우 챠트를 도시하는 도면이다.
이하, 본 발명에 관한 반도체 기판 및 제조 방법의 제1 실시 형태를, 도면에 의거해 설명한다.
도 1은 본 발명의 반도체 웨이퍼(반도체 기판)(W0) 및 왜곡 Si 층을 구비한 반도체 웨이퍼(반도체 기판)(W)의 단면 구조를 도시하는 것이다.
본 실시 형태의 반도체 웨이퍼의 구조를 그 제조 공정과 함께 설명하면, 우 선, 도 1에 도시하는 바와 같이, CZ법으로 인상성장(引上成長)시켜 제작된 Si 기판(1) 상에, Ge 조성비(x)가 0부터 y(예를 들면 y= 0.3)까지 성막 방향으로 경사를 가지고 계단 형상으로 변화하는 Si1-xGex의 단계 경사층(SiGe 버퍼층)(2)을 감압 CVD법에 의해 에피택셜 성장시킨다. 또, 상기 감압 CVD법에 의한 성막은, 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4 및 GeH4를 이용하고 있다.
다음에, 도 2에 도시하는 바와 같이, 단계 경사층(제1 SiGe층)(2) 상에 Ge 조성비가 일정한 Sil-yGey의 완화층(제2 SiGe층)(3)을 에피택셜 성장시켜 반도체 웨이퍼(W0)를 제작한다. 이들 제1 SiGe층(2) 및 제2 SiGe층(3)은, 왜곡 Si층을 성막하기 위한 SiGe 버퍼층으로서 기능한다.
또한, 도 2에 도시하는 바와 같이, Ge 조성비(z)(본 실시 형태에서는 z=y)에서 Sil-zGez의 완화층(3) 상에 Si를 에피택셜 성장시켜 왜곡 Si층(4)을 형성함으로써, 본 실시 형태의 왜곡 Si층을 구비한 반도체 웨이퍼(W)가 제작된다. 또한, 각 층의 막 두께는, 예를 들면, 단계 경사층(2)이 1.5㎛, 완화층(3)이 0.7∼0.8㎛, 왜곡 Si층(4)이 15∼22㎚이다.
상기 단계 경사층(2)의 성막은, 도 3 및 도 4에 도시하는 바와 같이, 기초 재료의 Ge 조성비로부터 Ge 조성비를 소정치까지 점차 증가시킨 SiGe의 경사 조성층(2a)을 에피택셜 성장시키는 공정과, 경사 조성층(2a)의 최종적인 Ge 조성비로 경사 조성층(2a) 상에 SiGe의 일정 조성층(2b)을 에피택셜 성장시키는 공정을 복수회 반복하여 행해진다.
예를 들면, 본 실시 형태에서는, 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을 4회 반복하여 행해서 단계 경사층(2)을 형성한다. 즉, 1회의 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을 1단계로 하면, 우선 최초 단계로서 제1 경사 조성층(2a)을 Si 기판(1) 상에, Ge 조성비를 0부터 0.075까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.075인 제1 일정 조성층(2b)을 형성한다. 다음에, 제2 단계로서, Ge 조성비 0.075인 제1 일정 조성층(2b) 상에 제2 경사 조성층(2a)을, Ge 조성비를 0.075로부터 0.15까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.15인 제2 일정 조성층(2b)을 형성한다.
그리고, 제3 단계로서, Ge 조성비 0.15인 제2 일정 조성층(2b) 상에 제3 경사 조성층(2a)을, Ge 조성비를 0.15부터 0.225까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.225인 제3 일정 조성층(2b)을 형성한다. 또한, 마지막 단계로서, Ge 조성비 0.225인 제3 일정 조성층(2b) 상에 제4 경사 조성층(2a)을, Ge 조성비를 0.225부터 0.3까지 점차 증가시켜 성장시키고, 그 위에 Ge 조성비가 0.3인 제4 일정 조성층(2b)을 형성한다. 또한, 각 경사 조성층(2a) 및 각 일정 조성층(2b)의 막 두께는, 어느 것이나 동일하게 설정되어 있다.
상기 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을, 4회(단계수 4) 반복하여 행한 것은, 관통 전위 밀도 및 표면 거칠기 양쪽을 낮게 할 수 있기 때문이다. 즉, 이 에피택셜 성장 공정을 반복한 경우의 단계수와 성막 표면의 관통 전위 밀도와의 관계는, 실험 결과에 의해, 관통 전위 밀도에서는 단계수 2부터 7의 사이에서 단계수 1의 반 이하가 된다. 또한, 단계수와 표면 거칠기의 관 계는, 실험 결과에 의해, 단계수 3 또는 4에서 거의 최소로 된다. 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정은, 단계수 1의 경우에 비해 복수 단계수의 경우에 관통 전위 밀도도 표면 거칠기도 낮아지지만, 어느 것이나 극소 부분을 갖는 경향을 갖고 있고, 단계수를 4로 설정하면, 관통 전위 밀도 및 표면 거칠기의 양쪽을 효과적으로 낮게 할 수 있다.
그리고, 이들 제1 SiGe층(2) 및 제2 SiGe층(3)의 형성 도중 또는 형성 후에, 도 5a에 도시하는 바와 같이, 열처리를 실시하고, 미리 SiGe층에 표면 거칠기의 악화를 발생시켜 둔다. 이 열처리 조건은, 예를 들면 800℃∼1100℃의 온도에서 SiGe층의 에피택셜 성장의 온도를 넘는 온도와 1분∼200분의 열처리 시간으로 설정된다. 또한, 본 실시 형태에서는, 제2 SiGe층(3)의 성막 도중에, 일단 소스 가스의 공급을 정지하여 성막을 멈추고, 이 상태에서 1000℃까지 승온시킨 상태에서 10분의 어닐을 행한다. 이 어닐 처리 후에, 제2 SiGe층(3)의 성막 온도까지 승온시키고, 소스 가스를 다시 공급하여 남은 성막을 행한다.
다음에, 열처리에 의해서 표면에 표면 거칠기의 악화에 의한 요철이 발생한 제2 SiGe층(3)의 표면을, 도 5b에 도시하는 바와같이, CMP(Chemical Mechanical Polishing) 등에 의해 연마하고, 평탄화하여 표면 거칠기의 악화에 의해 생긴 요철을 제거한다.
또한, 상기 제1 SiGe층(2) 및 제2 SiGe층(3)의 막 두께는, 예를 들면 각각 1.5㎛ 및 0.75㎛로 하고 있다.
또한, 연마된 제2 SiGe층(3) 상에, 도 5c에 도시하는 바와 같이, Si층을 에 피택셜 성장시켜 왜곡 Si층(4)을 형성하고, 반도체 웨이퍼(W)를 제작한다.
본 실시 형태의 반도체 웨이퍼(W0) 및 왜곡 Si층을 구비하는 반도체 웨이퍼(W)에서는, 기초 재료(성장할 때의 기초가 Si 기판(1)인 경우는 Si, 또는 일정 조성층(2b)의 경우는 SiGe)의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층(2a)을 에피택셜 성장시키는 공정과, 경사 조성층(2a)이 최종적인 Ge 조성비로 경사 조성층(2a) 상에 SiGe의 일정 조성층(2b)을 에피택셜 성장시키는 공정을 복수회 반복하므로, 경사 조성층(2a)과 일정 조성층(2b)이 교대로 복수단 형성되어 Ge 조성비가 경사 계단 형상의 층으로 되어, 전술한 바와 같이 전위 밀도가 적고 또한 표면 거칠기가 적은 SiGe층을 형성할 수 있다.
즉, 본 실시 형태에서는, 상기 성막 방법에 의해, 격자 완화에 필요한 전위를 균등하게 발생시키는 동시에, 전위를 가능한한 가로 방향으로 가게 해 표면상에 관통해 나가지 않도록 SiGe층을 성막할 수 있으므로, 이와 같이 양호한 표면 상태를 얻을 수 있다.
또한, 본 실시 형태에서는, 제2 SiGe층(3)을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하고, 제2 SiGe층(3) 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 기판에 사전 열이력을 미치게 해 격자 완화나 전위의 운동에 의한 표면 거칠기의 악화를 미리 발생시키고 있으므로, 디바이스 제조 공정 등에서 열처리를 실시했을 시에, 표면이나 계면의 거칠기의 악화가 다시 발생하는 것을 막을 수 있다.
또한, 최상 위치의 일정 조성층(2b)과 제2 SiGe층(3)을 동일한 조성으로 하 거나, 및/또는, 이들 최상 위치의 일정 조성층(2b)과 제2 SiGe층(3)을 연속하여 형성하는 것도 가능하다. 이 경우, 상기의 열처리 및 CMP 처리를, 최상 위치의 일정 조성층(2b) 형성 후에 행하는 것도 가능하다. 또한, 상기의 열처리 및 CMP 처리를, 최상 위치의 일정 조성층(2b) 형성 전에 행하는 것, 즉, 최상 위치의 경사 조성층(2a) 형성 후에 행하는 것도 가능하다.
또한, 상기의 열처리 및 CMP 처리는, 제1 SiGe층(2) 및 제2 SiGe층(3)의 형성 도중의 임의 공정에서 행하는 것이 가능하고, 또한, 이 열처리 및/또는 CMP를, 다른 공정에서 복수회 행하는 것도 가능하다.
다음에, 본 발명에 관한 상기 실시 형태의 반도체 기판을 이용한 전계 효과형 트랜지스터(MOSFET)를, 그 제조 공정과 함께 도면에 의거해 설명한다.
도 6은 본 발명의 전계 효과형 트랜지스터의 개략적인 구조를 도시하는 것으로서, 이 전계 효과형 트랜지스터를 제조하기 위해서는, 상기의 제조 공정에서 제작한 왜곡 Si층을 구비한 반도체 웨이퍼(W) 표면의 왜곡 Si층(4) 상에 SiO2의 게이트 산화막(5) 및 게이트 폴리실리콘막(6)을 순차 퇴적한다. 그리고, 채널 영역이 되는 부분 위의 게이트 폴리실리콘막(6) 상에 게이트 전극(도시 생략)을 패터닝하여 형성한다.
다음에, 게이트 산화막(5)도 패터닝하여 게이트 전극 아래 이외의 부분을 제거한다. 또한, 게이트 전극을 마스크로 이용한 이온 주입에 의해, 왜곡 Si층(4) 및 제2 SiGe층(3)에 n형 혹은 p형의 소스 영역(S) 및 드레인 영역(D)을 자기 정합적으로 형성한다. 이 후, 소스 영역(S) 및 드레인 영역(D) 상에 소스 전극 및 드 레인 전극(도시 생략)을 각각 형성하여, 왜곡 Si층(4)이 채널 영역이 되는 n형 혹은 p형 MOSFET이 제조된다.
이와 같이 제작된 MOSFET에서는, 상기 제법으로 제작된 왜곡 Si층을 구비한 반도체 웨이퍼(W) 상의 왜곡 Si층(4)에 채널 영역이 형성되기 때문에, 디바이스 제조 시에 있어서 열처리가 가해지더라도 표면이나 계면의 거칠기의 악화가 발생하지 않아, 양질의 왜곡 Si층(4)에 의해 동작 특성이 뛰어난 MOSFET를 고수율로 얻을 수 있다. 즉, 상기 게이트 산화막(5)을 형성할 때, 열산화막을 형성하기 위해서 반도체 웨이퍼(W)가 가열되는데, 반도체 웨이퍼(W)가 미리 사전 열이력을 미치게 해, 열산화막 형성시 SiGe층이나 왜곡 Si층에 표면이나 계면 거칠기의 악화가 발생하지 않는다.
이하, 본 발명에 관한 반도체 기판 및 제조 방법의 제2 실시 형태를, 도면에 의거해 설명한다.
제2 실시 형태와 제1 실시 형태의 다른 점은, 제1 실시 형태에 있어서의 단계 경사층(제1 SiGe층)(2)에서는, 경사 조성층(2a) 및 일정 조성층(2b)의 막 두께가 각각 동일하게 설정되어 있는데 대해, 제2 실시 형태에서는, 도 7 및 도 8에 도시하는 바와 같이, 단계 경사층(제1 SiGe층)(12)에서는, 경사 조성층(12a) 및 일정 조성층(12b)을 에피택셜 성장시키는 공정에 있어서, 각각 반복할 때마다 경사 조성층(12a) 및 일정 조성층(12b)의 두께를 점차 얇게하여 단계 경사층(12)을 형성하고 있는 점이다.
즉, 본 실시 형태에서는, 경사 조성층(12a) 및 일정 조성층(12b)의 에피택셜 성장 공정에서, 제1 경사 조성층(12a) 및 제1 일정 조성층(12b)을 성장시킨 후에, 제1 경사 조성층(12a) 및 제1 일정 조성층(12b)보다 얇게 제2 경사 조성층(12a) 및 제2 일정 조성층(12b)을 성장시킨다. 또한, 마찬가지로 제2 경사 조성층(12a) 및 제2 일정 조성층(12b)보다 얇게 제3 경사 조성층(12a) 및 제2 일정 조성층(12b)을 성장시키고, 마지막에 제3 경사 조성층(12a) 및 제3 일정 조성층(12b)보다 얇게 제4 경사 조성층(12a) 및 제4 일정 조성층(12b)을 성장시켜 단계 경사층(12)을 형성한다.
즉, 제1 경사 조성층(12a) 및 제1 일정 조성층(12b)을 11, 제2 경사 조성층(12a) 및 제2 일정 조성층(12b)을 12, 제3 경사 조성층(12a) 및 제3 일정 조성층(12b)을 13, 제4 경사 조성층(12a) 및 제4 일정 조성층(12b)을 14로 하면, 11>12>13>14가 되도록 적층한다.
또한, 전위가 생기는 한계 막 두께는 Ge 조성비에 따라 변하는데, 상기 각 층은, 이 한계 막 두께보다는 두껍게 설정되고, 격자 완화에 필요한 전위를 각 층에서 균등하게 생기도록 하고 있다.
또한, 각 경사 조성층(12a)에서의 Ge 조성비의 경사는, 각각 동일하게 되도록 설정되어 있다.
전술한 바와 같이, 전위는 Ge 조성비가 높을수록 발생하기 쉬워지므로, 제1 실시 형태와 같이 동일한 두께로 성막을 반복한 경우, 상층일수록 전위가 많이 발생하는데 대해, 본 실시 형태와 같이, 반복할 때마다 경사 조성층(12a) 및 일정 조 성층(12b)의 두께를 점차 얇게 함으로써, 각 층에서 보다 전위를 균등하게 발생시킬 수 있다.
또한, 본 발명의 기술 범위는 상기 실시의 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다.
예를 들면, 상기 각 실시 형태의 반도체 웨이퍼(W)의 왜곡 Si층(4) 상에, 다시 SiGe층을 구비한 반도체 기판도 본 발명에 포함된다.
상기 각 실시 형태에서는, 경사 조성층 및 일정 조성층의 에피택셜 성장 공정을 반복하는 회수를 4회(단계수 4)로 했는데, 다른 회수로 설정해도 된다. 또한, 전술한 바와 같이, 관통 전위 밀도 및 표면 거칠기의 양쪽을 효과적으로 저하시키는 회수는, 4회이지만, 2부터 7회의 회수로 설정하면, 관통 전위 밀도를 단계수 1의 반 이하로 할 수 있고, 3 또는 4회로 설정하면, 표면 거칠기를 가장 작게 할 수 있다.
예를 들면, 상기 실시 형태에서는, SiGe층의 열처리를 제2 SiGe층(3)의 형성 도중에 행했는데, 제1 SiGe층(2, 12)의 형성 도중이나 제2 SiGe층(3)의 형성 후에 열처리를 행해도 상관없다. 또한, 이 열처리를 복수회 행하는 것도 가능하다.
또한, 상기 실시 형태의 왜곡 Si층을 구비한 반도체 웨이퍼(W)의 왜곡 Si층 상에, 다시 SiGe층을 구비한 반도체 웨이퍼도 본 발명에 포함된다. 또한, 제2 SiGe층 상에 직접 왜곡 Si층을 성막했는데, 제2 SiGe층 상에 다시 다른 SiGe층을 성막하고, 상기 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시켜도 상관없다.
또한, 상기 실시 형태에서는, MOSFET용의 기판으로서 SiGe층을 갖는 반도체 기판을 제작했는데, 다른 용도에 적용하는 기판으로 해도 상관없다. 예를 들면, 본 발명의 SiGe층의 형성 방법 및 반도체 기판을 태양 전지용의 기판에 적용해도 된다. 즉, 상술한 각 실시 형태 중 어느 하나의 실리콘 기판 상에 최표면에서 100%Ge가 되도록 Ge 조성비를 점차 증가시킨 경사 조성층의 SiGe층을 성막하고, 또한 이 위에 GaAs(갈륨 비소)를 성막함으로써, 태양 전지용 기판을 제작해도 된다. 이 경우, 저전위 밀도로 고특성의 태양 전지용 기판이 얻어진다.
<실시예>
다음에, 본 발명에 관한 반도체 기판을 실제로 제작하였을 때의 TEM 상의 관찰 결과를 설명한다.
우선, 비교를 위해 종래 기술, 즉 Ge 조성비를 직선적으로 증가시켜 SiGe층을 성막하는 종래 기술(A) 및 Ge 조성비를 계단형상으로 증가시켜 SiGe층을 성막하는 종래 기술(B)에 의해서 제작하고, 그 비교 웨이퍼의 단면 TEM상을 관찰하였다.
종래 기술(A)에서는, 단면 TEM상에서 전위가 비교적 일관성 없이 형성되어 있는 것이 관측되고, Ge 조성비가 일정한 상층에는 거의 전위가 보이지 않으므로, 전위가 가로(웨이퍼의 에지) 방향으로 연장되는 기구가 작용하는 것으로 생각되는데, 표면을 HF/Cr2O3/순수 물을 혼합한 식각액(Etchant)에 의해, 에칭한 후의 표면 관찰에서는, 표면에 관통한 전위라고 생각되는 에치(etch) 피트가 다수 발생하는 것이 관측되었다.
한편, 종래 기술(B)에서는, 조성을 변화시킨 장소에 전위가 집중하여 발생하는 것이 관측되고, 또한, 그 전위의 밀도가 단면 TEM상 및 에치 피트의 관찰 결과 로부터도 매우 높은 것을 알았다. 이 경우도, 전위가 가로 방향으로 연장되는 기구가 작용하는 것으로 생각되는데, 원래의 전위의 핵 형성 밀도도 매우 높으므로, 표면 방향으로 연장되는 전위 등도 다수 발생하여, 관통 전위 밀도가 높아지는 것으로 생각된다.
이에 대해, 상기 실시 형태에 의해 제작한 본 발명의 반도체 웨이퍼, 즉, Ge 조성비를 경사 계단 형상으로 증가시켜 SiGe층을 성막한 것에서는, 경사 조성층에서 전위가 균일하게 발생하고, 비교적 정돈된 형상을 하여 가로 방향으로 빠지는 모양이 관측되었다. 이는, 전위가 가로 방향으로 연장되는 기구 및 표면 방향으로 연장되는 전위 등이 작용하는 것으로 생각되는데, 표면 방향으로 연장되는 전위가, 조성 경사 도중에 조성을 일정하게 한 계면의 효과로, 가로 방향으로 유도되었기 때문이라고 생각된다.
이와 같이, 본 발명의 제법으로 제작된 반도체 웨이퍼에서는, 종래 기술에 비해 전위가 계면에 집중하지 않고, 균일하게 발생하는 것을 TEM상으로부터 관찰할 수 있었다.
다음에, 상기 실시 형태에 의거해 열처리를 한 경우의 표면이나 계면의 거칠기의 악화를, 도면에 의거해 구체적으로 설명한다.
상기 실시 형태에 의거해, 제2 SiGe층(3)의 성막 도중에 어닐 온도 1000℃ 및 어닐 시간 10분의 열처리를 행한 경우에 있어서, 열처리 후에 나머지 제2 SiGe층(3)을 성막했다. 또한, 열처리를 하지 않은 경우에 대해서도 마찬가지로, 비교예로서 이들을 비교했다.
본 실시예에서는, 비교예와 비교해 표면 거칠기가 RMS(Root Mean Square.)로 3.00㎚로부터 6.40㎚으로 커지는 것을 알았다. 즉, 상기 어닐 처리에 의해 SiGe층이 충분히 열 이력이 미치는 것을 알았다. 따라서, 이 제2 SiGe층 표면의 요철을 상술한 연마 공정에서 제거해 둠으로써, 디바이스 제조 공정에서의 열처리 시에 표면이나 계면의 거칠기의 악화가 발생하는 것을 막을 수 있다. 실제, 이 제2 SiGe층 표면의 요철을 상술한 연마 공정에서 제거한 바, 표면 거칠기는 RMS로 0.60㎚이 되었다. 이 연마 후의 샘플에 대해, 어닐 온도 1000℃ 및 어닐 시간 10분의 열처리를 행한 바, 표면 거칠기가 악화되지 않았다.
다음에, 상기 실시예와는 별도로, 어닐 처리를 행한 실시예와 어닐 처리를 행하지 않은 비교예를 제작하여, 양쪽에 대해 AFM(원자간력 현미경) 측정(실공간에서의 거칠기)을 행했다.
우선, 어느 것이나 직경 200㎜의 Si 기판(1)을 이용해, 낱장 공급식 감압형 에피택셜 성막 장치에 의해서, 캐리어 수소에 SiH4 및 GeH4를 혼합하고, 압력 (5000∼15000Pa) 및 온도 680∼850℃의 범위에서 성막을 행했다. 이들 실시예 및 비교예의 제작 플로우 챠트를, 도 9에 도시한다.
어닐 처리 및 연마 처리 전에, 제1 SiGe층(2), 제2 SiGe층(3) 및 왜곡 Si층(10)을, 각각 1.5㎛, 1.5㎛ 및 20㎚ 성막했다. 또한, 제2 SiGe층(2)의 Ge 조성비는, 0.30으로 했다.
다음에, 연마 전의 어닐 처리를, 가로형 열처리 화로에 의해, 질소 가스 플로우 중, 1100℃ 30분 실시했다.
또한, 어닐 처리 후의 연마 처리(CMP 처리)는, 연마대를 0.5㎛로 하고, 이 연마 처리 후에 일반적인 SC1 세정을 실시했다.
다음에, SC1 세정후, 제2 SiGe층(3)을 당초와 동일한 성막 조건으로, 0.2㎛ 재성막하고, 다시 왜곡 Si층(4)을, 20㎚ 성막했다.
마지막에, 디바이스 제조 공정 중 열처리의 모의 시험으로서, 본 실시예 및 비교예의 열 내성을 비교하기 위해서, 가로형 열처리 화로를 이용해, 질소 가스 플로우 중, 1100℃ 30분의 열처리를 더 실시했다.
상기한 바와 같이 제작한 본 실시예 및 비교예에 대해서, AFM에 의한 측정과 표면 거칠기계에 의한 측정을 행했다. 또한, 비교를 위해, 연마전 및 디바이스 열처리의 모의 시험의 전후에서 각각 측정을 행했다.
또, AFM 측정은, 주사 영역 20㎛□에서 행하는 동시에, 표면 거칠기계에서의 측정은, 주사선 길이 1㎜, 컷 오프 길이 0.1㎜, 측정 스텝 0.2㎛에서 행했다.
이들 측정 결과는, 이하와 같다.
<거칠기 측정 : 1>(본 실시예 및 비교예: 연마 전 웨이퍼)
RMS : 4.84㎚
P-V치: 43.97㎚
<거칠기 측정 : 2-1>(본 실시예: 연마 후 재성막 직후 웨이퍼)
RMS : 0.68㎚
P-V치 : 6.69㎚
<거칠기 측정 : 2-2>(비교예: 연마 후 재성막 직후 웨이퍼)
RMS : 1.91㎚
P-V치 : 19.02㎚
<거칠기 측정 : 3-1>(본 실시예 : 열처리 모의 시험 후 웨이퍼)
RMS : 0.95㎚
P-V치 : 10.36㎚
<거칠기 측정 : 3-2>(비교예: 열처리 모의 시험 후 웨이퍼)
RMS : 2.27㎚
P-V치 : 19.57㎚
상기 결과로부터, 본 실시예는 비교예에 비해, 열처리 모의 시험 후에 있어서의 RMS의 변화가 매우 적고, 양호한 표면 상태인 것을 알았다.
즉, 본 실시예에서는, 열 이력에 의한 마이크로 거칠기의 악화를 비교예보다 대폭 개선하는 것이 나타나 있다. 왜곡 Si에서, 마이크로 거칠기는 정공의 이동도 열화에 강하게 영향을 주는 것이 알려져 있고, 왜곡 Si 웨이퍼에 의한 p형 트랜지스터의 제조(CMOS의 제조에 불가결)에서, 본 발명은 획기적 개선이 되는 것을 알았다.
본 발명에 의하면, 이하의 효과를 발휘한다.
본 발명의 반도체 기판에 의하면, 경사 조성층과 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하며, 또한 본 발명의 SiGe층의 형성 방법에 의하면, 경사 조성층을 에피택셜 성장시키는 공정과 일정 조성층 을 에피택셜 성장시키는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 가지고 계단 형상으로 변화하는 SiGe층을 성막하므로, 계면에서의 집중적인 전위 발생을 억제하고, 또한 전위를 가로 방향으로 가게 해 표면상에 관통해 나가지 않도록 할 수 있다.
따라서, 격자 완화에 필요한 전위를 균등하게 발생시켜 표면 거칠기를 저감시키는 동시에, 전위를 될 수 있는 한 가로 방향으로 가게 해 관통 전위를 저감시켜 성막을 실시할 수 있고, 관통 전위 밀도 및 표면 거칠기가 작은 양질의 결정성을 얻을 수 있다.
또한, 본 발명의 왜곡 Si층을 구비한 반도체 기판에 의하면, 상기 본 발명의 반도체 기판의 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 배치된 왜곡 Si층을 구비하고, 또한 본 발명의 왜곡 Si층의 형성 방법에 의하면, 상기 본 발명의 SiGe층의 형성 방법에 의해 에피택셜 성장시킨 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시키므로, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수 있어, 양질의 왜곡 Si층을 형성할 수 있다.
본 발명의 반도체 기판 및 반도체 기판의 제조 방법에 의하면, SiGe층을 에피택셜 성장에 의해 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하고, SiGe층 형성 후에 열처리로 생긴 표면의 요철을 연마에 의해 제거하기 때문에, 사전 열이력에 의한 표면의 요철이 연마 제거된 이 기판에 디바이스 제조 공정 등에서 열처리를 실시해도, 표면이나 계면의 거칠기가 다시 악화되는 것을 막을 수 있다.
또한, 본 발명의 전계 효과형 트랜지스터 및 그 제조 방법에 의하면, 상기 본 발명의 반도체 기판 또는 상기 본 발명의 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡 Si층에 채널 영역을 가지므로, 바이어스 제조 시에 열처리가 실시되어도 표면 상태가 양호한 SiGe층 상에 양질의 왜곡 Si층이 얻어져, 고특성의 MOSFET를 고수율로 얻을 수 있다.

Claims (11)

  1. Si 기판 상에 SiGe층을 형성한 반도체 기판의 제조 방법에 있어서,
    상기 Si 기판 상에, 기초 재료의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장시키는 공정과, 상기 경사 조성층의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장시키는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 가지고 계단 형상으로 변화하는 SiGe층을 성막하는 공정과,
    상기 SiGe층을 형성하는 도중 또는 형성 후에 상기 에피택셜 성장의 온도를 넘는 온도로 열처리를 실시하는 열처리 공정과,
    상기 SiGe층 형성 후에 상기 열처리로 생긴 표면의 요철을 연마에 의해 제거하는 연마 공정을 갖는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제1항에 기재된 SiGe층의 형성 공정에서,
    상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 2부터 7회까지의 횟수로 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제1항에 기재된 SiGe층의 형성 공정에서,
    상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장시키는 공정을, 3 또는 4회 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 연마 공정 후에 상기 SiGe층 상에 직접 또는 다른 SiGe층을 개재하여 왜곡 Si층을 에피택셜 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법으로서,
    제4항에 기재된 반도체 기판의 제조 방법에 의해 제작된 반도체 기판의 상기 왜곡 Si층에 상기 채널 영역을 형성하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
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