KR100733212B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속배선을 단순한 직선형으로 변경하고, PX를 제1금속배선에서 배제시켜 PX 페일을 방지하고, PX가 제2금속배선까지 올라갔다 내려올 필요가 없게하며, 금속배선이 직선으로 형성되어 패턴 공정이 안정화되고 위크포인트(Weak Point)가 발생하지 않으며, 제1 및 제2금속배선 사이에 서브 금속 배선을 형성하여 콘택을 짧게 두번 형성하여 에스팩트 비(Aspect Ratio)를 감소시켜 공정의 불량을 방지하는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법 및 그 레이아웃을 도시한 도면.

도 2는 종래기술에 따른 문제점을 도시한 사진.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법 및 그 레이아웃을 도시한 도면.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속배선이 직선으로 형성되어 패턴 공정이 안정화되고 위크포인트(Weak Point)가 발생하지 않으며, PX가 제1금속배선에서 배제됨으로써 PX 페일을 방지하고, 제1 및 제2금속배선 사이에 서브 금속 배선을 형성하여 콘택을 짧게 두번 형성하여 에스팩트 비(Aspect Ratio)를 감소시켜 공정의 불량을 방지하는 기술을 개시한다.

디램(DRAM)의 메모리 용량을 결정하는 집적도의 증가는 트랜지스터뿐만 아니라 금속배선에서도 급속한 감소를 요구하고 있어서, 금속배선이 더욱 좁아져야 하며 특히 제1금속배선의 위크 포인트(Weak point)인 SWD 지역에서 페일이 발생하기 쉽게되었다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법 및 그 레이아웃을 도시한 것이다.

도 1a를 참조하면, PX 드라이버가 각각의 PX-SWD 체인에 VPP 공급을 조절하는 경로를 도시한 단면도로서, SWD 지역에 VPP를 공급하는 PX는 제2금속배선(M2)까지 올라가서 서로 접속된 것을 알 수 있다.

도 1b를 참조하면, SWD 지역의 제1금속배선(M1)은 배선이 가늘어지거나 굴곡되는 문제점인 위크 포인트(Weak Point)를 가지는 형태로 구비된다.

도 2는 종래 기술에 따른 문제점을 도시한 사진이다.

도 2를 참조하면, SWD 지역과 워드라인 간의 전압전달계인 PX에 VPP 전압을 연결하는 섬패턴이 관련되는 불량을 도시한 사진으로, 이는 매트(Mat) 전체가 페일되어 리페어가 불가능하게 된다.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, SWD 지역에서 구동 트랜지스터에 신호와 전압을 공급하기 위해 복잡한 형태로 형성되어 선폭이 가늘고 굽어지는 문제점이 있다.

또한, 제1금속배선의 페일은 대부분 SWD 지역에서 발생하는데 특히 PX에 VPP 전압을 연결하는 섬패턴이 관련되면 매트(Mat) 전체에 페일이 발생하여 리페어 불가능하게 되는 문제점이 있다.

상기 문제점을 해결하기 위하여, 금속배선이 직선으로 형성되어 패턴 공정이 안정화되고 위크포인트(Weak Point)가 발생하지 않으며, PX가 제1금속배선에서 배제됨으로써 PX 페일을 방지하고, 제1 및 제2금속배선 사이에 서브 금속 배선을 형성하여 콘택을 두번에 걸쳐 형성함으로써 에스팩트 비(Aspect Ratio)를 감소시켜 공정의 불량을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은
SWD부의 반도체 소자의 형성 방법에 있어서,
반도체 기판 상부에 비트라인이 구비된 제1층간절연막을 형성하는 단계;
상기 제1층간절연막을 통하여 상기 비트라인에 접속되는 콘택플러그를 형성하되, PX 및 PXb에 접속되는 제1금속배선 영역에 형성하는 단계;
상기 콘택플러그에 접속되는 서브 금속배선을 형성하는 단계; 및
상기 PX 및 PXb와 무관한 제1금속배선 영역에서 상기 비트라인과 접속되는 제1금속배선을 형성하는 단계를 포함하는 것과,
상기 제1층간절연막은 비트라인 상부에 평탄화 절연막을 형성하고 이를 통하여 랜딩플러그에 접속되는 저장전극 콘택플러그를 형성한 다음, 저장전극용 제1산화막을 형성하는 공정으로 형성한 것과,
상기 콘택플러그는 각각의 비트라인에 접속되는 다수로 형성된 것과,
상기 콘택플러그 형성 전에 티타늄 및 티타늄질화막으로 배리어막을 형성하는 것과,
상기 콘택플러그는 텅스텐층으로 형성하는 것을 제1특징으로 한다.

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또한, 본 발명에 따른 반도체소자의 제조방법은,
SWD부의 반도체 소자의 형성 방법에 있어서,
반도체 기판 상부에 비트라인이 구비된 제1층간절연막을 형성하는 단계;
상기 제1층간절연막을 통하여 상기 비트라인에 접속되는 콘택플러그를 형성하되, PX 및 PXb에 접속되는 제1금속배선 영역에 형성하는 단계;
상기 콘택플러그에 접속되는 서브 금속배선을 형성하는 단계; 및
상기 서브 금속배선에 접속되는 제1금속배선을 형성하는 단계를 포함하는 것을 제2특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법 및 그 레이아웃을 도시한 것이다.

도 3a를 참조하면, PX 드라이버가 각각의 PX-SWD 지역에 VPP 공급을 조절하는 경로를 도시한 단면도로서, 반도체 기판 상부에 비트라인(BL)이 구비된 제1층간절연막을 형성하고, 상기 제1층간절연막을 통하여 비트라인(BL)에 접속되는 콘택플러그(MsC)를 형성한다.

여기서, 상기 콘택플러그는 텅스텐층으로 형성하되, PX 및 PXb에 접속되는 제1금속배선(M1) 영역에 형성하며, 상기 콘택플러그 형성 전에 티타늄 및 티타늄질화막으로 배리어막을 형성한다.

또한, 상기 제1층간절연막 형성 단계에서 셀부의 제1층간절연막(110)은 비트라인(BL) 상부에 평탄화 절연막(100)을 형성하고 이를 통하여 랜딩플러그(90)에 접 속되는 저장전극 콘택플러그(95)를 형성한 다음, 저장전극용 제1산화막(110)을 형성하는 공정으로 형성한다.

다음에, 콘택플러그(MsC)에 접속되는 서브 금속배선(Msub)을 형성하고, 상기 구조물상에 제2층간절연막을 형성한다.

이때, 상기 콘택플러그(MsC)가 모두 서브 금속배선(Msub)과 접속되도록 하며, PX 및 PXb와 무관한 제1금속배선(M1) 영역에서 상기 비트라인(BL)과 접속되는 제1금속배선(M1)을 형성한다.

여기서, PX 및 PXb와 무관한 제1금속배선(M1) 영역에서 섬(Island)형 서브 금속배선(Msub)을 형성하고, 상기 섬형 서브 금속배선과 접속되는 제1금속배선(M1)을 형성한다.

이때, SWD 지역에서 제1금속배선(M1) 역할을 하는 서브 금속배선(Msub)을 종래의 제1금속배선(M1) 영역보다 낮은 위치에 형성하여 비트라인(BL)간에 전압을 전달하는 PX가 제2금속배선(M2)까지 올라갔다 내려오지 않아도 되며, 콘택홀을 두번에 나누어 형성함으로써 에스팩트 비(Aspect Ratio)를 감소시킨다.

도 3b 및 도 3c를 참조하면, 직선형 제1금속배선(M1)과 상기 제1금속배선(M1) 상부에 형성된 제1층간절연막을 개재하여 형성된 콘택홀과 상기 콘택홀과 접속되는 서브 금속배선(Msub)이 구비된다.

여기서, 제1금속배선(M1)은 MWL(Main Word Line) 및 내부전원이 일자로 가해질 수 있도록 단순 직선형으로 구비되며, 서브 금속배선(Msub)도 PX 및 PXb가 일자로 가해질 수 있도록 구비된다.

여기서, PX 및 PXb와 무관한 제1금속배선(M1) 영역은 'B'와 같이 섬(Island)형 서브 금속배선(Msub)과 접속되는 제1금속배선(M1)을 형성한다.

본 발명에 따른 반도체 소자의 제조 방법은 금속배선이 직선으로 형성되어 패턴 공정이 안정화되고 위크포인트(Weak Point)가 발생하지 않으며, PX가 제1금속배선에서 배제됨으로써 PX 페일을 방지하고, 제1 및 제2금속배선 사이에 서브 금속 배선을 형성하여 콘택을 짧게 두번 형성하여 에스팩트 비(Aspect Ratio)를 감소시켜 공정의 불량이 방지되는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. SWD부의 반도체 소자의 형성 방법에 있어서,

   반도체 기판 상부에 비트라인이 구비된 제1층간절연막을 형성하는 단계;

   상기 제1층간절연막을 통하여 상기 비트라인에 접속되는 콘택플러그를 형성하되, PX 및 PXb에 접속되는 제1금속배선 영역에 형성하는 단계;

   상기 콘택플러그에 접속되는 서브 금속배선을 형성하는 단계; 및

   상기 PX 및 PXb와 무관한 제1금속배선 영역에서 상기 비트라인과 접속되는 제1금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 (a) 단계에서 셀부의 제1층간절연막은 비트라인 상부에 평탄화 절연막을 형성하고 이를 통하여 랜딩플러그에 접속되는 저장전극 콘택플러그를 형성한 다음, 저장전극용 제1산화막을 형성하는 공정으로 형성한 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 (b) 단계의 콘택플러그는 각각의 비트라인에 접속되는 다수로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 (b) 단계에서 콘택플러그 형성 전에 티타늄 및 티타늄질화막으로 배리어막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 콘택플러그는 텅스텐층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 삭제
7. SWD부의 반도체 소자의 형성 방법에 있어서,

   반도체 기판 상부에 비트라인이 구비된 제1층간절연막을 형성하는 단계;

   상기 제1층간절연막을 통하여 상기 비트라인에 접속되는 콘택플러그를 형성하되, PX 및 PXb에 접속되는 제1금속배선 영역에 형성하는 단계;

   상기 콘택플러그에 접속되는 서브 금속배선을 형성하는 단계; 및

   상기 서브 금속배선에 접속되는 제1금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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