KR100729142B1 - Output terminal circuit of semiconductor device for preventing ground bouncing - Google Patents

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KR100729142B1 KR1020050124173A KR20050124173A KR100729142B1 KR 100729142 B1 KR100729142 B1 KR 100729142B1 KR 1020050124173 A KR1020050124173 A KR 1020050124173A KR 20050124173 A KR20050124173 A KR 20050124173A KR 100729142 B1 KR100729142 B1 KR 100729142B1
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김수원
손종필
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고려대학교 산학협력단
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Abstract

An output terminal circuit of a semiconductor device for preventing ground bouncing is provided to reduce a peak voltage included in output signals by reducing ground bouncing and thus to prevent an operation error of output signals. In an output terminal circuit for transmitting signals generated in an internal circuit(511) of a semiconductor device(501) to an external device, a plurality of output buffers(531~534) converts the signals generated in the internal circuit into a voltage level proper to the external device. A plurality of delay parts(521,522) is connected to a part of the output buffers, and delays and transfers a part of the signals generated in the internal circuit to corresponding output buffers. A part of the output buffers are connected to the internal circuit directly, and the others are connected to the delay parts directly, and adjacent output buffers among are not enabled at the same time.

Description

접지 바운싱을 방지하는 반도체 장치의 출력단 회로{Output terminal circuit of semiconductor device for preventing ground bouncing}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output terminal circuit of a semiconductor device for preventing ground bouncing,

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS A brief description of each drawing is provided to more fully understand the drawings recited in the description of the invention.

도 1은 종래의 반도체 장치의 출력단 회로의 일 예를 도시한 블록도이다.1 is a block diagram showing an example of an output stage circuit of a conventional semiconductor device.

도 2는 도 1에 도시된 신호들의 파형도이다.2 is a waveform diagram of the signals shown in Fig.

도 3은 종래의 반도체 장치의 출력 버퍼의 회로도이다.3 is a circuit diagram of an output buffer of a conventional semiconductor device.

도 4는 도 3에 도시된 신호들의 파형도이다.4 is a waveform diagram of the signals shown in Fig.

도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 출력단 회로의 블록도이다.5 is a block diagram of an output stage circuit of the semiconductor device according to the first embodiment of the present invention.

도 6은 도 5에 도시된 출력 버퍼들에 입력되는 신호들의 파형도이다. 6 is a waveform diagram of signals input to the output buffers shown in FIG.

도 7은 도 5에 도시된 지연부들 중 하나의 일 실시예를 보여주는 구성도이다.FIG. 7 is a block diagram showing one embodiment of the delay units shown in FIG. 5. FIG.

도 8은 도 5에 도시된 지연부들 중 하나의 다른 실시예를 보여주는 구성도이다.FIG. 8 is a configuration diagram showing another embodiment of the delay units shown in FIG. 5. FIG.

도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 출력단 회로의 블록도이다. 9 is a block diagram of an output stage circuit of the semiconductor device according to the second embodiment of the present invention.

본 발명은 반도체 장치의 출력단 회로에 관한 것으로서, 특히 접지 바운싱을 방지하는 반도체 장치의 출력단 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output stage circuit of a semiconductor device, and more particularly to an output stage circuit of a semiconductor device which prevents ground bouncing.

반도체 장치는 크기가 작은 반도체 칩을 내장하며, 반도체 칩에는 수많은 반도체 소자들이 형성되어 있다. 반도체 장치는 이러한 반도체 소자들을 통하여 데이터를 저장하거나 데이터의 특정 기능을 수행한다. 반도체 소자들이 동작하기 위해서는 외부에서 반도체 장치로 전원전압과 접지전압이 인가되어야 한다. 일반적인 반도체 장치의 접지 전압으로는 0볼트가 사용되며, 전원전압으로는 5볼트 또는 그 이하의 전압이 사용된다. 파워 반도체 장치는 전원전압으로서 수백 볼트를 사용하기도 한다. 반도체 소자들은 제어 신호에 의해 선택적으로 동작하게 된다. 그런데, 반도체 소자들 중 다수가 동시에 활성화될 경우, 전원전압이 인가되는 전원단으로부터 접지전압이 인가되는 접지단으로 큰 전류가 갑자기 흐르게 되어 반도체 장치의 신호들이 오동작할 수가 있다.A semiconductor device includes a semiconductor chip having a small size, and a large number of semiconductor elements are formed on the semiconductor chip. The semiconductor device stores data through these semiconductor devices or performs a specific function of the data. In order for the semiconductor devices to operate, the power supply voltage and the ground voltage must be applied to the semiconductor device from the outside. As a ground voltage of a general semiconductor device, 0 volts is used, and as a power supply voltage, 5 volts or less is used. Power semiconductor devices use several hundreds of volts as the power supply voltage. The semiconductor devices are selectively operated by the control signal. However, when a large number of semiconductor devices are activated at the same time, a large current suddenly flows from the power supply terminal to the ground terminal to which the ground voltage is applied, so that the signals of the semiconductor device can malfunction.

도 1은 종래의 반도체 장치의 출력단 회로의 일 예를 도시한 블록도이고, 도 2는 도 1에 도시된 신호들의 파형도이다. 도 1을 참조하면, 반도체 장치(101)의 내부 회로(111)에서 발생되는 신호들(IN1,IN2)이 출력 버퍼들(121,122)에 동시에 인가될 경우, 출력 버퍼들(121,122)이 동시에 활성화되어 반도체 장치(101)의 전원단으로부터 접지단으로 큰 전류가 순간적으로 흐르게 된다. 그러면, 접지 바운싱 이 발생하여 도 2에 도시된 바와 같이, 출력 패드들(131,132)로부터 출력되는 출력 신호들(OUT1,OUT2)에 피크 전압(211,212)이 발생하게 되며, 이로 인하여 출력 신호들(OUT1,OUT2)은 오동작을 할 수가 있다. FIG. 1 is a block diagram showing an example of an output stage circuit of a conventional semiconductor device, and FIG. 2 is a waveform diagram of signals shown in FIG. 1, when the signals IN1 and IN2 generated in the internal circuit 111 of the semiconductor device 101 are simultaneously applied to the output buffers 121 and 122, the output buffers 121 and 122 are simultaneously activated A large current flows instantaneously from the power supply terminal of the semiconductor device 101 to the ground terminal. 2, peak voltages 211 and 212 are generated in the output signals OUT1 and OUT2 output from the output pads 131 and 132. As a result, the output signals OUT1 and OUT2 , OUT2 can malfunction.

이러한 접지 바운싱을 방지하기 위하여 도 3에 도시된 회로가 개발되었다. 도 3을 참조하면, 반도체 장치의 출력 버퍼(311)는 PMOS 트랜지스터들(321∼323)과 NMOS 트랜지스터들(331∼333) 및 저항들(341∼344)을 구비하고 있다. 저항들(341∼344)은 출력 버퍼(311)의 구동을 늦추는 역할을 한다. 따라서, 반도체 장치의 내부로부터 발생되는 신호(IN1)가 출력 버퍼(311)에 입력될 때 출력 버퍼(311)로부터 출력되는 신호(OUT1)는 도 4에 도시된 바와 같이, 완만한 슬로프(411)를 갖게 된다. To prevent such ground bouncing, the circuit shown in Fig. 3 has been developed. Referring to FIG. 3, the output buffer 311 of the semiconductor device includes PMOS transistors 321 to 323, NMOS transistors 331 to 333, and resistors 341 to 344. The resistors 341 to 344 serve to delay the driving of the output buffer 311. 4, the signal OUT1 output from the output buffer 311 when the signal IN1 generated from the inside of the semiconductor device is input to the output buffer 311 is input to the gentle slope 411, .

이 때, 저항들(341∼344)에 의해 반도체 장치의 전원단(VDD)에서 접지단(GND)으로 DC(Direct CurrenT) 전류가 많이 흐르게 되고, 그로 인하여 접지 바운싱 제거 효과가 오히려 반감되어, 결과적으로, 접지 바운싱 제거 효과가 미약하다.At this time, a DC (Direct CurrenT) current flows from the power supply terminal VDD to the ground terminal of the semiconductor device by the resistors 341 to 344 so that the effect of removing the grounding bounce is halved, , And the effect of removing ground bouncing is weak.

본 발명의 목적은 출력단에 흐르는 DC 전류의 소모를 감소시키고, 접지 바운싱을 억제하는 반도체 장치의 출력단 회로를 제공하는 것이다. It is an object of the present invention to provide an output stage circuit of a semiconductor device which reduces consumption of DC current flowing through an output stage and suppresses ground bouncing.

상기 기술적 과제를 이루기 위하여 본 발명은According to an aspect of the present invention,

반도체 장치의 내부 회로에서 발생되는 신호들을 외부 장치로 전송하는 출력단 회로에 있어서, 상기 내부 회로에서 발생되는 신호들을 상기 외부 장치에 적합 한 전압 레벨로 변환하여 출력하는 다수개의 출력 버퍼들; 및 상기 출력 버퍼들 중 일부에 연결되며, 상기 내부 회로에서 발생되는 신호들 중 일부를 소정 시간 지연시켜서 대응되는 출력 버퍼들로 전달하는 복수개의 지연부들을 구비하는 반도체 장치의 출력단 회로를 제공한다.An output stage circuit for transmitting signals generated in an internal circuit of a semiconductor device to an external device, comprising: a plurality of output buffers for converting signals generated in the internal circuit into voltage levels suitable for the external device and outputting the signals; And a plurality of delay units connected to a part of the output buffers and delaying a part of the signals generated in the internal circuit by a predetermined time and transmitting the delayed signals to corresponding output buffers.

바람직하기는, 상기 복수개의 지연부들은 상기 출력 버퍼들에 교번적으로 연결되며, 상기 다수개의 출력 버퍼들 중 인접한 출력 버퍼들끼리는 동시에 활성화되지 않는다.Preferably, the plurality of delay units are alternately connected to the output buffers, and adjacent output buffers among the plurality of output buffers are not simultaneously activated.

바람직하기는 또한, 상기 지연부들은 각각 긴 메탈 라인이나 시트 저항이 큰 폴리 저항을 구비하거나 또는 우수개의 인버터들을 구비한다.Preferably, the delay units are each provided with a long metal line or a poly resistance having a large sheet resistance, or with an excellent number of inverters.

상기 기술적 과제를 이루기 위하여 본 발명은 또한, According to an aspect of the present invention,

반도체 장치의 내부 회로에서 발생되는 신호들을 외부 장치로 전송하는 출력단 회로에 있어서, 상기 내부 회로에서 발생되는 신호들을 상기 외부 장치에 적합한 전압 레벨로 변환하여 출력하는 다수개의 출력 버퍼들; 상기 출력 버퍼들 중 일부에 연결되며, 상기 내부 회로에서 발생되는 신호들을 입력하여 대응되는 출력 버퍼들로 전송하는 복수개의 스위칭부들; 및 상기 스위칭부들에 연결되며, 대기시에는 상기 스위칭부들을 비활성화시키며, 상기 내부 회로에서 발생된 신호들이 상기 내부 회로에 직접 연결된 출력 버퍼들로 입력되고나서 소정 시간 후에 상기 스위칭부들을 활성화시키는 제어부를 구비하는 반도체 장치의 출력단 회로를 제공한다.An output stage circuit for transmitting signals generated in an internal circuit of a semiconductor device to an external device, the output stage circuit comprising: a plurality of output buffers for converting signals generated in the internal circuit into voltage levels suitable for the external device and outputting the signals; A plurality of switching units, connected to a part of the output buffers, for inputting signals generated in the internal circuit and transmitting the signals to corresponding output buffers; And a control unit connected to the switching units, for inactivating the switching units during standby, and for activating the switching units after a predetermined period of time after signals generated in the internal circuit are input to output buffers directly connected to the internal circuit Output circuit of the semiconductor device.

바람직하기는, 상기 복수개의 스위칭부들은 상기 출력 버퍼들에 교번적으로 연결되며, 상기 다수개의 출력 버퍼들 중 인접한 출력 버퍼들끼리는 동시에 활성화 되지 않는다.Preferably, the plurality of switching units are alternately connected to the output buffers, and adjacent output buffers among the plurality of output buffers are not activated at the same time.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 출력단 회로의 블록도이다. 도 5를 참조하면, 반도체 장치(501)는 내부 회로(511)와 출력단 회로(515) 및 다수개의 출력 패드들(541∼544)을 구비한다. 5 is a block diagram of an output stage circuit of a semiconductor device according to a preferred embodiment of the present invention. 5, the semiconductor device 501 includes an internal circuit 511, an output terminal circuit 515, and a plurality of output pads 541 to 544.

내부 회로(511)는 외부에서 반도체 장치(501)에 입력되는 신호들에 응답하여 특정 기능을 수행하기 위한 내부 신호들(IN1∼IN4)을 발생한다. The internal circuit 511 generates internal signals IN1 to IN4 for performing a specific function in response to signals input to the semiconductor device 501 from outside.

출력단 회로(515)는 내부 신호들(IN1∼IN4)을 입력하고, 내부 신호들(IN1∼IN4)을 반도체 장치(501)에 연결되는 외부 장치(미도시)의 동작에 적합한 전압 레벨로 변환하여 출력 패드들(541∼544)을 통해서 외부로 출력한다. The output stage circuit 515 receives the internal signals IN1 to IN4 and converts the internal signals IN1 to IN4 into voltage levels suitable for the operation of an external device (not shown) connected to the semiconductor device 501 And outputs it to the outside via output pads 541 to 544. [

출력단 회로(515)는 복수개의 지연부들(521,522)과 다수개의 출력 버퍼들(531∼534)을 구비한다. The output stage circuit 515 includes a plurality of delay units 521 and 522 and a plurality of output buffers 531 to 534.

복수개의 지연부들(521,522)은 출력 버퍼들(531∼534)보다 적은 갯수로 구비된다. 복수개의 지연부들(521,522)은 각각 입력되는 내부 신호들(IN1∼IN4)을 소정시간 지연시켜서 대응되는 출력 버퍼들(532,534)로 전달한다. The plurality of delay units 521 and 522 are provided in a smaller number than the output buffers 531 to 534. The plurality of delay units 521 and 522 delay the input internal signals IN1 to IN4 by a predetermined time and transmit the delayed internal signals IN1 to IN4 to the corresponding output buffers 532 and 534, respectively.

다수개의 출력 버퍼들(531∼534) 중 일부는 내부 회로(511)에 직접 연결되며, 나머지는 지연부들(521,522)에 연결된다. 다수개의 출력 버퍼들(531∼534)은 각각 입력되는 신호들의 전압 레벨을 변환하여 출력 패드들(541∼544)에 연결되는 외부 장치에 적합하게 만들어준다. Some of the plurality of output buffers 531 to 534 are directly connected to the internal circuit 511, and the remainder are connected to the delay units 521 and 522. The plurality of output buffers 531 to 534 respectively convert the voltage levels of the input signals to make them suitable for an external device connected to the output pads 541 to 544. [

상술한 바와 같이, 반도체 장치(501)는 다수개의 출력 버퍼들(531∼534)과 복수개의 지연부들(521,522)을 구비하고, 복수개의 지연부들(521,522)은 출력 버퍼들(531∼534)에 교번적으로 연결됨으로써, 지연부들(521,522)을 통해서 출력 버퍼들(531∼534)로 입력되는 신호들은 내부 회로(511)에서 직접 출력 버퍼들(531,533)에 입력되는 신호들(IN1,IN3)보다 소정 시간 지연되어 입력된다. As described above, the semiconductor device 501 includes a plurality of output buffers 531 to 534 and a plurality of delay units 521 and 522, and a plurality of delay units 521 and 522 are connected to the output buffers 531 to 534 The signals input to the output buffers 531 to 534 through the delay units 521 and 522 are connected to the signals IN1 and IN3 input to the output buffers 531 and 533 directly from the internal circuit 511 And is inputted after a predetermined time delay.

이와 같이, 내부 회로(511)에서 발생되는 신호들(IN1∼IN4)이 출력 버퍼들(531∼534)에 시간 차이를 두고 입력됨에 따라, 모든 출력 버퍼들(531∼534)은 동시에 활성화되지 않는다. 그 결과, 반도체 장치(501)의 전원단에서 접지단으로 동시에 흐르는 전류가 많지 않다. 즉, 접지 바운싱이 분산되어 출력 신호들(OUT1∼OUT4)에 포함되는 피크 전압이 감소된다. 특히, 접지 바운싱은 접지 전압의 국지적 상승이므로 동시에 활성화되는 출력 버퍼의 거리가 멀수록 접지 바운싱의 집중도가 상쇄되어지는데, 본 발명에서는 인접한 출력 버퍼들, 예컨대 출력 버퍼(531)와 출력 버퍼(532), 출력 버퍼(532)와 출력 버퍼(533), 출력 버퍼(533)와 출력 버퍼(534)는 동시에 활성화되지 않기 때문에, 접지 바운싱은 분산되어 출력 신호들(OUT1∼OUT4)에는 피크 전압이 거의 발생되지 않게 되며, 이에 따라 출력 신호들(OUT1∼OUT4)의 오동작이 방지된다. As described above, since the signals IN1 to IN4 generated in the internal circuit 511 are input to the output buffers 531 to 534 with a time difference, all the output buffers 531 to 534 are not simultaneously activated . As a result, a current that flows simultaneously from the power supply terminal to the ground terminal of the semiconductor device 501 is small. That is, the ground bouncing is dispersed and the peak voltage included in the output signals OUT1 to OUT4 is reduced. In the present invention, the output buffers 531 and the output buffers 532 are connected to the output buffers 531 and 532, respectively. In this case, , The output buffer 532 and the output buffer 533, the output buffer 533 and the output buffer 534 are not activated at the same time so that the ground bouncing is dispersed so that the peak voltages are almost generated in the output signals OUT1 to OUT4 So that malfunction of the output signals OUT1 to OUT4 is prevented.

또한, 출력단 회로(515)에 저항들을 구비하지 않기 때문에 출력단 회로(515)에는 DC 전류가 발생하지 않아 전력 소모가 감소된다. In addition, since no resistors are provided in the output stage circuit 515, a DC current is not generated in the output stage circuit 515, and power consumption is reduced.

도 6은 도 5에 도시된 출력 버퍼들에 입력되는 신호들의 파형도이다. 도 5 를 참조하여 도 6에 도시된 신호들의 특성을 설명하기로 한다. 내부 회로(511)에서 발생되어 지연부들(521,522)을 통해 출력 버퍼들(532,534)로 입력되는 신호들(IN2,IN4)은 내부 회로(511)에서 발생되어 출력 버퍼들(531,533)로 직접 입력되는 신호들(IN1,IN3)에 비해 소정 시간(t1) 지연되어 입력된다. 즉, 인접한 출력 신호들끼리, 예컨대, 신호(IN1)와 신호(IN2), 신호(IN2)와 신호(IN3), 신호(IN3)와 신호(IN4)는 동시에 활성화되지 않는다. 6 is a waveform diagram of signals input to the output buffers shown in FIG. The characteristics of the signals shown in FIG. 6 will be described with reference to FIG. Signals IN2 and IN4 generated in the internal circuit 511 and inputted to the output buffers 532 and 534 through the delay units 521 and 522 are generated in the internal circuit 511 and directly input to the output buffers 531 and 533 Is delayed by a predetermined time t1 with respect to the signals IN1 and IN3. That is, signals IN1 and IN2, signals IN2 and IN3, signals IN3 and IN4 are not activated at the same time between adjacent output signals.

도 7은 도 5에 도시된 지연부들 중 하나의 일 실시예를 보여주는 구성도이다. 도 7을 참조하면, 지연부(521)는 길이가 긴 메탈 라인(711)으로 이루어진다. 메탈 라인(711)은 반도체 장치(도 5의 501)에 형성된 반도체 소자들을 연결할 때 사용되는 물질로서, 저항이 작다. 그러나, 메탈 라인(711)이 길어지면 내부 저항이 커지므로, 긴 메탈 라인(711)은 지연 수단의 역할을 수행한다. 즉, 긴 메탈 라인(711)에 입력되는 신호는 메탈 라인(711)을 통과하는 동안 메탈 라인(711)의 내부 저항 때문에 지연된다. 메탈 라인(711)의 길이에 따라 지연 시간이 달라진다. FIG. 7 is a block diagram showing one embodiment of the delay units shown in FIG. 5. FIG. Referring to FIG. 7, the delay unit 521 includes a metal line 711 having a long length. The metal line 711 is a material used when connecting semiconductor elements formed in a semiconductor device (501 in FIG. 5), and has a small resistance. However, as the metal line 711 becomes long, the internal resistance becomes large, so that the long metal line 711 serves as a delay means. That is, the signal input to the long metal line 711 is delayed due to the internal resistance of the metal line 711 while passing through the metal line 711. The delay time varies depending on the length of the metal line 711.

지연부(521)는 또한, 시트 저항이 큰 폴리 저항으로 이루어질 수 있다.The delay unit 521 can also be made of a poly resistance having a large sheet resistance.

도 8은 도 5에 도시된 지연부들 중 하나의 다른 실시예를 보여주는 구성도이다. 도 8을 참조하면, 지연부(521)는 우수개의 인버터들(811,812)을 구비한다. 기수개의 인버터(들)는 입력 신호를 반전시키지만, 우수개의 인버터들(811,812)은 입력되는 신호를 지연시키는 기능을 수행한다. 지연부(521)는 또한, 낸드 게이트(NAND Gate)로 구성될 수도 있다. FIG. 8 is a configuration diagram showing another embodiment of the delay units shown in FIG. 5. FIG. Referring to FIG. 8, the delay unit 521 has the even number of inverters 811 and 812. The odd number of inverters 811 and 812 perform the function of delaying the input signal, while the odd number of inverters 811 and 812 perform the function of delaying the input signal. The delay unit 521 may also be composed of a NAND gate.

도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 출력단 회로의 블록도 이다. 도 9를 참조하면, 반도체 장치(901)는 내부 회로(911)와 출력단 회로(915) 및 다수개의 출력 패드들(941∼944)을 구비한다.  9 is a block diagram of an output stage circuit of the semiconductor device according to the second embodiment of the present invention. 9, the semiconductor device 901 includes an internal circuit 911, an output terminal circuit 915, and a plurality of output pads 941 to 944.

내부 회로(911)는 반도체 장치(901)에 입력되는 외부 신호들에 응답하여 특정 기능을 수행하기 위한 내부 신호들(IN1∼IN4)을 발생한다. The internal circuit 911 generates internal signals IN1 to IN4 for performing a specific function in response to external signals input to the semiconductor device 901. [

출력단 회로(911)는 내부 신호들(IN1∼IN4)을 입력하고, 내부 신호들(IN1∼IN4)을 반도체 장치(901)에 연결되는 외부 장치(미도시)의 동작에 적합한 전압 레벨로 변환하여 출력 패드들(941∼944)을 통해서 외부로 출력한다. The output stage circuit 911 receives the internal signals IN1 to IN4 and converts the internal signals IN1 to IN4 into voltage levels suitable for the operation of an external device (not shown) connected to the semiconductor device 901 And outputs it to the outside through the output pads 941 to 944.

출력단 회로(915)는 다수개의 출력 버퍼들(931∼934)과 복수개의 스위칭부들(921,922) 및 제어부(951)를 구비한다. The output stage circuit 915 includes a plurality of output buffers 931 to 934, a plurality of switching units 921 and 922, and a control unit 951.

다수개의 출력 버퍼들(931∼933) 중 일부(931,933)는 내부 회로(911)에 직접 연결되며, 나머지(932,934)는 스위칭부들(921,922)에 연결된다. 다수개의 출력 버퍼들(931∼934)은 각각 입력되는 신호들의 전압 레벨을 변환하여 출력 패드들(941∼944)에 연결되는 외부 장치에 적합하게 만들어준다. 931 and 933 of the plurality of output buffers 931 to 933 are directly connected to the internal circuit 911 and the remainder 932 and 934 are connected to the switching units 921 and 922. [ The plurality of output buffers 931-934 convert the voltage levels of the input signals to make them suitable for external devices connected to the output pads 941-944.

복수개의 스위칭부들(921,922)은 출력 버퍼들(931∼934) 중 일부(932,934)에 연결되며, 출력 버퍼들(931∼934)보다 적은 개수가 구비된다. 복수개의 스위칭부들(921,922)은 내부 회로(911)에서 발생되는 신호들(IN2,IN4)과 제어부(951)의 출력 신호(CON1)를 입력하며, 제어부(951)의 출력 신호(CON1)에 응답하여 내부 회로(911)로부터 출력되는 신호들(IN2,IN4)을 대응되는 출력 버퍼들(932,934)로 전송한다.The plurality of switching units 921 and 922 are connected to some of the output buffers 931 to 934 and are provided in a smaller number than the output buffers 931 to 934. The plurality of switching units 921 and 922 receive the signals IN2 and IN4 generated in the internal circuit 911 and the output signal CON1 of the control unit 951 and output a signal in response to the output signal CON1 of the control unit 951 And transmits the signals IN2 and IN4 output from the internal circuit 911 to the corresponding output buffers 932 and 934. [

제어부(951)는 복수개의 스위칭부들(921,922)에 연결된다. 제어부(951)는 대기시에는 스위칭부들(921,922)을 비활성화시킨다. 그러다가, 내부 회로(911)에서 신호들(IN1∼IN4)이 발생될 경우, 신호들(IN1,IN3)이 내부 회로(911)에 직접 연결된 출력 버퍼들(931,933)로 입력되고나서 소정 시간(도 6의 t1) 후에 스위칭부들(921,922)을 활성화시킨다. 스위칭부들(921,922)이 활성화되면, 스위칭부들(921,922)에 입력되는 신호들(IN2,IN4)은 대응되는 출력 버퍼들(932,934)로 전송된다. The control unit 951 is connected to the plurality of switching units 921 and 922. The control unit 951 deactivates the switching units 921 and 922 when waiting. Then, when signals IN1 to IN4 are generated in the internal circuit 911, the signals IN1 and IN3 are input to the output buffers 931 and 933 connected directly to the internal circuit 911, 6, the switching units 921, 922 are activated. When the switching units 921 and 922 are activated, the signals IN2 and IN4 input to the switching units 921 and 922 are transmitted to the corresponding output buffers 932 and 934, respectively.

상술한 바와 같이, 반도체 장치(901)는 다수개의 출력 버퍼들(931∼934)과 복수개의 스위칭부들(921,922) 및 제어부(951)를 구비하고, 복수개의 스위칭부들(921,922)은 출력 버퍼들(931∼934)에 교번적으로 연결됨으로써, 내부 회로(911)로부터 발생되는 일련의 신호들(IN1∼IN4) 중에서 일부(IN1,IN3)는 출력 버퍼들(931,933)에 직접 입력되지만, 나머지(IN2,IN4)는 스위칭부들(921,922)을 통해서 출력 버퍼들(932,934)로 입력되어 내부 회로(911)로부터 출력 버퍼들(931,933)에 직접 입력되는 신호들(IN1,IN3)보다 소정 시간(도 6의 t1) 지연되어 입력된다. As described above, the semiconductor device 901 includes a plurality of output buffers 931 to 934, a plurality of switching units 921 and 922, and a control unit 951, and the plurality of switching units 921 and 922 includes output buffers 931 to 934 so that some of the series of signals IN1 to IN4 generated from the internal circuit 911 are directly input to the output buffers 931 and 933, And IN4 are input to the output buffers 932 and 934 through the switching units 921 and 922 and the signals IN1 and IN3 input from the internal circuit 911 to the output buffers 931 and 933 for a predetermined time t1).

이와 같이, 내부 회로(911)에서 발생되는 신호들(IN1∼IN4)이 출력 버퍼들(931∼934)에 시간 차이를 두고 입력됨에 따라, 모든 출력 버퍼들(931∼934)은 동시에 활성화되지 않는다. 그 결과, 반도체 장치(901)의 전원단에서 접지단으로 동시에 흐르는 전류가 많지 않다. 즉, 접지 바운싱이 분산되어 피크 전압이 감소된다. 본 발명에서는 인접한 출력 버퍼들, 예컨대 출력 버퍼(931)와 출력 버퍼(932), 출력 버퍼(932)와 출력 버퍼(933), 출력 버퍼(933)와 출력 버퍼(934)는 동시에 활성화되지 않기 때문에, 접지 바운싱은 분산되어 출력 신호들(OUT1∼OUT4)에 는 피크 전압이 거의 발생되지 않게 되며, 이에 따라 출력 신호들(OUT1∼OUT4)의 오동작이 방지된다. As described above, since the signals IN1 to IN4 generated in the internal circuit 911 are input to the output buffers 931 to 934 with a time difference, all of the output buffers 931 to 934 are not simultaneously activated . As a result, a current that flows simultaneously from the power supply terminal to the ground terminal of the semiconductor device 901 is small. That is, the ground bouncing is dispersed and the peak voltage is reduced. Since adjacent output buffers such as the output buffer 931 and the output buffer 932, the output buffer 932 and the output buffer 933, the output buffer 933 and the output buffer 934 are not activated at the same time , The ground bouncing is dispersed so that a peak voltage is hardly generated in the output signals OUT1 to OUT4, thereby preventing malfunction of the output signals OUT1 to OUT4.

또한, 출력단 회로(915)에 저항들을 구비하지 않기 때문에 출력단 회로(915)에는 DC 전류가 발생하지 않는다. In addition, since no resistors are provided in the output stage circuit 915, no DC current is generated in the output stage circuit 915.

스위칭 수단들(921,922)은 출력 버퍼들(932,934)의 내부에 구비될 수 있으며, PMOS 트랜지스터, NMOS 트랜지스터 또는 이들의 조합으로 구성될 수 있다. The switching means 921 and 922 may be provided inside the output buffers 932 and 934, and may be formed of a PMOS transistor, an NMOS transistor, or a combination thereof.

도면과 명세서에서 최적 실시예들이 개시되었으므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.It will be apparent to those skilled in the art that various modifications and equivalent embodiments may be possible in light of the above teachings. Accordingly, the true scope of the present invention should be determined by the technical idea described in the appended claims.

상술한 바와 같이, 반도체 장치(501,901)는 다수개의 출력 버퍼들(531∼534, 931∼934)을 구비하고, 인접한 출력 버퍼들이 동시에 활성화되지 않도록 구성됨으로써, 접지 바운싱이 감소되어 출력 신호들(OUT1∼OUT4)에 포함되는 피크 전압이 감소되며, 그에 따라 출력 신호들(OUT1∼OUT4)의 오동작이 방지된다. As described above, the semiconductor devices 501 and 901 have a plurality of output buffers 531 to 534 and 931 to 934, and the adjacent output buffers are configured not to be simultaneously activated, thereby reducing the ground bouncing and outputting the output signals OUT1 The peak voltages included in the output signals OUT1 to OUT4 are reduced, thereby preventing malfunction of the output signals OUT1 to OUT4.

또한, 출력단 회로(515,915)에 저항들이 구비되지 않기 때문에 출력단 회로(515,915)에는 DC 전류가 발생하지 않으며, 그로 인하여 출력단 회로(515,915)의 소모 전력이 감소한다. In addition, since no resistors are provided in the output stage circuits 515 and 915, no DC current is generated in the output stage circuits 515 and 915, thereby reducing power consumption of the output stage circuits 515 and 915.

최근의 통신 시스템에는 전송률을 높이기 위해 병렬 멀티 비트들을 사용하고 있는 추세이며, 본 발명의 출력단 회로(515,915)는 이러한 시스템에 매우 적합하게 채용될 수 있다. In recent communication systems, there is a tendency to use parallel multi-bits to increase the data rate, and the output stage circuits 515 and 915 of the present invention can be employed very suitably for such a system.

Claims (8)

반도체 장치의 내부 회로에서 발생되는 신호들을 외부 장치로 전송하는 출력단 회로에 있어서, An output stage circuit for transmitting signals generated in an internal circuit of a semiconductor device to an external device, 상기 내부 회로에서 발생되는 신호들을 상기 외부 장치에 적합한 전압 레벨로 변환하여 출력하는 복수개의 출력 버퍼들; 및 A plurality of output buffers for converting signals generated in the internal circuit into a voltage level suitable for the external device and outputting the converted voltage; And 상기 출력 버퍼들 중 일부에 연결되며, 상기 내부 회로에서 발생되는 신호들 중 일부를 소정 시간 지연시켜서 대응되는 출력 버퍼들로 전달하는 복수개의 지연부들을 포함하고,And a plurality of delay units connected to a part of the output buffers for delaying a part of the signals generated in the internal circuit by a predetermined time and transmitting the delayed signals to corresponding output buffers, 상기 출력 버퍼들 중 일부는 상기 내부 회로에 직접 연결되고, 나머지 출력 버퍼들은 상기 지연부들에 직접 연결되며, 상기 출력 버퍼들 중 인접한 출력 버퍼끼리는 동시에 활성화되지 않는 것을 특징으로 하는 반도체 장치의 출력단 회로.Wherein some of the output buffers are directly connected to the internal circuit and the remaining output buffers are directly connected to the delay units and adjacent output buffers among the output buffers are not simultaneously activated. 삭제delete 제1항에 있어서, 상기 지연부들은 각각 긴 메탈 라인 또는 시트 저항이 큰 폴리 저항을 구비하는 것을 특징으로 하는 반도체 장치의 출력단 회로.The output stage circuit of a semiconductor device according to claim 1, wherein each of the delay units has a long metal line or a poly resistor having a large sheet resistance. 제1항에 있어서, 상기 지연부들은 각각 우수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치의 출력단 회로.2. The output stage circuit of claim 1, wherein each of the delay units comprises an even number of inverters. 삭제delete 반도체 장치의 내부 회로에서 발생되는 신호들을 외부 장치로 전송하는 출력단 회로에 있어서,An output stage circuit for transmitting signals generated in an internal circuit of a semiconductor device to an external device, 상기 내부 회로에서 발생되는 신호들을 상기 외부 장치에 적합한 전압 레벨로 변환하여 출력하는 다수개의 출력 버퍼들;A plurality of output buffers for converting signals generated in the internal circuit into a voltage level suitable for the external device and outputting the converted voltage; 상기 출력 버퍼들 중 일부에 연결되며, 상기 내부 회로에서 발생되는 신호들을 입력하여 대응되는 출력 버퍼들로 전송하는 복수개의 스위칭부들; 및A plurality of switching units, connected to a part of the output buffers, for inputting signals generated in the internal circuit and transmitting the signals to corresponding output buffers; And 상기 스위칭부들에 연결되며, 대기시에는 상기 스위칭부들을 비활성화시키며, 상기 내부 회로에서 발생된 신호들이 상기 내부 회로에 직접 연결된 출력 버퍼들로 입력되고나서 소정 시간 후에 상기 스위칭부들을 활성화시키는 제어부를 구비하는 것을 특징으로 하는 반도체 장치의 출력단 회로.And a control unit connected to the switching units to deactivate the switching units during standby and to activate the switching units after a predetermined period of time after signals generated in the internal circuits are input to output buffers directly connected to the internal circuit And the output terminal circuit of the semiconductor device. 제6항에 있어서, 상기 복수개의 스위칭부들은 상기 출력 버퍼들에 교번적으로 연결된 것을 특징으로 하는 반도체 장치의 출력단 회로.7. The output stage circuit of claim 6, wherein the plurality of switching units are alternately connected to the output buffers. 제6항에 있어서, 상기 다수개의 출력 버퍼들 중 인접한 출력 버퍼들끼리는 동시에 활성화되지 않는 것을 특징으로 하는 반도체 장치의 출력단 회로.The output stage circuit of claim 6, wherein adjacent output buffers among the plurality of output buffers are not simultaneously activated.
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