KR100726361B1 - 메모리 장치들과의 통신을 위한 시스템 및 방법 - Google Patents

메모리 장치들과의 통신을 위한 시스템 및 방법 Download PDF

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Abstract

본 발명은 메모리 인터페이스를 포함하는 장치에 관한 것이다. 메모리 인터페이스는 데이터 인터페이스, 제1상태 머신 및 제2사태 머신을 포함한다. 제1상태 머신은 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스를 포함한다. 제1상태 머신은 제1칩 메모리 장치가 데이터 인터페이스와 연결되어 있을 때, 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스를 통해 제1메모리 장치를 각각 선택 및 모니터하도록 구성된다. 제2상태 머신은 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 포함한다. 제2상태 머신은 제1칩 메모리 장치가 데이터 인터페이스와 연결되어 있을 때, 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 통해 제2메모리 장치를 각각 선택 및 모니터하도록 구성된다.

Description

메모리 장치들과의 통신을 위한 시스템 및 방법{System and method for communicating with memory devices}
도 1 및 2는 데이터 처리 장치 구성요소들의 전형적 실시예들을 도시한 것이다.
도 3은 메모리 장치 액세스를 위한 전형적 타임라인을 도시한 것이다.
도 4는 도 1 및 도 2에 도시된 데이터 처리 장치들과 같은 데이터 처리 장치들에 의해 수행될 수 있는, 메모리 장치들의 전형적 액세스 방법을 도시한 것이다.
본 발명은, 일반적으로, 메모리 장치들과 통신하는 시스템 및 방법에 관한 것이다.
개인용 디지털 정보기기(PDA), MP3 플레이어, 휴대형 메모리 시스템, 고급형 셀 폰 시스템 및 카메라들과 같은 휴대형 기기들에 대한 소비자들의 수요가 늘어나고 있다. 플로피 디스크, 하드 드라이브, 및 광 드라이브들과 같은 전통적 비휘발성 메모리 저장 시스템들은, 기계적 불능, 과도한 중량, 큰 사이즈 및 높은 에너지 소비로 인해 휴대형 장치들에 사용하기가 일반적으로 부적절하다. 그 결과, 휴대 형 장치의 제조자들은 플래시 메모리 및 전기적으로 삭제 및 프로그램이 가능한 롬(EEPROM)과 같은 반도체 메모리 시스템으로 방향을 전환하고 있다.
그러나, 이러한 반도체 메모리 시스템은 데이터 프로세싱에 긴 지연 시간(latency, 레이턴시)을 가지는 경향이 있다. 통상적으로, 명령들과 어드레스들은 대략 나노 세컨드(nanoseconds) 대의 레이트로 이 반도체 메모리 시스템들에 전달될 수 있지만, 그 명령들과 어드레스들에 응하는 반도체 메모리의 데이터 처리는 보통 크게 길어져서, 거의 마이크로 세컨드 대의 시간을 요한다.
전통적 메모리 인터페이스들은 한 번에 한 반도체 메모리 시스템을 액세스하며, 그 반도체 메모리 시스템으로부터의 준비 신호를 기다리기 위해 멈춘다. 여러 개의 반도체 메모리 장치들에 액세스하는 메모리 인터페이스들에서조차 메모리 장치들에서으 동작들은 보통 한 번에 한 동작씩 수행되고, 인터페이스는 다른 동작을 시작하기 전에 각 동작의 완료시까지 대기한다. 예를 들어, 전통적 메모리 인터페이스들은 제1메모리에 한 페이지를 쓰고, 제2페이지를 제2메모리 장치에 쓰기 전에 그 제1메모리로의 쓰기 동작을 기다리면서 멈추게 될 것이다. 다른 예에서, 전통적 메모리 인터페이스들은 제2메모리 장치에 대한 블록 삭제 명령을 시작하기 전에 제1메모리 장치에서 블록 삭제 명령이 완료될 때까지 대기한다. 다른 전통적 시스템들에서, 모든 장치들에 대한 동작들은, 두 번째 동작들의 집합을 시작하기 전에 완료되어져야 한다.
이와 같이, 메모리 인터페이스와 직접 메모리 액세스 제어기 사이의 데이터 버스들 외에 메모리 인터페이스와 반도체 메모리 장치 사이의 데이터 버스들이, 메 모리 장치 데이터 처리 중에 늘어난 비동작 시간으로 인한 불리함을 겪을 수 있고, 이것은 이 데이터 버스들의 효율적 이용을 감소시키는 결과를 가져온다. 데이터 집중 동작들에 있어서, 특히 MP3 플레이어 및 카메라와 같은 장치들의 동작들에 있어서, 데이터 버스들을 통한 데이터 전송 레이트의 효율 감소가 장치의 성능 감소를 불러온다. 따라서, 메모리 장치와 데이터를 교환하는 개선된 시스템 및 방법이 요망되고 있다.
본 발명이 이루고자 하는 과제는, 메모리 장치와 데이터를 교환함에 있어 데이터 버스들의 효율적 사용을 가능하게 하는, 메모리 장치들과의 통신 방법 및 시스템을 제공하는 데 있다.
이하에서 첨부된 도면을 참조하여 본 발명을 상세히 설명할 것이다. 서로 다른 도면들에서 사용된 동일한 참조 부호들은 유사하거나 동일한 구성 요소를 나타낸다.
특정 실시예를 통해, 메모리 인터페이스를 포함하는 데이터 처리 장치가 개시된다. 메모리 인터페이스는 하나 이상의 반도체 메모리 장치들을 액세스하도록 구성된 데이터 인터페이스를 포함한다. 또, 메모리 인터페이스는 제1칩 선택 인터페이스 및 제1레디/비지(ready/busy) 인터페이스를 구비한 제1상태 머신을 포함한다. 메모리 인터페이스는 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 구비하는 제2상태 머신 역시 포함한다. 일 실시예에서, 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스는 NAND 플래시 메모리 장치와 같은 제1메모리 장치에 연결된다. 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스는 제2NAND 플래시 메모리 장치와 같은 제2메모리 장치에 연결된다. 제1 및 제2메모리 장치들은 가령, 플레시 메모리 장치들과 같은, 같은 종류의 장치들일 수 있다.
또, 메모리 인터페이스를 포함하는 데이터 처리 장치는 제1내부 데이터 버스에 연결된 프로세서 코어 역시 포함할 수 있다. 제1내부 데이터 버스는 제2내부 데이터 버스에 연결되는 브리지(bridge)와 연결될 수 있다. 제2내부 데이터 버스가 메모리 인터페이스에 연결될 수 있다. 하나의 전형적 실시예에서, 브리지는 직접 메모리 액세스(DMA) 제어기를 포함할 수 있다. 제1상태 머신이 제1채널을 통해 DMA 제어기와 연결되고, 제2상태 머신이 제1채널 및 제2상태 머신을 통해 DMA 제어기와 연결될 수 있다. 다른 전형적 실시예에서, 스태틱(static) 램 (SRAM)과 같은 램이 제1내부 데이터 버스에 연결된다. 특정 실시예에서, 프로세서 코어, 브리지, 및 메모리 인터페이스는 한 칩 위에 시스템을 형성하도록, 단일 기판 위에 배치되며, 메모리 장치들은 그 칩 위의 메모리 인터페이스에 연결되는 인터페이스 핀들과 연결된다.
다른 전형적 실시예를 통해, 메모리 장치 액세스 방법이 개시된다. 이 방법은 제2플래시 메모리 장치가 비지(busy) 상태일 때 제1플래시 메모리 장치로 제1명령을 전송하는 단계를 포함한다. 제1플래시 메모리 장치 및 제2플래시 메모리 장치는 외부 데이터 인터페이스에 연결된다. 상기 명령 및 관련 어드레스들과 데이터에 응하여, 제1플래시 메모리 장치는 비지 상태로 들어간다. 이 방법은 제2플래 시 메모리 장치의 레디/비지 신호를 모니터링하고, 제1플래시 메모리 장치가 비지 상태이고 제2플래시 메모리 장치가 레디 상태일 때 제2플래시 메모리 장치로 제2명령을 전송하는 단계를 더 포함한다. 이 방법은, 또, 제1플래시 메모리 장치로부터의 레디/비지 신호를 모니터링하는 단계 및 그 레디/비지 신호에 기초해 DMA 제어기에 알리는 단계를 더 포함할 수 있다.
도 1은 대표 장치(100)의 전형적 실시예를 도시한 것이다. 장치(100)는 제1내부 데이터 버스에 연결된 프로세서(104)를 포함한다. 브리지(108)가 제1내부 데이터 버스(106) 및 제2내부 데이터 버스(110)에 연결된다. 메모리 인터페이스(114)가 제2내부 데이터 버스(110)에 연결된다. 한 특정 예에서, 제1내부 데이터 버스(106)는 ARM®AHB와 같은 고급형 고성능 버스(advanced high performance bus, AHB)이고, 제2내부 데이터 버스(110)는 주변 기기들을 액세스하기 위해 조정된 AHB와 같은 고급형 고속 주변 버스(Advanced high speed peripheral bus, APBH)이다.
하나의 전형적 실시예에서, 브리지(108)는 직접 메모리 액세스(DMA) 제어기(112)를 포함한다. DMA 제어기(112)는, 가령, 프로세서(104) 간섭 없이 멀티 페이지 동작을 처리하도록 구성된 것일 수 있다. 예를 들어, DMA 제어기(112)는 여러 페이지들을 읽기/쓰기하는 동작들을 자동으로 처리하는 브랜칭(branching) 기능을 가진 링크 서술자 기능을 이용할 수 있다.
장치(100)는 데이터 인터페이스(126) 및 제어 라인들(124)을 액세스하는 메모리 인터페이스(114)를 포함한다. 제어 라인들(124)은, 예를 들어, 명령 래치(latch) 인에이블(enable), 어드레스 래치 인에이블, 읽기 인에이블, 쓰기 인에이 블, 및 쓰기 금지 기능들과 관련된 라인들을 포함할 수 있다. 데이터 인터페이스(126)는, 예를 들어, 8 비트 데이터 인터페이스, 16 비트 데이터 인터페이스, 또는 32 비트 인터페이스일 수 있다. 하나의 전형적 실시예에서, 메모리 인터페이스(114)는 한 군의 메모리 인터페이스 상태 머신들(116, 118, 120, 및 122)을 포함한다. 메모리 인터페이스 상태 머신들(116, 118, 120, 및 122) 각각은 DMA 제어기(112)를 액세스하는 고유 채널(144, 146, 148, 150)을 포함한다. 또, 메모리 인터페이스 상태 머신들(116, 118, 120, 및 122) 각각은 개개의 칩 선택 인터페이스 및 개개의 레디/비지 인터페이스를 포함한다. 예를 들어, 메모리 인터페이스 상태 머신(116)은 칩 선택 인터페이스(128) 및 레디/비지 인터페이스(130)를 포함한다. c추가 예에서, 메모리 인터페이스 상태 머신들(118, 120, 및 122)은 각자 칩 서택 인터페이스(132, 136, 및 140)과 레디/비지 인터페이스(134, 138, 및 142)를 포함한다. 개개의 상태 머신들 각자의 칩 선택 및 레디/비지 인터페이스들은 각각 NAND나 NOR 플래시 메모리 장치들과 같은 독립된 외부 메모리 장치들과 결부될 수 있다. 플래시 메모리 장치들 각각은 또한 공유된 제어 라인들(124) 및 공유된 데이터 라인들(126)과 연결될 수도 있다.
한 전형적 실시예에서, 메모리 인터페이스(114)는 플래시 메모리 장치들과 같이, 결부된 주변 장치들과 관련된 제어 정보를 저장하도록 구성된 레지스터들을 포함한다. 그 레지스터들은, 가령, 데이터 홀드 시간, 어드레스 셋 업(setup) 시간, 및 데이터 셋 업 시간과 같은 제어 정보를 저장할 수 있다. 이 시간들은 클록 사이클의 개수로서 표현될 수 있다. 이와 달리, 레지스터들이 DMA와 함께 포함될 수도 있다.
동작시, 프로세서 코어(104)는 데이터 버스(106)를 통해, 링크된 서술자들의 집합을 DMA 제어기(112)로 제공한다. 그 링크 서술자들에 기초해, DMA 제어기(112)는 메모리 인터페이스 상태 머신들을 통해 개개의 메모리 장치들을 액세스한다. 예를 들어, 제1플래시 메모리 장치에 액세스하기 위해, DMA 제어기(112)는 메모리 인터페이스 상태 머신(116)과 상호 동작할 수 있다. 메모리 인터페이스 상태 머신(116)은 칩 인에이블(128)을 통해 제1플래시 메모리 장치를 인에이블시킨다. 메모리 인터페이스(114)는 제어 라인들(124) 및 데이터 라인들(126)을 통해 명령 및 어드레스를 제1플래시 메모리 장치로 보낼 수 있다. 통상적으로, 제1메모리 장치는 그 명령, 어드레스, 및 옵션 사항인 데이터에 응하여 비지 상태로 들어간다. 예를 들어, 그 명령은 데이터가 읽혀질 어드레스가 뒤따르는 읽기 명령일 수 있다. 다른 전형적 실시예에서, 그 명령은 데이터가 저장될 어드레스 및 그 어드레스에 저장될 데이터가 뒤따르는 쓰기 명령일 수 있다. 이와 달리, 블록 삭제 명령들과 같은 다른 명령들이 제1메모리 장치로 보내질 수 있다. 메모리 인터페이스 상태 머신(116)은 레디/비지 인터페이스(130)를 통해 제1메모리 장치의 레디/비지 상태를 모니터한다.
또, DMA 제어기(112)가 공유 제어 라인들(124) 및 데이터 라인들(126)에 연결된 제2플래시 메모리 장치를 액세스할 수 있다. 한 전형적 실시예에서, DMA 제어기(112)는 제1메모리 장치가 비지 상태인 동안 제2메모리장치에 액세스한다. 통상적으로 명령, 어드레스, 데이터 전송 레이트들은 약 나노 초 단위대인 한편, 메 모리 장치들 내에서의 내부적 데이터 처리와 관련된 비지 상태들은 마이크로 초 단위대를 유지한다. 따라서, 명령들, 어드레스들 및 데이터는 하나의 플래시 메모리 장치가 비지인 동안에 여러 플리시 메모리 장치들로 전송될 수 있다. 일례로서, 메모리 인터페이스 상태 머신(118)이 칩 인에이블 인터페이스(132)를 통해 제2메모리 장치를 인에이블시킬 수 있고, 메모리 인터페이스(114)가 제어 라인들(124) 및 데이터 라인들(126)을 통해 명령들, 어드레스들 및 데이터를 제공할 수 있다. 그 결과, 제2플래시 메모리 장치가 비지 상태로 들어가고 메모리 인터페이스 상태 머신(118)에 의해 레디/비지 인터페이스(134)를 통해 모니터링된다. 마찬가지로, DMA 제어기(112)는 메모리 인터페이스 상태 머신들(120 및 122)을 통해 각각 제3 및 제4메모리 장치들을 액세스할 수 있다.
메모리 장치들 중 하나가 레디 상태로 진입할 때, 관련 메모리 인터페이스 상태 머신이 DMA 제어기(112)로 인터럽트 요청을 전송할 것이다. 예를 들어, 제1플래시 메모리 장치가 데이터 처리를 끝낼 때, 메모리 인터페이스 상태 머신(116)이 DMA 제어기(112)로 인터럽트 요청을 전송할 것이다. DMA 제어기(112)는 다른 플래시 메모리 장치들이 비지인 동안 제1플래시 메모리와 통신할 수 있다. 이와 같이, DMA 제어기(112)는 독립적으로 개별 메모리 장치들의 상태들을 모니터하고 한 메모리 장치의 처리 주기 중에 둘 이상의 메모리 장치를 액세스함으로써 여러 페이지 동작들을 수행할 수 있다.
특정 실시예에서, 프로세서(104), 브리지(108), 및 메모리 인터페이스(114)가 공통 기판(102) 위에 배치된다. 예를 들어, 프로세서(104), 브리지(108), 및 메모리 인터페이스(114)는 "한 칩 위의 시스템, system on a chip"을 형성할 수 있다. 여러 메모리 장치들이 그 칩 위에 제공된 핀들을 통해 메모리 인터페이스(114)와 연결될 수 있다. 예를 들어, 제어 인터페이스(124)가 명령 래치 인에이블 및 어드레스 래치 인에이블 핀들과 같은 제어 핀들을 포함할 수 있다. 데이터 인터페이스(126)는, 가령, 다수의 데이터 핀들을 포함할 수 있고, 칩 선택 인터페이스들과 레디/비지 인터페이스들 각각이 각자의 핀들을 포함할 것이다. 특정 예에서, 하나의 NAND 플래시 메모리 장치가 메모리 인터페이스의 각 상태 머신에 대한 메모리 인터페이스에 연결될 수 있다. 다른 실시예에서, 이 구성 요소들은 별개의 기판들 위에 생성될 수도 있다.
도 2는 다른 전형적 장치(200)의 예를 도시한 것이다. 장치(200)는 AHB 데이터 버스(206)와 연결된 ARM® 프로세서 코어(202)를 포함한다. 또, 스태틱 램(SRMA)램과 같은 램(204)이 AHB 데이터 버스(206)에 연결될 것이다. 브리지(210)가 AHB 데이터 버스(206)와 APBH 데이터 버스(212) 사이에 제공된다. 브리지(210)는 예를 들어, 공유 DMA 제어기(214)를 포함한다. 또, 브리지(210)는 공유 DMA 제어기(214)와 연결된 AHB 슬레이브(216)와, APBH 마스터(220)를 포함한다. AHB 마스터(218)가 AHB 데이터 버스(206) 및 공유 DMA 제어기(214)에 연결된다.
APBH 데이터 버스(212)가 범용 메모리 인터페이스(GPMI)(222)와 연결된다. 한 전형적 실시예에서, GPMI(222)는 APBH 데이터 버스(212)에 액세스 가능한 데이터 레지스터(미도시)를 포함한다. 데이터 레지스터는 상태 머신들과 함께 메모리 장치들과의 데이터 전송에 사용될 수 있다. 특정 실시예에서, 데이터 레지스터는 비트들의 집합을 포함하는데, 이들 모두나 그 부분집합들이 특정 시간에 데이터를 전송하는데 사용될 수 있다. 예를 들어, 데이터 레지스터는 32 비트를 포함하여 32 비트 모드, 16 비트 모드, 또는 8 비트 모드로 동작할 수 있다.
한 전형적 실시예에서, GPMI(222)는 NAND 플래시 메모리 장치와 같은 외부 플래시 메모리 장치들로의 인터페이스를 제공한다. 특정 실시예에서, GPMI(222)가 같은 타입으로 된 일군의 메모리 장치들에 대한 액세스를 지원할 수 있다. 예를 들어, 그 일군의 메모리 장치들은 NAND 플래시 메모리 장치들과 같은 플래시 메모리 장치들의 집합일 수 있다.
특정 실시예에서, GPMI(222)는 GPMI 상태 머신들(226, 228, 230, 및 232)의 집합을 포함한다. GPMI 상태 머신들(226, 228, 230, 및 232) 각각은 칩 선택 인터페이스 및 레디/비지 인터페이스를 포함한다. 또, GPMI 상태 머신(226, 228, 230, 및 232)들 각각은 공유 DMA 제어기(214)에 대한 개별 채널을 포함한다. GPMI 상태 머신들(226, 228, 230, 및 232) 각각의 칩 선택 및 레디/비지 인터페이스들은 GPMI 핀 중재 유닛(234) 및 GPMI 핀 상태 머신(236)을 통과하여 범용 입/출력(GPIO) 핀 멀티플렉서(224)와 인터페이스 하도록 된다. 개별 플래시 메모리 장치들이 GPIO 핀 멀티플렉서(224)에 연결된 핀들과 연결될 수 있다.
또, 시스템(200)은 클록 (HCLK) 신호와 GPMI 클록 (GPMICLK) 신호를 생성하는 시스템 클록 발생기(208)를 포함할 수 있다. GPMCLK 신호는 플래시 입력/출력의 타이밍 기준으로서 사용될 수 있다. 상용의 플래시 메모리 장치들이 서로 다른 타이밍 요건들을 가지기 때문에, GPMICLK 신호는 각각의 어플리케이션에 맞게 조정 될 수 있다. 실제 읽기/쓰기 스트로브(strobe) 타이밍 패러미터들은 레지스터 관련정보(register description)에서 조정될 수 잇다. 서로 다른 클록 신호들을 이용하여, 상태 머신들과 플래시 입/출력은 별도의 클록 레이트들로 동작할 수 있다.
도시된 것과 같이, GPMI(222)는 각각이 독립적인 레디/비지 시호들을 갖는 네 개의 칩 선택까지를 지원한다. NAND나 NOR 플래시 메모리 장치들과 같은 플래시 메모리 장치들은 공유 데이터 라인들 및 제어 라인들에 연결될 수 있다. 따라서, GPMI(222)는 주어진 시간에 하나의 메모리 장치와 활발하게 통신할 수 있다. 그러나, 각각의 메모리 장치들은 내부적 읽기, 쓰기 또는 삭제 동작들을 동시에 수행할 수 있다.
한 특정 실시예에서, DMA 제어기(214)는 ARM® 코어(202)에 의한 중재 없이 정상적인 플래시 액세스 기능들을 수행할 수 있다. 통상적 플래시 메모리 장치들은 다중 페이지 읽기/쓰기 명령들을 지원하지 않지만, GPMI(222) 및 DMA 제어기(214)는 프로세서 개입 없이 다중 페이지 동작을 처리할 수 있다. 한 전형적 실시예에서, DMA 제어기(214)는 브랜칭 기능을 갖는 링크된 서술자 함수를 이용하여, 자동으로 다중 페이지 읽기/쓰기를 처리한다.
도 3은 제1플래시 메모리 장치가 비지인 동안 명령들과 어드레스들이 제2플래시 메모리 장치로 전송되는 타이밍도를 도시한다. 예를 들어, 제1칩 서택이 제1플래시 메모리 장치를 동작시키고 명령들 및 어드레스들의 제1집합이 제1플래시 메모리 장치로 전송된다(302). 쓰기 동작의 경우, 데이터도 제1플래시 메모리 장치로 전송된다(304). 명령 및 어드레스에 응하여, 제1플래시 메모리 장치는 비지 상 태로 진입한다(306). 비지 상태는 보통 명령들, 어드레스들 및 데이터를 전송하는 시간(보통 나노 초 단위) 보다 훨씬 더 길다(마이크로 초 단위). 제1플래시 메모리 장치와 결부된 제1상태 머신은 그 플래시 메모리 장치가 비지 상태인 동안 칩 선택의 선택된 상태를 유지하고, 플래시 메모리 장치의 레디/비지 신호를 모니터한다.
제1플래시 메모리 장치가 비지 상태인 동안, 제2플래시 메모리 장치가 제2메모리 인터페이스 상태 머신을 통해 선택될 수 있다. 제2플래시 메모리 장치는 제2메모리 인터페이스 상태 머신의 칩 선택 인터페이스를 이용하여 인에이블될 수 있다. 명령들, 어드레스들, 및 옵션 사항인 데이터가 제2플래시 메모리 장치로 전송될 수 있다(312 및 314). 이와 같이, 메모리 인터페이스는 제1칩 선택 및 제2칩 선택이 작동중이고 제1레디/비지 인터페이스가 비지 상태인 동안 공유 제어 및 데이터 인터페이스들을 통해 제2플래시 메모리 장치로 명령들, 어드레스들 및 옵션 사항인 데이터를 전송할 수 있다. 이에 응하여, 제2플래시 메모리 장치가 비지 상태로 진입하며(316), 그것은 제2메모리 인터페이스 상태 머신에 의해 모니터링된다.
뒤 이어, 제1플래시 메모리 장치가 레디 상태로 들어간다(310). 그에 응하여, 제1메모리 인터페이스 상태 머신은 DMA 제어기로 제1플래시 메모리 장치의 상태를 통지할 수 있다. 예를 들어, 제1메모리 인터페이스 상태 머신은 DMA 제어기로 인터럽트 요청을 전송할 수 있다. 읽기 명령의 경우, 데이터가 제1플래시 메모리 장치로부터 읽혀질 것이다. 이와 같이, 데이터 처리 장치는 이전에 액세스된 NAND 플래시 메모리 장치들이 비지 상태인 동안, 명령들, 어드레스들, 및 데이터를 옵션사항으로서 전송할 수 있다.
도 4는 NAND 플래시 메모리 장치와 같은 외부 메모리 장치들을 액세스하는 전형적 방법을 도시한 것이다. 도시한 바와 같이, 이 방법(400)은 한 명령을 제1메모리 장치로 전송하는 단계를 포함한다(402 단계). 또한 이 방법은 제1메모리 장치로 어드레스를 전송하는 단계 역시 포함한다(404 단계). 명령의 성격에 따라, 시스템이 제1메모리 장치와 데이터를 주고 받을 수 있다(406 단계). 예를 들어, 그 명령이 쓰기 명령일 때, 저장될 제1메모리 장치로 데이터가 전송될 것이다.
명령 및 어드레스에 응하여, 제1플래시 메모리 장치는 비지 상태로 진입한다. 옵션사항으로서, DMA 제어기가 제2메모리 인터페이스 상태 머신을 통해 제2메모리 장치를 인에이블시킨다. 예를 들어, 제2메모리 인터페이스 상태 머신은 제2메모리 장치의 레디/비지 신호를 모니터하여 제2메모리 장치가 비지 상태로 진입했는지, 아니면 레디 상태로 있는지를 판단한다(407 단계). 제2메모리 장치가 레디 상태이면, 제2메모리 인터페이스 상태 머신은 제2플래시 메모리 장치에 연결된 제2칩 선택을 작동시키고, 그에 따라 제2메모리 장치를 인에이블한다. 제2메모리 장치로 한 명령이 보내지고(408 단계), 어드레스 및 옵션사항인 데이터가 제2메모리 장치로 보내질 수 있다(410 단계). 그 결과, 제2메모리 장치는 비지 상태로 진입한다.
검색, 저장, 또는 삭제를 위해 플래시 메모리의 한 위치를 액세스하는 것과 같은 데이터 처리가 이뤄진 후, 제1메모리 장치는 레디 상태로 들어간다. 제1상태 머신이 제1메모리 장치의 레디/비지 신호를 모니터하여 제1메모리 장치가 레디 상태로 진입할 때를 판단한다(411 단계). 특정 실시예에서, 제2메모리는, 제1상태 머신이 제1메모리 장치가 레디 상태로 진입했다고 판단할 때 비지 상태로 될 것이다. 제1메모리 장치로 전송된 제1명령의 성격에 따라, 부가 데이터가 제1메모리 장치로 보내질 수 있다(412 단계). 예를 들어, 제1메모리 장치로 전송된 명령 및 어드레스가 읽기 명령과 관련된 것일 때, 데이터가 제1메모리 장치로부터 읽혀질 것이다. 제1메모리 장치와의 통신 중에 제2메모리 장치는 비지일 것이다. 제1 및 제2메모리 장치들의 레디/비지 신호들을 모니터하는 것은, 하나 이상의 다른 방법 프로세스들과 동시에 수행될 수 있다.
제1메모리 장치로부터의 레디 신호에 응하여, 제1상태 머신이 DMA 제어기로 인터럽트 요청과 같은 신호를 전송할 수 있다. 또, 제1상태 머신은 타임아웃 카운터를 포함하여, 제1메모리 장치가 정해진 시간(즉, 타임아웃에 따라) 안에 레디 신호를 리턴하지 않게 될 때 DMA 제어기로 신호를 전송할 수 있다. 에러가 난 경우, DMA 제어기는 대안 서술자로 건너갈 것이다.
이와 같이, 같은 데이터 및 제어 인터페이스들에 연결된 메모리 장치들의 상태는 독자적으로 결정될 수 있다. 데이터 및 제어 인터페이스들은 메모리 장치가 레디 상태로 진입할 때, 그 데이터 및 제어 인터페이스들에 연결된 다른 메모리 장치들의 상태와 무관하게, 메모리 장치들 각각과 통신하는데 사용될 수 있다.
상술한 메모리 인터페이스들의 특정 실시예들은 한 칩 위의 시스템 안에 구현될 수 있다. 한 칩 상의 시스템은 MP3 플레이어, PDA, 또는 고급형 셀룰라 전화 기와 같은 휴대형 장치 안에 포함될 수 있다. 특정 실시예에서, 그 칩은 상술한 메모리 인터페이스를 실시하는 메모리 인터페이스들 가운데 적어도 하나를 포함하는 둘 이상의 메모리 인터페이스를 포함한다. 따라서, 여러 플래시 메모리 장치들이 여러 상태 머신들을 포함하는 한 메모리 인터페이스에 연결되는 반면, 다른 메모리 장치들은 다른 메모리 인터페이스들과 연결될 것이다. 특정 예에서, 여러 상태 머신들을 포함하는 한 메모리 인터페이스는 고급형 기술 부착(ATA) 메모리 장치들과 같은 다른 유형의 메모리 장치들에 연결되기 알맞게 조정될 수 있다.
상술한 사항들은 예로서 고려되는 것으로, 반드시 거기에 한정되는 것은 아니기 때문에, 첨부된 청구항들은 본 발명의 진정한 범주 안에 들어가는 상술한 사항의 변형예, 개량예, 및 기타 실시예들 모두를 커버하도록 의도된다. 따라서, 법이 허용하는 최대한, 본 발명의 범위는 이하의 청구항들과 그 등가적 사항들에 대한 최대 허용 가능한 해석에 따라 판단되어야 하며, 상술한 설명에 한정되어서는 안된다.
본 발명에 의해, 메모리 장치와 데이터를 교환함에 있어 데이터 버스들의 효율적 사용이 가능하게 된다.

Claims (22)

  1. 메모리 인터페이스를 포함함을 특징으로 하는 장치에 있어서,
    상기 메모리 인터페이스는,
    데이터 인터페이스;
    제1칩 선택 인터페이스 및 제1레디/비지(ready/busy) 인터페이스를 포함하고, 제1메모리 장치가 상기 데이터 인터페이스와 연결되어 있을 때, 상기 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스를 통해 각각 상기 제1메모리 장치를 선택 및 모니터하도록 구성된 제1상태 머신; 및
    제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 포함하고, 제2메모리 장치가 상기 데이터 인터페이스와 연결되어 있을 때, 상기 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 통해 각각 상기 제2메모리 장치를 선택 및 모니터하도록 구성된 제2상태 머신을 포함함을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2메모리 장치들을 제어하도록 구성된 제어 인터페이스를 더 포함함을 특징으로 하는 장치.
  3. 제1항에 있어서,
    직접 메모리 액세스(DMA) 제어기를 더 포함하고,
    상기 제1상태 머신은 상기 DMA 제어기로의 제1채널을 포함하고, 제2상태 머신은 상기 DMA 제어기로의 제2채널을 포함함을 특징으로 하는 장치.
  4. 제3항에 있어서, 상기 DMA 제어기는 상기 메모리 인터페이스를 통해 다중 페이지 동작을 수행하도록 구성됨을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 메모리 인터페이스는 고급형 고속 주변 장치 버스에 액세스할 수 있음을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 제1메모리 장치는 상기 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스와 연결된 제1플래시 메모리 장치이고, 상기 제2메모리 장치는 상기 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스와 연결된 제2플래시 메모리 장치임을 특징으로 하는 장치.
  7. 제1항에 있어서, 상기 메모리 인터페이스는, 제3칩 선택 인터페이스 및 제3레디/비지 인터페이스를 구비하는 제3상태 머신을 더 포함함을 특징으로 하는 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2상태 머신들과 연결된 중개(arbitration) 회로를 더 포함함 을 특징으로 하는 장치.
  9. 제8항에 있어서,
    상기 데이터 인터페이스 및 상기 중개 회로와 연결된 핀(pin) 상태 머신을 더 포함함을 특징으로 하는 장치.
  10. 메모리 액세스 방법에 있어서,
    제1플래시 메모리 장치 및 제2플래시 메모리 장치가 데이터 인터페이스에 연결되어 있을 때, 제2플래시 메모리 장치가 비지 상태이면 제1플래시 메모리 장치에 제1명령을 전송하고, 상기 제1명령에 응하여 제1플래시 메모리 장치가 비지 상태로 들어가는 단계;
    상기 제2플래시 메모리 장치의 레디/비지 신호를 모니터하는 단계; 및
    제1플래시 메모리 장치가 비지 상태이고 제2플래시 메모리가 레디 상태일 때, 제2플래시 메모리 장치로 제2명령을 전송하는 단계를 포함함을 특징으로 하는 메모리 액세스 방법.
  11. 제10항에 있어서,
    상기 제1플래시 메모리 장치의 비지 상태를 모니터하는 단계를 더 포함함을 특징으로 하는 메모리 액세스 방법.
  12. 제11항에 있어서,
    상기 제1플래시 메모리 장치가 레디 상태로 들어간 데 반응하여, 제1채널을 통해 직접 메모리 액세스(DMA) 제어기로 신호를 보내는 단계를 더 포함함을 특징으로 하는 메모리 액세스 방법.
  13. 제11항에 있어서,
    상기 제2플래시 메모리 장치의 레디/비지 신호에 따라, 제2채널을 통해 직접 메모리 액세스(DMA) 제어기로 신호를 보내는 단계를 더 포함함을 특징으로 하는 메모리 액세스 방법.
  14. 제10항에 있어서,
    상기 제1플래시 메모리 장치가 비지 상태일 때, 상기 데이터 인터페이스를 통해 제2플래시 메모리 장치와 데이터를 통신하는 단계를 더 포함함을 특징으로 하는 메모리 액세스 방법.
  15. 제10항에 있어서,
    상기 제1플래시 메모리 장치 및 제2플래시 메모리 장치가 각자 비지 상태이고, 제3플래시 메모리 장치가 상기 데이터 인터페이스에 연결되어 있을 때, 상기 제3플래시 메모리 장치로 제3명령을 전송하는 단계를 더 포함함을 특징으로 하는 메모리 액세스 방법.
  16. 프로세싱 코어;
    상기 프로세싱 코어에 액세스 가능한 제1내부 데이터 버스;
    제2내부 데이터 버스;
    상기 제1내부 데이터 버스 및 제2내부 데이터 버스에 액세스할 수 있고, 직접 메모리 액세스(DMA) 제어기를 포함하는 브리지; 및
    상기 제2데이터 버스에 액세스할 수 있는 메모리 인터페이스를 포함함을 특징으로 하고,
    상기 메모리 인터페이스는, 데이터 인터페이스; 제어 인터페이스; 제1칩 선택 인터페이스 및 제1레디/비지(ready/busy) 인터페이스를 포함하고, 제1메모리 장치가 상기 데이터 인터페이스 및 제어 인터페이스와 연결되어 있을 때, 상기 제1칩 선택 인터페이스 및 제1레디/비지 인터페이스를 통해 각각 상기 제1메모리 장치를 선택 및 모니터하도록 구성된 제1상태 머신; 및 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 포함하고, 제2메모리 장치가 상기 데이터 인터페이스 및 제어 인터페이스와 연결되어 있을 때, 상기 제2칩 선택 인터페이스 및 제2레디/비지 인터페이스를 통해 각각 상기 제2메모리 장치를 선택 및 모니터하도록 구성된 제2상태 머신을 포함함을 특징으로 하는 장치.
  17. 제16항에 있어서, 상기 제1상태 머신은 상기 DMA 제어기로의 제1채널을 포함하고, 제2상태 머신은 상기 DMA 제어기로의 제2채널을 포함함을 특징으로 하는 장 치.
  18. 제16항에 있어서, 상기 프로세싱 코어, 브리지, 및 메모리 인터페이스는 한 특정 기판 위에 배치됨을 특징으로 하는 장치.
  19. 제16항에 있어서,
    상기 제1내부 데이터 버스에 연결된 랜덤 액세스 메모리(RAM)를 더 포함함을 특징으로 하는 장치.
  20. 제16항에 있어서,
    상기 제1메모리 장치는 데이터 인터페이스, 제어 인터페이스, 제1칩 선택 인터페이스, 및 제1레디/비지 인터페이스와 연결된 제1플래시 메모리이고,
    상기 제2메모리 장치는 데이터 인터페이스, 제어 인터페이스, 제2칩 선택 인터페이스, 및 제2레디/비지 인터페이스와 연결된 제2플래시 메모리임을 특징으로 하는 장치.
  21. 프로세서 코어;
    상기 프로세서 코어에 액세스 가능한 내부 데이터 버스;
    상기 내부 데이터 버스에 액세스 가능한 직접 메모리 액세스 제어기; 및
    상기 직접 메모리 액세스 제어기와 액세스 가능한 메모리 인터페이스를 포함 하고,
    상기 메모리 인터페이스는,
    제1칩 선택 핀;
    제1레디/비지 핀;
    제2칩 선택 핀;
    제2레디/비지 핀;
    공유 제어 핀들의 집합; 및
    공유 데이터 핀들의 집합을 포함하고,
    제1플래시 메모리 장치가 제1칩 선택 핀, 제1레디/비지 핀, 공유 제어 핀들의 집합, 및 공유 데이터 핀들의 집합에 연결되고 제1 및 제2칩 선택 핀들이 동작 상태에 있고, 제2플래시 메모리 장치가 제2칩 선택 핀, 제2레디/비지 핀, 공유 제어 핀들의 집합, 및 공유 데이터 핀들의 집합에 연결 가능할 때 제2레디/비지 핀이 제2플래시 메모리 장치가 비지 상태임을 가리킬 때, 상기 메모리 인터페이스는 상기 공유 제어 핀들의 집합 및 공유 데이터 핀들의 집합을 통해 상기 제1플래시 메모리 장치와 통신하도록 구성됨을 특징으로 하는 장치.
  22. 제21항에 있어서, 상기 공유 제어 핀들의 집합은 어드레스 래치(latch) 인에이블(enable) 핀 및 명령 래치 인에이블 핀을 포함함을 특징으로 하는 장치.
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