KR100725951B1

KR100725951B1 - 웰 구조를 갖는 ｃｍｏｓ소자

Info

Publication number: KR100725951B1
Application number: KR1020050077057A
Authority: KR
Inventors: 이종호
Original assignee: 경북대학교 산학협력단
Priority date: 2005-08-23
Filing date: 2005-08-23
Publication date: 2007-06-11
Also published as: KR20070022977A

Abstract

본 발명은 웰 구조를 갖는 CMOS 소자에 관한 것으로서, CMOS 로직 및 메모리 소자에서 웰(well) 구조를 변화시켜 고집적과 고속을 구현할 수 있도록 FinFET 유형의 소자에 적합한 웰 구조를 갖는 CMOS 소자에 관한 것이다. 특히, CMOS 기술에서 제안된 본 발명의 웰 구조를 적용하면 웰과 웰 사이의 거리를 크게 줄일 수 있을 뿐 아니라, 웰과 확산영역 사이의 거리를 크게 줄일 수 있어 집적도를 개선하고 기생용량 성분을 줄 일 수 있기 때문에 동작속도를 개선할 수 있다.

본 발명에 의하면, 반도체 기판 위에 소정의 높이와 폭을 갖는 담장형 반도체 바디(구조물)가 형성되고, 소자 격리를 위한 절연막이 담장형 반도체 바디의 소정 높이까지 형성되며, 웰 내에 형성되는 소자에 대해 담장형 반도체 바디의 바닥 보다 얕게 또는 소자 격리를 위한 절연막의 바닥보다 얕게 웰이 형성되고, 상기 드러난 담장형 반도체 바디의 상부 표면 및 좌우측면에 표면처리를 거친 후 게이트 절연막과 게이트 전극이 순차적으로 형성되며, 상기 결과물에 소스/드레인 확산영역과 웰 콘택을 위한 확산영역이 형성되고, 소자 격리를 위한 산화막이 형성된 후 콘택홀과 금속배선이 형성된 것을 특징으로 하는 CMOS 소자를 제시한다.

CMOS, 웰(well), 접합깊이, 집적도, 고속, 래치업(latch-up), FinFET

Description

웰 구조를 갖는 ＣＭＯＳ소자{The CMOS device with well structure}

도 1은 기존의 웰 구조를 설명하기 위한 벌크 FinFET의 사시도 이다.

도 2는 본 발명에 따라 웰의 구조를 갖는 벌크 FinFET의 사시도 이다.

도 3은 본 발명에 따라 웰의 구조를 갖는 벌크 FinFET의 사시도 및 평면도이다.

도 4 내지 도 6은 본 발명에 따라 웰의 구조를 갖는 MOS 소자의 평면도로서 단위소자에 대한 레이아웃도 이다.

도 7 내지 도 10은 본 발명에 따라 웰의 구조를 갖는 다수의 소자에 대한 평면도의 레이아웃도 이다.

도 11 내지 도 12는 본 발명의 응용 예로서 인버터 게이트의 레이아웃도 이다.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 실리콘 기판 2 : 격리 절연막

3 : 바디 5 : 게이트 전극

4 : 제1 소스/드레인(p-형 바디인 경우 n⁺, n-형 바디인 경우 p⁺)

6 : 제2 소스/드레인(n-웰 경우 p⁺, p-웰 경우 n⁺)

7 : 웰 (n-웰 또는 p-웰) 8 : 게이트 절연막

9 : 콘택(contact) 10 : 금속 배선

본 발명은 웰 구조를 갖는 CMOS 소자에 관한 것이다. 보다 상세하게는 CMOS 로직 및 메모리 소자에서 웰(well) 구조를 변화시켜 고집적과 고속을 구현할 수 있도록 FinFET 유형의 소자에 적합한 웰 구조를 갖는 CMOS 소자에 관한 것이다.

각종 전자기기의 발달과 더불어 CMOS 기술에서 소자의 크기는 100 nm 이하로 줄어들고 있으며, 향후 지속적인 소자의 크기 축소화가 요구되고 있다. 나노 크기의 게이트 길이를 갖는 CMOS 소자는 로직뿐만 아니라 각종 메모리에 적용되어 많은 부가가치를 창출하고 있다. CMOS 기술에서는 항상 PMOS와 NMOS 소자가 집적회로(IC) 설계에 적용되어 저전력을 구현하고 있다. 그런데 PMOS와 NMOS 소자를 같은 칩 상에 구현하기 위해서는 반드시 기판의 불순물 형태나 공정기술에 따라 n-웰 또는 p-웰을 사용해야 한다.

이와 같이 기존의 CMOS 공정에서 웰을 사용하되 웰의 접합깊이가 깊은 웰을 적용하여 각종 래치업(latch-up)과 같은 문제를 해결하고자 했다. 통상 CMOS 기술에서 웰의 깊이는 소자의 격리를 위한 STI (Shallow Trench Isolation)의 깊이보다 깊게 형성되어 있어 전기적 격리가 필요한 웰과 웰 사이나 웰과 확산영역 사이의 거리를 충분히 띄워야 한다. 이렇게 되면 집적도가 떨어지고 기생용량 성분이 증가 하게 되어 소자나 회로의 동작속도가 떨어지게 된다. 소자의 축소화가 진행됨에 따라 이와 같은 집적도나 성능의 저하는 계속되고 있다.

앞서 언급한 n-웰에는 PMOS가 형성되는데, p⁺ 소스/드레인이 게이트 양쪽에 형성되고 n-웰의 바이어스를 잡기 위해 n⁺ 확산영역이 형성된다. 반대로 p-웰에는 NMOS가 형성되는데, n⁺ 소스/드레인이 게이트 양쪽에 형성되고 p-웰의 바이어스를 잡기 위해 p⁺ 확산영역이 형성된다. 기존의 경우 깊은 웰을 사용하는데, 이것은 앞서 언급한 것과 같이 래치업을 해결하기 위해 깊은 웰을 사용한 것이다. 통상 기존의 평탄채널구조를 갖는 소자는 동작시 벌크 FinFET보다 같은 드레인 전류대비 상대적으로 큰 기판 전류를 흘리게 되는데, 이것이 래치업의 원인이 된다. 또한 소스/드레인에 펄스 형태의 신호가 인가될 때 소스/드레인의 접합용량이 큰 경우 래치업이 쉽게 일어나게 된다.

이와 관련된 기술로서, 구조적으로 얕은 웰을 적용하는 공지의 특허가 제시되어 있다. 미국특허 US6,844,239 (발명의 명칭: Method for forming shallow well of semiconductor device using low energy ion implantation)에서는 평탄채널 MOS 소자구조에서 웰을 형성하되 STI의 깊이까지 형성하고, 앞서 언급한 래치업 등의 문제를 해결하기 위해 웰과 웰 사이에 낮은 이온주입 기술을 적용하여 웰을 추가적으로 형성하여 전체 웰을 연결하여 평탄채널 CMOS를 구현하는 기술을 보이고 있다. 이러한 방법은 필연적으로 본 발명에서보다 전기적으로 격리가 필요한 웰과 웰 사 이의 거리가 멀고, 또한 전기적으로 격리가 되어야 하는 웰과 확산영역 사이의 거리도 멀어지게 되어 집적도와 동작속도의 개선은 본 발명만큼 이루어 지지 않는 특징이 있다.

또한, Jeffrey S. Brown 등은 미국특허 5,770,504(발명의 명칭: Method for increasing latch-up immunity in CMOS devices)와 미국특허 6,144,086(발명의 명칭: Structure for improved latch-up using dual depth STI with impurity implant)에서 본 발명의 구조와는 다른 내용을 보이고 있다. 상기 미국특허 5,770,504에서는 기존의 평탄채널 소자구조를 적용하고 있고, 래치업의 문제를 해결하기 위해 웰의 깊이가 STI 바닥보다 깊이 형성되어 있고, 웰과 웰 사이를 연결하기 위해 STI 영역 아래에 추가의 이온주입을 수행하여 웰을 형성하고 있어 집적도는 본 발명에 비해 크게 떨어지는 단점이 있다. 상기의 미국특허 6,144,086에서는 역시 평탄채널 CMOS 소자에서 래치업을 줄이기 위해 이중깊이(dual depth) STI를 적용하고 있고 또한 2번째 STI에서의 측면 및 바닥에 높은 농도의 웰을 형성하여 래치업을 해결하고자 하였으나, 기본적으로 이중깊이 STI 보다 웰의 깊이가 깊고 또한 STI 구조가 복잡하고 공정이 복잡한 단점이 있다. 본 발명에서와 같이 벌크 FinFET에서 웰 구조를 적용한 경우보다 집적도나 성능이 떨어짐은 당연하다.

이와 같이 기존의 평탄채널 소자구조에서는 상대적으로 래치업이 쉽게 일어날 수 있다. 이미 논문으로나 특허로 출원된 바 있는 벌크 FinFET에서의 웰은 기존의 평탄채널 구조를 갖는 MOSFET에서의 공정을 그대로 이용하기 때문에 STI 보다 깊은 웰을 적용하고 있었다. 그러나 벌크 FinFET은 상기 언급한 기판전류가 작고, 소스/드레인 면적이 작기 때문에 접합용량 작아 래치업이 일어나기가 쉽지않다. 따라서 벌크 FinFET에서 웰을 구현하되 새롭게 구현할 여지가 많다.

상기에서와 같은 문제점을 해결하기 위해 본 발명에서는 FinFET 형태의 구조를 갖는 소자에서 적절한 웰 구조를 제시한다. 이러한 웰 구조는 소위 벌크 FinFET이라는 소자구조에 도입된다. 상기 벌크 FinFET은 벌크 실리콘 기판에 핀(fin) 바디라는 담장형태의 실리콘 구조물이 형성되고, 소자 격리를 위한 절연막이 핀(fin) 바디의 적정 높이까지 형성되고, 드러나 있는 핀(fin) 바디의 양쪽 측면과 윗면에 게이트 절연막을 형성되고, 게이트 전극이 형성된 소자 구조를 갖는다.

따라서, 본 발명은 벌크 FinFET 유형의 소자를 기반으로 하는 나노 크기 CMOS 기술 및 각종 메모리 기술에서 고집적 및 고속동작을 구현하는데 있어서, 소자의 웰 (well)의 접합깊이가 소자격리를 위한 STI 바닥보다 낮게 형성하여 소자 사이의 거리를 가깝게 하여 집적도를 높이도록 하고, 면적 감소에 따른 기생성분을 감소시켜 동작속도를 개선하고 전력소모를 줄일 수 있는 웰 구조를 제시하는데 그 목적이 있다.

상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로서 본 발명은

반도체 기판 위에 소정의 높이와 폭을 갖는 담장형 반도체 바디(구조물)가 형성되고, 소자 격리를 위한 절연막이 담장형 반도체 바디의 소정 높이까지 형성되며,

웰 내에 형성되는 소자에 대해 담장형 반도체 바디의 바닥보다 얕게 또는 소 자 격리를 위한 절연막의 바닥보다 얕게 웰이 형성되고,

상기 드러난 담장형 반도체 바디의 상부 표면 및 좌우측면에 표면처리를 거친 후 게이트 절연막과 게이트 전극이 순차적으로 형성되며,

상기 결과물에 소스/드레인 확산영역과 웰 콘택을 위한 확산영역이 형성되고, 소자 격리를 위한 산화막이 형성된 후 콘택홀과 금속배선이 형성된 것을 특징으로 하는 CMOS 소자를 제시한다.

이하, 본 발명의 실시 예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.

본 발명의 설명에 앞서 기술적 특징에 대하여 살펴보면, 극소 (또는 나노) 크기의 게이트 길이를 갖는 CMOS 기술 및 메모리 기술에 적용되는 소자설계에 관한 기술로서 소자기술에서 웰(n-웰 또는 p-웰)의 접합깊이, 도핑 프로파일을 설계하는 기술에 속한다. 웰의 설계는 소자의 집적도 및 성능에 큰 영향을 주며, 소자의 크기가 작아질수록 웰에 관한 설계규칙에 의해 집적도는 점차 떨어지게 된다. 이와 같이 기존의 집적회로 설계 레이아웃을 보면 웰에 관계되는 설계규칙 상대적으로 크게 설정되어 있다. 웰과 웰 사이의 격리, 웰과 전기적 격리가 필요한 확산영역 사이의 격리가 크게 확보되어야만 누설전류 증가나 래치업(latch-up)과 같은 문제를 해결할 수 있다.

도 1은 기존의 웰 구조를 보이기 위한 벌크 FinFET의 사시도를 나타낸 것이다. 도 1a에서 영역 (2)의 격리 절연막 두께보다 더 깊이 웰이 형성되고 있고, 웰과 웰 사이의 거리 d1이 길어야 웰 사이의 전기적 격리가 보장된다. 도 1b에서 확산 영역(4)와 영역 (7)의 웰 사이의 격리를 보이고 있고, 수평 격리 거리를 d3로 표시하고 있다. 확산영역을 제외한 웰의 깊이는 d2로 표시되어 있다. 도 1a와 도 1b에서 d4는 영역 2의 격리 절연막 위로 돌출된 구조물의 높이를 나타낸다. 상기 d4의 값은 0 ~ 300 nm 사이에서 결정되고, 0이 되는 경우는 기존의 평탄채널 소자가 된다. 웰과 반대되는 불순물을 이용하여 높은 농도의 확산영역을 형성하면 소스/드레인 영역이 되고, 상기 소스/드레인의 접합깊이는 영역 (2)의 담장형 바디 구조체 근처의 격리 절연막의 표면을 기준으로 위로 50 nm 내에서 그리고 아래로 100 nm 내에서 형성될 수 있다.

도 2는 본 발명에서 제안한 웰의 구조를 갖는 벌크 FinFET을 나타낸 것이다. 도 2a에서는 웰과 웰 사이의 격리를 보이고 있는데, 웰이 영역 (3)의 담장형 구조물 내에 형성되어 있어 웰과 웰 사이의 거리를 기존의 웰 구조에 비해 크게 줄일 수 있다. 기술 수준이나 바디 도핑에 따라 차이가 있을 수 있지만 본 발명에서 적절한 최소 d1의 거리는 20 nm까지 가능하다. 기존의 웰 구조에서는 불가능하다. 도 2b에서는 영역 (7)의 웰과 전기적인 격리가 필요한 영역(4)의 고농도 확산영역 사이의 수평거리를 d3로 나타내었다. 상기 표시된 d3의 범위는 약 20 nm 이상이 적절하다. 도 2에서는 d5가 표시되어 있는데, 이는 STI의 바닥(또는 담장형 바디의 바닥)으로부터 기판과 웰 사이의 접합까지의 거리를 나타낸다. 본 발명에서 적절한 d5의 범위는 1 nm ~ 200 nm 사이이다.

바람직하게, 상기 영역(3)의 담장형 구조물 내에 형성되는 웰의 접합 깊이가 100 nm ~ 500 nm 사이이다. 또한, 상기 영역(3)의 담장형 구조물에 형성되는 웰의 농도는 1×10¹⁵ cm^-3 ~ 2×10¹⁹ cm^-3의 범위에서 적용된다.

또한, 상기 영역(7)의 웰이 형성되는 영역(3)의 담장형 바디의 상부에 모서리를 직각, 둔각 혹은 둥글게 형성하며, 상기 영역(3)의 담장형 바디의 상부 표면으로부터 깊이 방향으로 일정한 두께의 바디를 유지하다가 적절한 깊이에서 담장형 바디의 바닥까지 점차 바디 폭이 넓어지도록 형성된 바디 구조를 갖도록 설계한다. 바디 구조의 또 다른 예로서, 상기 웰이 형성되는 영역(3)의 담장형 바디의 상부 표면에서 깊이 방향으로 점차 바디의 폭이 넓어지도록 형성된 바디 구조도 가능하다.

도 3a 및 도 3b는 본 발명에서 제안한 웰 구조를 적용한 벌크 FinFET 구조를 나타낸 3차원 사시도 및 평면도이다. 도 3a에서는 본 발명의 웰 구조에 형성된 영역 (6)의 소스/드레인 영역과 영역 (4)와 같이 웰의 콘택(contact)을 위한 높은 농도의 확산영역을 포함하는 벌크 FinFET의 3차원 사시도를 보이고 있다. 영역 (7)의 웰이 영역 (3)의 담장형 바디 내에 형성되어 있다. 표시된 d6는 영역 3의 담장형 바디의 폭을 나타낸다. 도 3b에서는 도 3a에 보인 3차원 구조를 위에서 본 평면도를 보이고 있다.

바람직하게, 본 발명에서는 언급한 벌크 FinFET 구조와 채널이 평탄한 기존의 평탄채널 소자를 같은 칩(chip) 상에 구현하며, 상기 벌크 FinFET은 웰의 깊이가 소자격리를 위한 STI의 바닥보다 얕게 하고, 같은 칩(chip) 상에 구현된 기존의 평탄채널 구조에는 래치업을 막기 위해 STI의 바닥보다 깊은 웰을 형성하였다.

도 4는 본 발명에서 제안한 마스크 set에서 콘택 층(contact layer)을 포함한 단위소자에 대한 평면 레이아웃을 보이고 있다. 또한 영역 (6)의 소스/드레인 근처에 영역 (4)의 웰이나 바디 콘택(contact)을 위한 확산영역이 보여진다. 도 4a의 경우 하나의 콘택 홀(contact hole)로 소스 또는 드레인 중 하나와 웰 또는 바디가 이후 금속배선 공정에서 연결되도록 구성한 것이다. 도 4b는 소스 또는 드레인 중 하나와 웰 또는 바디와의 연결을 위한 확산영역에 각각 별도의 콘택 홀(hole)을 형성하여 전기적으로 소스 또는 드레인 중 하나와 웰 또는 바디가 연결되거나 독립되게 금속배선이 형성되게 할 수 있다.

도 4c에서는 도 4b와 유사하나, 영역 3의 바디(또는 영역 7의 웰)가 표면에 드러나되 바디(또는 웰)에 형성되는 고농도 확산영역 (4)와 다른 도핑 형태를 가진 영역 (6) 사이에 존재하는 것을 보이고 있다. 이 경우는 바디와 소스 사이에 다른 전압을 인가할 때 불순물 형태(n 또는 p 형)가 다르고 농도가 높은 두 확산영역이 접촉하는 것을 피함으로써 바디 전압을 자유롭게 인가할 수 있도록 한다.

도 5는 본 발명에서 제안한 웰 구조를 적용한 MOS 소자의 평면도를 나타낸 것으로서, 기본적으로 도 4의 (a), (b), (c)와 같은 단위소자에 대한 레이아웃을 나타낸 것이다. 유일한 차이점은 웰 또는 바디 콘택을 위한 확산영역의 면적이 크게 형성된 것이다.

도 6은 본 발명에서 제안한 웰 구조를 적용한 MOS 소자의 평면도를 나타낸 것으로서, 기본적으로 도 5의 (a), (b), (c)와 같은 단위소자에 대한 레이아웃을 나타낸 것이다. 도 5와의 차이점은 금속배선과의 접촉을 위한 소스/드레인 활성(액티브) 영역의 폭이 게이트 전극 근처의 채널이 형성되는 바디의 폭 보다 크게 형성하여 원활한 저항성 접촉을 할 수 있도록 하는 것이다.

도 7은 본 발명의 웰 구조를 가진 어레이 형태의 소자에 대한 레이아웃을 나타낸 것이다. 여기서 웰(또는 바디) 접촉을 위한 영역 (4)가 영역 (6)의 소스/드레인과 같은 콘택 홀에서 드러나 있어, 이후의 금속 배선 단계에서 소스와 웰 (또는 바디)이 전기적으로 연결되도록 구현한 것이다.

바람직하게, 상기 웰에 형성되는 소자의 소스(또는 드레인) 영역과 웰의 콘택을 위한 확산영역이 바로 붙어있게 형성하거나 필요에 의해 적어도 20 nm 이상 거리를 두어 형성하며, 상기 웰의 콘택을 위한 높은 농도의 확산영역과 소스(또는 드레인) 영역이 전기적으로 단락이 되도록 형성하거나 전기적으로 격리되도록 콘택과 금속배선을 형성한다.

또한, 상기 소자에서 폭이 4 nm ~ 150 nm 사이인 담장형 바디에 형성된 소자의 소소/드레인 영역과 웰의 콘택을 위한 확산영역에 콘택 홀을 형성하되, 저항을 줄이기 위해 콘택 홀 내에서 드러난 바디의 표면 및 측면에도 금속이 접촉되도록 함으로써 저항을 줄일 수 있다.

도 8은 도 7과 매우 유사한 것으로, 단위 소자의 어레이 형태의 배열에 대한 레이아웃을 나타낸 것이다. 영역 (4)의 웰(또는 바디)이 서로 효과적으로 연결되도록 하는 특징이 있다.

바람직하게, 상기 담장형 바디에 다수의 소자가 형성되는 어레이 레이아웃에 서 소스(또는 드레인) 영역 근처에 웰의 콘택을 위한 확산영역을 형성하고 상기 웰이 콘택 홀 형성과 금속배선으로 연결되거나, 혹은 웰의 콘택을 위한 확산영역을 서로 연결하여 형성한 어레이 구조를 설계할 수 있다.

또한, 상기 소자의 어레이 구조에서 웰과 불순물 종류 또는 형태(type)가 같고 농도가 높은 확산영역을 서로 연결하여 각 소자의 담장형 반도체 바디가 서로 연결되도록 하되, 각 담장형 반도체 바디에 금속배선으로 연결을 위한 콘택 홀을 형성하거나 필요한 곳에 적은 수의 콘택 홀을 형성하여 웰 콘택을 위한 확산영역과 금속배선이 연결되도록 설계할 수 있다.

도 9는 도 7이나 8과 일부 유사하며, 바디 단자를 효과적으로 이용할 수 있는 소자의 어레이에 대한 레이아웃을 나타낸 것이다. 소스/드레인 영역과 바디 영역이 전기적으로 독립되게 형성될 수 있으며, 동시에 웰(또는 바디) 콘택을 공동으로 활용함으로써 면적을 줄일 수 있다.

도 10은 도 8에서 도 9 사이에 제시된 것과 일부 유사하나, 웰(또는 바디)을 전기적으로 소스/드레인(통상 소스)과 공동 콘택(contact)을 형성하여 연결함으로써 면적을 줄일 수 있는 일례이며, 형성된 소자 어레이에 대한 평면도를 나타낸 것이다.

도 11은 본 발명의 다른 실시 예로서 PMOS 1개와 NMOS 1개로 구성된 CMOS 인버터 로직회로에 대한 레이아웃을 나타낸 것이다. 본 발명의 웰 구조를 적용함으로써 인버터의 면적을 크게 줄일 수 있는 특징이 있다. 도 11에서는 PMOS와 NMOS 소자를 서로 가까이에 모아서 배치한 레이아웃을 보이고 있다. 도 6에서와 같이 소스 /드레인 영역의 활성영역 면적을 크게 하여 contact 홀이 원활히 형성되도록 하여 저항을 줄일 수 있는 특징이 있다.

도 12는 본 발명의 또 다른 실시 예로서 도 11과 같은 인버터를 구현하기 위한 레이아웃을 나타낸 것이다. 상기 인버터에서는 PMOS와 NMOS가 일렬로 길게 배열되어 형성되어 있다. 여기서 NMOS와 PMOS 소자의 소스/드레인 사이의 최소거리는 d8로 표시되어 있다. 기존의 웰을 적용하면 NMOS와 PMOS 소자의 확산영역 사이의 거리가 훨씬 멀리 떨어져 있어야 전기적으로 안정된 격리가 가능하다.

상기의 도 4, 5, 7, 8, 9, 10, 12에서 콘택 홀의 크기는 영역 (3)의 바디 폭보다 크게 형성되어 있다. 이러한 경우 콘택 홀을 형성할 때 바디의 표면 및 측면이 드러나게 하여 금속과의 접촉면적을 넓혀 콘택 저항을 줄일 수 있는 방법도 본 발명에서 적용 가능하다.

본 발명에서 웰 영역의 도핑 프로파일은 균일하거나, 표면 근처에서 웰의 농도가 높고 깊이 방향으로 이동하면서 불순물 농도가 낮아지거나, 채널이 형성되는 표면 근처는 웰의 농도가 낮고 깊이 방향으로 들어가면서 농도가 높아졌다가 웰과 기판 접합 근처에서 다시 낮아지는 소위 역행(retrograde)하는 도핑 프로파일을 적용할 수 있다. 웰 도핑 프로파일로서 역행(retrograde) 도핑 프로파일이 적절하다. 웰의 수직방향으로 도핑이 균일하지 않은 경우 그 프로파일의 개략적인 함수 형태는 선형, 지수 함수, 가우시안 함수 등으로 표현될 수 있다.

본 발명의 웰은 담장형 바디 내에 국한되도록 되어 있다. 경우에 따라 이들 바디 내에 형성된 웰 들을 서로 연결할 필요가 있는데, 이때 마스크를 한 장 추가 하면 STI의 바닥에도 의도적으로 웰 형성을 위한 불순물을 주입할 수 있다. 결국 하나의 칩(chip)에 어떤 영역에서는 도 2의 웰과 어떤 영역은 필요에 의해 한 장의 마스크 단계를 추가하여 웰이 STI 바닥을 통해 서로 연결되어 형성되도록 할 수 있다.

이상에서와 같이 본 발명에 의하면, CMOS 로직 및 메모리 기술에서 웰(well) 구조를 변화시켜 고집적과 고속을 구현할 수 있도록 FinFET 유형의 소자구조에 적합한 웰 구조를 구현함으로써 웰과 웰 사이의 거리를 크게 줄일 수 있을 뿐 아니라, 웰과 확산영역 사이의 거리를 크게 줄일 수 있다. 즉, 집적도를 개선하고 기생용량 성분을 감소시킬 수 있기 때문에 동작속도를 개선 시킬 수 있는 효과가 있다.

Claims

반도체 기판 위에 담장형 반도체 바디(구조물)가 형성되고,

소자 격리를 위한 절연막이 상기 담장형 반도체 바디의 높이보다 낮은 두께로 상기 반도체 기판 위에 형성되어, 상기 담장형 반도체 바디의 일부가 상기 절연막 밖으로 돌출되고,

상기 담장형 반도체 바디에 웰이 형성되되, 상기 절연막 윗면을 기준으로 기판쪽으로 상기 반도체 바디의 바닥 또는 상기 절연막의 바닥보다 얕은 곳에 형성되고,

상기 돌출된 담장형 반도체 바디의 상부 표면 및 좌우측면에 표면처리를 거친 후 게이트 절연막과 게이트 전극이 순차적으로 형성되고,

상기 결과물에 소스/드레인 확산 영역과 웰 콘택을 위한 확산 영역이 형성되고, 소자 격리를 위한 산화막이 형성된 후 콘택홀과 금속 배선이 형성된 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 담장형 반도체 바디 내에 형성되는 웰의 접합 깊이가 100 nm ~ 500 nm 사이인 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 담장형 반도체 바디에 형성된 웰의 접합깊이가 소자격리를 위한 절연막의 바닥으로부터 1 nm ~ 200 nm 사이인 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 담장형 반도체 바디에 형성되는 웰의 농도는 1×10¹⁵ cm^-3 ~ 2×10¹⁹ cm^-3 범위에서 적용되며, 도우핑 프로파일은 균일하거나, 담장형 반도체 바디의 표면에서 농도가 높고 깊이 방향으로 낮아지도록 하거나, 담장형 반도체 바디의 표면에서 농도가 낮고 깊이 방향으로 들어가면서 농도가 높아지도록 하는 것 중의 어느 하나가 적용된 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 웰이 형성되는 담장형 반도체 바디의 상부에 모서리를 직각, 둔각 혹은 둥글게 형성된 것 중의 어느 하나가 적용된 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 웰이 형성되는 담장형 반도체 바디의 상부 표면으로부터 깊이 방향으로 일정한 두께의 바디를 유지하다가 적절한 깊이에서 담장형 바디의 바닥까지 점차 바디 폭이 넓어지도록 형성된 바디 구조를 갖는 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 웰이 형성되는 담장형 바디의 상부 표면에서 깊이 방향으로 점차 바디 의 폭이 넓어지도록 형성된 바디 구조를 갖는 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 웰에 형성되는 소자의 소스(또는 드레인) 영역과 웰의 콘택을 위한 확산영역이 바로 붙어있게 형성하거나 필요에 의해 적어도 20 nm 이상 거리를 두어 형성한 것을 특징으로 하는 CMOS 소자.
청구항 1 또는 청구항 8에 있어서,

상기 웰의 콘택을 위한 높은 농도의 확산영역과 소스(또는 드레인) 영역이 전기적으로 단락이 되도록 형성하거나 전기적으로 격리되도록 콘택과 금속배선을 적용한 것을 특징으로 하는 CMOS 소자.
청구항 1 또는 청구항 8에 있어서,

상기 소자의 채널이 형성되는 근처에는 담장형 반도체 바디의 폭은 좁게 하고 소스/드레인의 콘택이 형성되는 담장형 반도체 바디의 폭은 넓게 하여 소자의 채널에서의 성능을 우수하게 하고, 소스/드레인 접촉영역의 저항을 개선시키는 것을 특징으로 하는 CMOS 소자.
청구항 1 또는 청구항 8에 있어서,

상기 소자에서 폭이 4 nm ~ 150 nm 사이인 담장형 반도체 바디에 형성된 소자의 소소/드레인 영역과 웰의 콘택을 위한 확산영역에 콘택 홀을 형성하되, 저항을 줄이기 위해 콘택 홀 내에서 드러난 바디의 표면 및 측면에도 금속이 접촉되도록 하여 저항을 줄이도록 한 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 담장형 실리콘 바디를 다수로 배치하여 다수의 소자가 형성되는 어레이 레이아웃에서 소스(또는 드레인) 영역 근처에 웰의 콘택을 위한 확산영역을 형성하고 상기 웰이 콘택 홀 형성과 금속배선으로 연결되거나, 혹은 웰의 콘택을 위한 확산영역을 서로 연결하여 형성한 어레이 구조를 갖는 것을 특징으로 하는 CMOS 소자.
청구항 12에 있어서,

상기 소자의 어레이 구조에서 웰과 불순물 종류가 같고 농도가 높은 확산영역이 서로 연결하여 각 소자의 담장형 반도체 바디가 서로 연결되도록 하되, 각 담장형 반도체 바디에 금속배선으로 연결을 위한 콘택 홀을 형성하거나 필요한 곳에 콘택 홀을 형성하여 웰 콘택을 위한 확산영역과 금속배선이 연결되도록 구성된 것을 특징으로 하는 CMOS 소자.
청구항 1에 있어서,

상기 담장형 반도체 바디는 높이가 102 ~ 1000 nm이고, 폭이 4 ~ 150 nm인 것을 특징으로 하는 CMOS 소자.