KR100724254B1 - 이미지 센서 - Google Patents

Abstract

본 발명은 화소의 구동전류를 가변시킬 수 있는 이미지 센서를 제공하기 위한 것으로, 이를 위해 본 발명은 포토 다이오드와 복수의 트랜지스터를 포함하는 단위 화소와, 상기 단위 화소의 출력을 독출하기 위하여 버퍼 증폭기를 포함하는 상관 이중 샘플링 회로와, 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 포함하되, 상기 커런트 미러는, 전원전압원으로부터 유입되는 전류량을 가변적으로 제어하는 가변 저항부와, 상기 가변 저항부와 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 동작하는 제3 트랜지스터를 포함하는 이미지 센서를 제공하며, 이를 통해 단순히 배선공정을 통한 레이아웃(layout) 변경만으로도 화소 구동 전류를 변경하여, DZD(Dead Zone Deviation) 및 DBP(Dark Bad Pixel) 분포를 개선시킬 수 있다.

CMOS 이미지 센서, 상관 이중 샘플링 회로(CDS), 버퍼 증폭기, 포화영역, 커런트 미러, 가변 저항, DZD, DBP

Description

이미지 센서{IMAGE SENSOR}

도 1은 종래기술에 따른 CMOS 이미지 센서를 도시한 회로도.

도 2는 종래기술에 따른 다른 CMOS 이미지 센서를 도시한 회로도.

도 3은 종래기술에 따른 또 다른 CMOS 이미지 센서를 도시한 회로도.

도 4는 도 2와 도 3에 도시된 종래기술에 따른 CMOS 이미지 센서의 신호 세팅타임을 비교하기 위하여 도시한 도면.

도 5 및 도 6은 종래기술에 따른 CMOS 이미지 센서에서 DZD(Dead Zone Deviation) 분포를 설명하기 위하여 도시한 도면.

도 7은 본 발명의 실시예에 따른 CMOS 이미지 센서를 도시한 회로도.

도 8은 도 7에 도시된 가변 저항부의 일례에 따른 CMOS 이미지 센서를 도시한 회로도.

도 9는 도 7에 도시된 가변 저항부의 다른 예에 따른 CMOS 이미지 센서를 도시한 회로도.

도 10 내지 도 12는 본 발명의 실시예에 따른 CMOS 이미지 센서의 효과를 설명하기 위하여 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 단위 화소

20 : 상관 이중 샘플링 회로

30, 132 : 전류원

40 : 클램프 회로

130. 230 : 커런트 미러

CDS : 상관 이중 샘플링 회로

231 : 가변 저항부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 이미지 센서의 설계 기술에 관한 것이다.

최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.

카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.

CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.

그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용 하고 있다.

시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다.

최근에는 이러한 FPN을 제거하기 위하여 독출(read out) 회로에 상관 이중 샘플링 회로(Correlate Double Sampling circuit; 이하, CDS라 함)가 사용되고 있다.

도 1 및 도 2는 일반적인 시모스 이미지 센서에서 단위 화소와 CDS를 도시한 구성도이다. 여기서는, 일례로 4-T(4-Transistor) 구조를 갖는 단위 화소에 대해 설명한다.

도 1 및 도 2를 참조하면, 단위 화소(10)는 1개의 포토 다이오드(PD)와, 4개의 NMOS 트랜지스터(M1 내지 M3)로 이루어진다. 4개의 NMOS 트랜지스터(M1 내지 M4)는 포토 다이오드(PD)에서 집속된 광전하(photo-generated charge)를 플로팅 디퓨젼 영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(transfer transistor, Tx), 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋(reset)시키기 위한 리셋 트랜지스터(reset transistor, Rx), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower)로 구성되어 버퍼 증폭기(buffer amplifier) 역할을 하는 드라이브 트랜지스터(drive transistor; Dx), 스위칭으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(select transistor; Sx)로 구성된다. 이러한 단위 화소(10)가 매트릭스 형태로 복수 개로 배열되어 화소부가 형성된다.

CDS(20)는 화소부의 칼럼라인(Column Line)당 하나씩 설치되어 하나의 칼럼라인과 연결된 복수의 단위 화소로부터 칼럼라인으로 출력되는 아날로그 신호를 독출하여 처리한다. 이러한 CDS는 리셋 독출구간 동안 리셋신호(RST)에 의해 턴-온(turn-ON)되는 리셋 트랜지스터(Rx)에 의해 플로팅 디퓨전 영역(FD)을 전원전압(VDD)으로 리셋시키고, 리셋된 플로팅 디퓨전 영역(FD)의 전위에 대응되는 레벨을 갖고 칼럼라인으로 출력되는 신호(이하, 리셋전압이라 함)와, 리셋 독출구간 후 신호 검출구간 동안 포토 다이오드(PD)로 조사되는 빛에 의해 전자와 홀이 형성되고, 이러한 전자들의 축적에 대응되는 레벨을 갖고 칼럼라인(CL)으로 출력되는 신호(이하, 영상 신호전압이라 함)를 각각 독출하여 샘플링하기 위한 소정의 회로가 구성된다.

이러한 CDS(20)는 보통 버퍼 증폭기로 기능하는 PMOS 트랜지스터(PM)를 포함한다. 셀렉트 트랜지스터(Sx)를 통해 출력되는 리셋전압과 영상 신호전압을 증폭하여 출력하도록 게이트가 셀렉트 트랜지스터(Sx)의 소스단과 연결된 노드(node)와 연결된다.

한편, 리셋전압과 영상 신호전압 간의 차가 커지면 화면에 고정패턴잡음 (Fixed Pattern Noise, FPN)이 발생한다. 어두운 곳에서 리셋전압이 영상 신호전압 간의 차이가 적기 때문에 큰 문제가 되지 않지만, 아주 밝은 곳에서는 리셋전압과 영상 신호전압 간의 차이가 커지기 때문에 PMOS 트랜지스터(PM)가 포화영역에서 동작하지 못하고, 트라이오드 영역에서 동작하게 된다. 이에 따라, 영상 신호전압의 셋팅(setting) 시간이 지연되게 되어 고정패턴잡음을 발생시키는 요인이 되기도 한다.

이러한 문제를 해결하기 위해 CMOS 이미지 센서에서는 보정회로를 구비하고 있는데, 이러한 보정회로의 일례가 도 1 및 도 2에 도시되었다. 도 1에서는 보정회로로 전류원(30)을 구비하고, 도 2에서는 클램프(clamp) 회로(40)를 구비하고 있다.

우선, 도 1에 도시된 바와 같이, 전류원(30)을 구비한 CMOS 이미지 센서의 동작특성을 설명하면 다음과 같다. 노드(node)에 연결되는 전류원(30)에는 이상적으로 전압이 '0'이 되지만, 실제로는 커런트 미러(current mirror)로서 Von 전압이 걸리게 된다. 이 Von 전압은 결국 PMOS 트랜지스터(PM)의 게이트 전압이 된다. 만약, Von 전압이 너무 낮게 되면, PMOS 트랜지스터(PM)의 포화영역(saturation region), 즉 하기의 수학식1과 같은 동작조건을 벗어나게 되어 트라이오드 영역(triode region)으로 진입하게 되는데, 이러한 요인 때문에 고정패턴잡음이 발생하게 된다.

Vsd ≥ Vsg - ｜Vth｜ PMOS 트랜지스터(PM)가 포화영역에서 동작

Vsd ≤ Vsg - ｜Vth｜ PMOS 트랜지스터(PM)가 트라이오드 영역에서 동작

상기 수학식1에서 Vsd는 PMOS 트랜지스터(PM)의 소스-드레인 간 전압이고, Vsg는 소스-게이트 간 전압이며, Vth는 문턱전압을 나타낸다.

한편, 도 2에 도시된 바와 같이, 클램프 회로(40)를 구비한 CM0S 이미지 센서의 동작특성을 설명하면 다음과 같다. 클램프 회로(40)는 노드(node)의 전위를 일정 전압으로 유지시키기 위하여 전원전압단(VDD)과 노드(node) 사이에 NMOS 트랜지스터(NM)를 연결하였다. 이 NMOS 트랜지스터(NM)는 소스-드레인 간 전압차에 따라 턴-온/오프된다. 그러나, 이러한 클램프 회로(40)를 사용하는 경우에는 영상 신호전압의 데이터를 잃어 버릴 수 있으며, 전원전압단(VDD)과 트랜지스터(NM)의 자체 노이즈를 신호와 함께 전달할 수 있다. 또한, 클램프 신호(clamp)가 변동(variation)되는 경우 전류의 조절이 어려워지며, 이 경우 회로 설계시 설정된 전류 값과 크게 달라져 회로가 정상적으로 동작하지 않고 오동작하는 문제가 발생될 수 있다.

이에 따라, 최근에는 도 3에 도시된 바와 같이 시모스 이미지 센서의 아날로그 회로 중 상관 이중 샘플링 회로에 있어서 버퍼 증폭기로 동작하는 트랜지스터가 어떠한 입력 조건에서도 포화영역에서 동작되도록 제어하는 보정회로가 제안되었다.

도 3을 참조하면, 종래기술에 따른 보정회로는 단위 화소로부터 출력된 아날로그 신호를 증폭하여 출력하기 위하여 버퍼 증폭기로 동작하는 PMOS 트랜지스터(PM)를 포함하는 이중 상관 샘플링 회로(CDS)에서 PMOS 트랜지스터(PM)가 동작 범 위 내에서 어떠한 입력이 들어오더라도 포화영역에서 동작되도록 PMOS 트랜지스터(PM)의 게이트 전압을 일정 전압 이상으로 유지시키는 커런트 미러(current mirror)(130)로 이루어진다.

커런트 미러(130)는 PMOS 트랜지스터(PM)의 게이트-소스 간 전압이 최소 포화전압인 2Von에서 항상 동작되도록 하기 위하여 제1 및 제2 전류원(131, 132)과,제1 전류원(131)과 접지전압원(VSS) 사이에 접속되어 다이오드(diode)로 동작하는 NMOS 트랜지스터(NM1)와, PMOS 트랜지스터(PM)의 게이트단과 접속된 노드(node)와 제2 전류원(132) 사이에 접속되며, 게이트단이 NMOS 트랜지스터(NM1)의 게이트단과 접속되어 NMOS 트랜지스터(NM1)의 게이트 전압에 따라 동작하는 NMOS 트랜지스터(NM2)로 이루어진다.

이러한 보정회로(130)에서는 노드(node) 전압을 2Von으로 상승시키는 것이 가능하며, 이에 따라 노드(node)와 연결된 PMOS 트랜지스터(PM)가 항상 포화영역에서 동작되도록 할 수 있다. 결국, 도 4에 도시된 바와 같이, 보정회로 적용시 세팅타임이 현저하게 감소한 것을 알 수 있다. 여기서, 'A'는 도 3에 도시된 보정회로를 적용한 경우의 파형이고, 'B'는 도 1 또는 도 2에 도시된 보정회로를 적용한 경우의 파형이다.

그러나, 종래기술에 따른 보정회로(130)에서는 전류원(131)을 통해 흐르는 전류(Ia)가 고정되는 경우, 드라이브 트랜지스터(Dx), 셀렉트 트랜지스터(Sx) 그리고 로드 트랜지스터인 NMOS 트랜지스터(NM2)를 각각 흐르는 전류(Ib, Ic, Id)가 모두 고정되기 때문에 화소 구동전류를 조절할 수 없다. 이를 도 5 및 6을 참조하여 설명한다.

도 5 및 도 6은 'Ia'의 높고 낮음에 따른 DZD(Dead Zone Deviation) 분포를 도시한 파형도이다. 여기서, 도 5는 'Ia'가 높은 경우 DZD 분포를 도시한 파형도이고, 도 6은 'Ia'가 낮은 경우 DZD 분포를 도시한 파형도이다. 도 5의 경우 화소 구동전류가 충분하기 때문에 DZD가 덜 감소하는 것을 알 수 있고, 'Ia'가 낮은 경우 화소 구동전류가 충분하지 않기 때문에 DZD가 훨씬 더 많이 감소하는 것을 알 수 있다.

이렇듯, 종래기술에 따른 보정회로에서는 'Ia' 값이 고정되는 경우 화소의 구동전류를 환경에 따라 적절히 제어하는 것이 어려워 DZD, DBP 분포 제어가 어렵고, 이에 따라 저조도 특성이 저하되고, 저조도하에서 잡음이 증가하는 문제가 발생된다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 화소의 구동전류를 가변시킬 수 있는 이미지 센서를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 포토 다이오드와 복수의 트랜지스터를 포함하는 단위 화소와, 상기 단위 화소의 출력을 독출하기 위하여 버퍼 증폭기를 포함하는 상관 이중 샘플링 회로와, 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 포함하되, 상기 커런트 미러는, 전원전압원으로부터 유입되는 전류량을 가변적으로 제어하는 가변 저항부와, 상기 가변 저항부와 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 제3 트랜지스터를 포함하는 이미지 센서를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.

실시예

도 7은 본 발명의 실시예에 따른 이미지 센서의 보정회로를 설명하기 위하여 도시한 회로도이다.

도 7을 참조하면, 본 발명의 실시예에 따른 보정회로는 도 3에 도시된 종래기술에 따른 보정회로에서 커런트 미러(130)를 구성하는 전류원(131) 대신에 저항을 가변시켜 전류의 양을 선택적으로 제어할 수 있는 가변 저항부(231)를 구비한다.

이러한 가변 저항부(231)는 도 8 및 도 9에 도시된 바와 같이 다양한 예로 구현할 수 있다.

먼저, 도 8에 도시된 바와 같이, 가변 저항부(231)는 복수의 저항(R1~R3)이 전원전압원(VDD)과 NMOS 트랜지스터(NM1) 사이에 직렬 접속된 구조를 갖는다. 각 저항(R1~R3)은 모두 소자 제조공정시 형성되며, 각 노드(①~③) 중 어느 하나는 금속배선 공정시 선택적으로 NMOS 트랜지스터(NM1)의 드레인단과 접속된다. 즉, 금속배선 공정시 마스크(mask) 공정을 변경하여 가변적으로 저항을 선택하여 저항값을 제어하게 된다.

또한, 도 9에 도시된 바와 같이, 가변 저항부(231)는 수동형 소자인 저항(R1~R3) 대신에 능동형 소자인 트랜지스터를 이용하여 구현할 수도 있다. 일례로, NMOS 트랜지스터(NM3~NM5)로 구현할 수 있는데, 이때 각각의 저항값을 다르게 하기 위하여 트랜지스터의 폭(width, W)을 서로 다르게 형성한다. 각 노드(①~③) 중 어느 하나는 금속배선 공정시 선택적으로 NMOS 트랜지스터(NM1)의 드레인단과 접속된다. 이 또한, 도 8과 같이 금속배선 공정시 마스크 공정을 변경하여 저항값을 제어하게 된다.

도 9에 도시된 NMOS 트랜지스터(NM3~NM5)의 접속관계에 따른 전류를 설명하 면 다음과 같다.

도 9를 참조하면, 노드(①)만 NMOS 트랜지스터(NM1)의 드레인단과 연결된 경우NMOS 트랜지스터(NM1)의 드레인단으를 흐르는 전류를 'Idtot1'이라 하고, 노드(①,②)가 NMOS 트랜지스터(NM1)의 드레인단과 연결된 경우 흐르는 전류를 'Idtot2'라 하며, 노드(①,②,③)가 NMOS 트랜지스터(NM1)의 드레인단과 연결된 경우 흐르는 전류를 'Idtot3'라 하면 각각의 전류값은 하기의 수학식 2와 같이 나타낼 수 있다.

Idtot1 = Idsat × W

Idtot2 = Idsat × 2W

Idtot3 = Idsat × 3W

한편, 상기에서 설명한 본 발명의 실시예에 따른 저항 가변부(231)는 금속배선 및 컨택 플러그(contact plug)와 같은 배선공정을 통해 쉽게 연결관계를 제어할 수 있다.

따라서, 도 8 및 도 9에 도시된 저항소자 또는 트랜지스터 소자와 무관하게 공간이 허용하는 범위 내에서 그 개수를 늘려 설계한 후 필요한 경우 배선공정을 통해 적절히 연결관계를 제어함으로써 NMOS 트랜지스터(NM1)의 전류를 제어할 수 있다.

한편, 도 8 및 도 9에서 'A, B'는 배선공정을 통해 연결상태를 제어할 수 있는 부분을 나타낸다.

이하, 본 발명의 실시예에 따른 보정회로를 통해 얻을 수 있는 효과들을 설명하면 다음과 같다.

첫째, 단순히 배선공정을 통한 레이아웃(layout) 변경만으로도 화소 구동 전류를 변경할 수 있다. 즉, 배선공정을 통해 자유롭게 저항값을 제어함으로써 화소 구동 전류를 변경할 수 있다.

둘째, 화소 구동 전류를 증대시킴으로써 도 12에 도시된 바와 같이 DZD 분포(즉, 잡음)를 개선시킬 수 있다.

셋째, DZD 분포 개선을 통해 도 10에 도시된 바와 같이 DBP 분포를 개선시킬 수 있다.

넷째, DZD 분포 개선을 통해 도 11에 도시된 바와 같이 DZ(Dead Zone)을 감소시킬 수 있다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.

첫째, 단순히 배선공정을 통한 레이아웃(layout) 변경만으로도 화소 구동 전 류를 변경할 수 있다. 즉, 배선공정을 통해 자유롭게 저항값을 제어함으로써 화소 구동 전류를 변경할 수 있다.

둘째, 화소 구동 전류를 증대시킴으로써 도 12에 도시된 바와 같이 DZD 분포(즉, 잡음)를 개선시킬 수 있다.

셋째, DZD 분포 개선을 통해 도 10에 도시된 바와 같이 DBP 분포를 개선시킬 수 있다.

넷째, DZD 분포 개선을 통해 도 11에 도시된 바와 같이 DZ(Dead Zone)을 감소시킬 수 있다.

Claims (6)

1. 포토 다이오드와 복수의 트랜지스터를 포함하는 단위 화소;

   상기 단위 화소의 출력을 독출하기 위하여 버퍼 증폭기를 포함하는 상관 이중 샘플링 회로; 및

   상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 포함하되,

   상기 커런트 미러는,

   전원전압원으로부터 유입되는 전류량을 가변적으로 제어하는 가변 저항부;

   상기 가변 저항부와 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터; 및

   상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 제3 트랜지스터

   를 포함하는 이미지 센서.
2. 제 1 항에 있어서,

   상기 가변 저항부는 복수의 저항소자가 직렬로 접속되고, 상기 저항소자 중 어느 하나를 선택하여 상기 제2 트랜지스터의 드레인단과 연결하는 금속배선을 포함하는 이미지 센서.
3. 제 1 항에 있어서,

   상기 가변 저항부는 복수의 제4 트랜지스터가 병렬로 접속되고, 상기 복수의 제4 트랜지스터 중 적어도 어느 하나를 선택하여 상기 제2 트랜지스터의 드레인단과 연결하는 금속배선을 포함하는 이미지 센서.
4. 제 3 항에 있어서,

   상기 복수의 제4 트랜지스터는 서로 다른 폭을 갖도록 형성된 이미지 센서.
5. 제 4 항에 있어서,

   상기 제2 내지 제4 트랜지스터는 NMOS 트랜지스터로 이루어진 이미지 센서.
6. 제 5 항에 있어서,

   상기 제1 트랜지스터는 PMOS 트랜지스터로 이루어진 이미지 센서.

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