KR100723489B1

KR100723489B1 - 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법

Info

Publication number: KR100723489B1
Application number: KR1020050052485A
Authority: KR
Inventors: 조중찬; 김병만; 김용현; 최현석; 황형모
Original assignee: 삼성전자주식회사
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2007-05-31
Also published as: KR20060132247A; US20070001295A1

Abstract

신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명에 의한 반도체 장치는 모듈용 인쇄회로기판의 패드 표면에 OSP(Organic Solderability Preservative) 처리를 하고, 관통홀 측벽에는 니켈 및 금 도금층을 형성한다. 따라서 온도변화에 따른 신뢰성 검사(temperature cycle)에서 관통홀 내부에서 발생하는 크랙(crack)과 같은 결함을 억제할 수 있다.

신뢰성 검사, 인쇄회로기판, 관통홀, OSP.

Description

신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법{semiconductor apparatus improving a reliability and manufacturing method the same}

도 1은 일반적인 반도체 메모리 모듈과 같은 반도체 장치의 평면도이다.

도 2는 도 1의 반도체 메모리 모듈에서 인쇄회로기판에 있는 패드 및 관통홀을 보여 주는 평면도이다.

도 3은 도 2의 인쇄회로기판에 있는 패드의 단면도이다.

도 4는 도 2의 인쇄회로기판에 있는 관통홀의 단면도이다.

도 5 및 도 6은 반도체 메모리 모듈에 대한 온도변화에 따른 신뢰성 검사(temperature cycle)에서 관통홀에 크랙이 발생된 모습을 보여주는 단면도이다.

도 7은 본 발명에 의한 반도체 장치의 평면도이다.

도 8은 상기 반도체 장치에 사용되는 반도체 소자의 측면도이다.

도 9는 본 발명에 의한 반도체 장치의 인쇄회로기판에 있는 패드의 단면도이다.

도 10은 본 발명에 의한 반도체 장치의 인쇄회로기판에 있는 관통홀의 단면도이다.

도 11 내지 도 19는 본 발명에 의한 반도체 장치에 사용되는 인쇄회로기판의 제조방법을 설명하기 위한 단면도들이다.

도 20은 본 발명에 의한 반도체 장치의 제조방법을 설명하기 위한 플로 차트(flow chart)이다.

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 온도 변화에 따른 신뢰성 검사(temperature cycle)에서 인쇄회로기판의 관통홀 내부에서 크랙(crack) 발생을 억제할 수 있는 반도체 메모리 모듈 및 그 제조방법에 관한 것이다.

반도체 모듈과 같은 반도체 장치는 생산자 측에서 반도체 장치를 출하하기 앞서 사용자가 반도체 장치를 사용하는 최악의 환경을 가정하고, 가정된 최악의 환경에서 반도체 장치가 정상적으로 작동하는 것을 확인한다. 이러한 검사를 신뢰성 검사라 한다.

이중에서 온도 변화에 따른 신뢰성 검사(temperature cycle)는 반도체 메모리 모듈을 -25℃에서 10분 125℃에서 10분 동안 방치하는 것을 약 600~1000회 동안 반복하면서 최악의 온도 조건에서 반도체 메모리 모듈이 정상적으로 작동하는 것을 확인하는 검사이다.

도 1을 참조하면, 반도체 메모리 모듈과 같은 반도체 장치(20)는, 일정한 회로패턴(미도시)이 만들어져 있는 인쇄회로기판(10) 위에, 동일한 기능을 수행하는 반도체 소자(16), 예컨대 반도체 메모리 패키지가 복수개 탑재되어 있고, 상기 인쇄회로기판(10)의 일단에는 연결단자(12)가 형성되어 있어 반도체 메모리 모듈(20)이 외부의 마더 보드(mother board)에 전기적으로 연결될 수 있도록 되어 있다.

도 2를 참조하면, 도 1에 나타난 인쇄회로기판(10)에는 반도체 소자의 솔더볼이 연결될 수 있는 복수개의 패드(18)가 만들어져 있고, 인쇄회로기판(10)에 있는 상하간의 회로패턴을 연결할 수 있는 관통홀(14)이 복수개 형성되어 있다. 상기 관통홀(14)은 양면에 회로패턴이 있는 인쇄회로기판(10)과, 다층으로 회로패턴이 있는 인쇄회로기판(10)이 상하 회로패턴을 연결하는 수단이다.

도 3은 도 2의 인쇄회로기판에 있는 패드의 단면도이고, 도 4는 관통홀의 단면도이다.

도 3 및 도 4를 참조하면, 일반적으로 패드(18) 및 관통홀(14)과 같은 회로패턴(30)은 구리 재질의 금속 패턴으로 만들어진다. 그러나 구리의 특성은 대기 중에 노출될 경우 대기에 있는 산소와 반응하여 표면에 산소와 구리의 화합물을 쉽게 생성한다. 이러한 산소와 구리의 화합물은 반도체 소자에 있는 솔더볼이 부착될 때에 그 접착면에서 접착강도를 떨어뜨리는 문제점이 있다.

따라서, 이러한 문제점을 해결하기 위하여 노출된 구리 재질의 회로패턴(30) 표면에 수용성 산화방지 물질인 OSP(Organic Solderability Preservative, 24)를 도포(coating)하여 패드(18) 표면에 대한 산화를 방지하고 있다. 또한 도 4와 같 이 관통홀(14)에도 구리 재질의 회로패턴(30) 표면에 산화방지를 위한 OSP(24)가 도포(coating)되어 있다.

상기 OSP(24)는 금(Au)과 같은 금속에는 도포되지 않으며, 구리 위에서만 선택적으로 도포되는 특징을 지니며, 구리와 높은 접착력을 갖는 수용성 산화방지제이다. 상기 OSP(24)는 온도 변화에 대한 특성이 우수하여 250℃까지 구리 표면에 대한 산화방지제로서의 역할을 한다. 도면에서 참조부호 26은 FR4 레진(resin)과 같은 절연물질로 된 기판을 가리키고, 22는 PSR(Photo Solder Resist)를 각각 가리킨다.

이렇게 노출된 구리 표면에 OSP를 도포하여 산화를 방지하는 기술이 미국 특허번호 US 6,6,74,017호(Date: Jan.06, 2004, Title: Multi-layer wiring substrate and method for fabricating the same)로 등록된 바 있다.

도 5 및 도 6을 참조하면, 위에서 설명된 OSP는 반도체 메모리 모듈을 제조하는 과정에서 모두 제거된다. 그 후 인쇄회로기판 위에 복수개의 반도체 소자가 놓이고, 반도체 소자는 솔더를 통해 인쇄회로기판과 전기적으로 연결되어 반도체 메모리 모듈로 제조가 완료된다. 그러나 제조가 완료된 반도체 메모리 모듈을 사용하여 온도변화에 따른 신뢰성 검사(temperature cycle test)를 진행하면, 인쇄회로기판의 관통홀(14)을 채우는 솔더(28)에서 크랙(crack, 32)이 발생하거나, 관통홀(14)의 측벽에 있는 구리 재질의 회로패턴(30)에서 크랙(34)이 발생하여 제품의 신 뢰성을 떨어뜨린다.

이러한 크랙(32, 34)의 원인은 회로패턴의 재질인 구리, 절연기판의 재질인 FR4 레진 및 관통홀(14)을 채우는 솔더의 열팽창 계수(CTE: Coefficient of Thermal Expansion)의 차이에 기인하는 것으로 추측된다. 즉, 외부의 급격한 온도변화에서 구리, FR4 및 솔더의 팽창 및 수축 정도가 서로 달라서 그 스트레스(stress)로 인하여 솔더(28) 및 구리재질의 회로패턴(30)에서 크랙이 발생하는 것으로 추측된다.

이러한 크랙(32, 34)과 같은 결합은 반도체 메모리 모듈의 수명을 단축시키며, 전기적 수행능력(electrical performance)을 저하시키는 원인이 될 수 있기 때문에 반드시 개선되어야 할 문제이다.

본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 온도변화에 따른 신뢰도 검사에서 크랙의 발생을 억제할 수 있는 반도체 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록 온도변화에 따른 신뢰도 검사에서 크랙의 발생을 억제할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위해 본 발명에 의한 신뢰성을 개선할 수 있는 반도체 장치는, 절연물질 표면에 형성된 패드와 상기 절연물질을 상하로 관통하는 관통홀을 갖는 인쇄회로기판에서 상기 패드 표면은 OSP처리가 되고 상기 관통홀의 측벽은 금도금 처리된 인쇄회로기판(PCB)과, 상기 기판 위에 상기 패드를 통해서 탑재된 반도체 소자를 구비하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 상기 관통홀의 측벽은, 니켈(Ni) 및 금(Au)이 순차적으로 형성되어 있는 것이 적합하고, 상기 인쇄회로기판은 일 측면에 마더 보드(mother board)와 전기적 연결을 위한 연결단자가 마련되어 있는 것이 적합하며, 상기 반도체 장치는 반도체 메모리 모듈인 것이 적합하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 패드 표면은 OSP가 도포되고 관통홀의 측벽은 금도금된 인쇄회로기판을 준비하는 단계와, 상기 인쇄회로기판의 패드 표면에 있는 OSP를 제거하기 위한 플럭스(Flux) 처리를 수행하는 단계와, 상기 인쇄회로기판 위에 반도체 소자를 탑재하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 패드 표면은 OSP가 도포되고, 관통홀의 측벽은 금도금된 인쇄회로기판을 준비하는 단계는, 절연물질로 이루어진 기판의 양면에 구리 포일(foil)이 라미네이팅(laminating)된 인쇄회로기판을 준비하는 단계와, 상기 인쇄회로기판에 관통홀 형성을 위한 드릴링(drilling)을 진행하는 단계와, 상기 인쇄회로기판에 구리 도금을 진행하는 단계와, 상기 구리 도금된 구리 포일을 패터닝하기 위한 제1 드라이 필름(Dry film)을 형성하는 단계와, 상기 드라이 필름을 이용하여 상기 구리 도금된 구리 포일을 식각하여 회로패턴을 형성하는 단계와, 상기 제1 드라이 필름을 제거하고 회로패턴에서 패드 및 관통홀만 노 출되도록 포토 솔더레지스트(PSR)를 덮는 단계와, 상기 관통홀만을 노출시키는 제2 드라이 필름을 형성하는 단계와, 상기 노출된 관통홀의 측벽에 금도금을 수행하는 단계와, 상기 제2 드라이 필름을 제거하고 상기 패드에 OSP처리를 진행하는 단계를 구비하는 것을 특징으로 한다.

또한 본 발명의 바람직한 실시예에 의하면, 상기 측벽의 구리 도금층 위에 2~5㎛ 두께의 니켈층(plate layer)을 형성하는 단계를 더 진행할 수 있다.

본 발명에 따르면, 인쇄회로기판의 패드 표면은 OSP가 도포되고, 관통홀 측벽에는 니켈 및 금 도금층을 형성하여 온도변화에 따른 신뢰성 검사에서 크랙이 발생하는 것을 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.

도 7은 본 발명에 의한 반도체 장치의 평면도이다.

도 7을 참조하면, 본 발명에 의한 반도체 장치(100)는, 반도체 메모리 모듈일 수 있으며, 그 구성은, 패드 표면은 OSP처리되고 관통홀의 측벽은 금 도금 층이 형성되는 인쇄회로기판(110)과, 상기 인쇄회로기판에 탑재된 반도체 소자(120)로 이루어진다.

상기 인쇄회로기판(110)의 일단에는 마더 보드(mother board)와 전기적 연결 을 위한 연결단자(130)가 만들어져 있는 것이 적합하다. 상기 반도체 소자(120)는 BGA(Ball Grid Array) 패키지, CSP(Chip Scale Package) 및 WLP(Wafer Level Package)로 이루어진 반도체 패키지 군에서 선택된 하나인 것이 적합하다. 또한 상기 반도체 소자(120)는 동일한 기능을 수행하는 복수개의 반도체 패키지인 것이 적합하다.

도 8은 상기 반도체 장치에 사용되는 반도체 소자의 측면도이다. 반도체 소자(120)는 BGA 패키지가 사용되었으며, 패키지 몸체(122)에 붙어 있는 솔더볼(124)이 인쇄회로기판의 패드와 연결되어 BGA 패키지(120)와 인쇄회로기판의 전기적 연결이 이루어진다. 이러한 반도체 소자는 예시적으로 적용되었으며, 솔더볼을 이용하지 않고, 반도체 칩을 인쇄회로기판 위에 부착시킨 후, 와이어를 통해서도 반도체 소자와 인쇄회로기판을 연결시키는 방식으로 변형하여 적용할 수 있다.

도 9를 참조하면, 본 발명에서 기본 프레임으로 사용되는 인쇄회로기판(PCB)의 패드 표면(140)은 구리 재질의 회로패턴(144)이 산화되는 것을 방지하기 위하여 OSP(148)을 표면에 도포하는 방식이다. 상기 구리 재질의 회로패턴(144)은 절연기판(142) 위에 형성되고, 상부에는 외부 이물질(foreign materials)에 의한 합선(short)을 방지하기 위해 PSR(146)이 형성되어 있다. 상기 절연기판(142)은 에폭시계수지, BT레진 및 FR4 레진 중에서 선택된 하나로 만들어진다.

통상적으로 패드 표면(140)이 OSP(148)로 덮이면, 관통홀에 있는 구리 재질 의 회로패턴 표면 역시 OSP로 덮여 있는 것이 정상이지만, 본 발명에서는 관통홀의 구조가 온도변화에 따른 신뢰성 검사(temperature cycle test)에서 크랙을 방지하기 위하여 독특한 구조로 이루어져 있다. 이에 대해서는 도 10을 참조하여 설명하기로 한다.

도 10을 참조하면, 본 발명에 의한 인쇄회로기판의 관통홀(150)은, 표면에 금도금층(134)이 있는 특징이 있다. 바람직하게는 구리재질의 회로패턴(144) 위에 니켈층(132)을 2~5㎛ 두께로 먼저 형성하고, 그 상부에 다시 금도금층(134)을 0.05~0.3㎛ 두께로 형성한다.

여기서 상기 니켈층(132)은 절연재질의 기판(142)과 구리재질의 회로패턴(144) 사이에서 열팽창 계수의 차이에 의하여 발생하는 스트레스를 흡수하여 크랙(crack)과 같은 결함이 발생하는 것을 방지하는 수단이 된다. 그리고 금 도금층(134)은 관통홀(150) 내부에 솔더(solder)가 채워질 때, 니켈층(132)에 솔더가 잘 부착될 수 있는 습윤층(wettable layer)의 역할을 수행한다.

따라서, 온도변화에 따른 신뢰성 검사에서 -25℃와 120℃의 급격한 온도 변화가 있더라도 니켈층(132)에서 열팽창계수의 차이에 의하여 야기되는 스트레스를 완화시키기 때문에 구리재질의 회로패턴(144) 및 관통홀(150)을 채우는 솔더에서 발생하는 크랙을 억제할 수 있다.

도 11 내지 도 19를 참조하면, 먼저 절연물질로 이루어진 기판(142) 양면에 구리 포일(Cu foil, 126)이 라미네이팅(laminating)된 인쇄회로기판을 준비(도11)한다. 이어서 상기 인쇄회로기판에 드릴링(drilling)을 통해서 관통홀(152)을 형성(도12)한다. 상기 드릴링이 완료된 인쇄회로기판에 구리 도금을 진행하여 구리 포일(126) 표면과 관통홀 측벽에 구리도금층(136)을 각각 형성(도13)한다.

그 후, 상기 구리 포일(126) 및 구리도금층(136)을 식각하여 구리재질의 회로패턴(144)으로 만들기 위한 제1 드라이 필름(dry film, 138)을 상기 구리도금층(136) 위에 형성(도14)한다. 상기 제1 드라이 필름(138)을 식각마스크로 상기 구리도금층(136) 및 구리 포일(126)을 식각하여 구리재질의 회로패턴(144)을 형성(도15)하고, 상기 제1 드라이 필름(138)을 제거(도 16)한다.

이어서 패드(140) 및 관통홀(150)을 제외한 부분에 PSR(158)을 도포(도 17)하고, 관통홀(150) 측벽에만 니켈층 및 금 도금층을 형성하기 위한 제2 드라이 필름(160)을 형성한다. 상기 제2 드라이 필름(160)이 형성된 인쇄회로기판에 전기 도금 공정을 진행하여 니켈층(132) 및 금 도금층(134)을 각각 형성(도18)한다. 이어서, 제2 드라이 필름(160)을 제거하고, 상기 노출된 패드(160) 표면에 OSP(162)를 도포(도19)한다. 이때, OSP(162)는 구리 표면에만 선택적으로 도포되는 특성이 있기 때문에 관통홀(150)에 있는 금 도금층(134) 위에는 도포되지 않는다.

도 20을 참조하면, 먼저 도11 내지 도 19에서 설명된 바와 같이, 패드는 OSP처리되고, 관통홀 측벽은 금 도금층이 형성된 인쇄회로기판을 준비(S100)한다. 상기 인쇄회로기판은 온도변화에 따른 신뢰성 검사에서 관통홀 내부의 크랙 발생을 억제할 수 있는 구조이다.

그 후, 상기 인쇄회로기판의 패드에 플럭스(flux)를 도팅(dotting)하고, 아이 알 리플로우(IR reflow) 오븐(oven)을 통과시킨 후, 클리닝(cleaning) 공정을 진행하여 상기 OSP를 패드 표면에서 제거하는 플러스 처리를 진행(S120)한다.

마지막으로 상기 인쇄회로기판 위에 반도체 소자를 위치시키고, IR 리플로우 오븐을 통과시켜 반도체 소자의 솔더볼을 인쇄회로기판의 패드에 부착시키는 탑재공정을 진행(S130)한다. 이때 상기 반도체 소자는 BGA 패키지, CSP 및 WLP 중에서 선택된 하나인 것이 적합하다. 상기 인쇄회로기판 위에 탑재되는 반도체 소자는 동일한 기능, 예컨대 메모리 기능을 수행하는 복수개의 반도체 소자로서 인쇄회로기판과 함께 반도체 메모리 모듈을 구성한다. 또한 상기 인쇄회로기판은 양면 혹은 다층 구조의 인쇄회로기판이 될 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.

따라서, 상술한 본 발명과 같이 인쇄회로기판의 패드 표면은 OSP 처리 구조로 만들고, 관통홀 측벽은 니켈 및 금 도금층을 형성한 후, 온도 변화에 따른 신뢰성 검사를 수행하여 종래 기술과 그 결과를 서로 비교하였다.

시료로 사용되는 인쇄회로기판의 패드 및 관통홀 측벽에 있는 구리재질의 회로패턴의 두께는 25㎛이고, -25℃와 125℃의 온도변화를 10분 주기로 800회와 1000회를 반복시킨 후, 관통홀 내부의 크랙의 발생 정도를 조사하였다.

종래 기술과 같이 구리재질의 회로패턴만 있는 경우(도4), 800회의 온도변화를 주었을 때, 11개의 시료중에서 6개의 시료에서 크랙이 관찰되었고, 1000회의 온도변화를 주었을 때, 5개의 시료중에서 3개의 시료에서 크랙이 추가로 관찰되었다.

그러나 본 발명과 같이 관통홀 측벽에 니켈 및 금도금층을 추가로 형성할 경우(도10), 800회의 온도변화를 주었을 때, 9개의 시료중에서 크랙이 하나도 발생하지 않았고, 1000회의 온도변화를 주었을 때, 9개의 시료중에서 크랙이 하나도 발생하지 않는 것이 관찰되었다. 따라서 본 발명에 따르면, 인쇄회로기판의 패드 표면은 OSP 처리하고, 관통홀 측면에는 니켈 및 금 도금층을 형성하여 온도변화에 따른 신뢰성 검사에서 크랙이 발생하는 것을 억제할 수 있다.

Claims

절연물질 표면에 형성된 패드와 상기 절연물질을 상하로 관통하는 관통홀을 갖는 인쇄회로기판에서 상기 패드 표면은 OSP처리가 되고 상기 관통홀의 측벽은 금도금 처리된 인쇄회로기판(PCB); 및

상기 인쇄회로기판 위에 상기 패드를 통해서 탑재된 반도체 소자를 구비하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 인쇄회로기판의 절연물질은 에폭시계 수지, BT 레진 및 FR4 레진 중에서 선택된 하나인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 관통홀의 측벽은, 니켈(Ni) 및 금(Au)이 순차적으로 형성되어 있는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제3항에 있어서,

상기 니켈은 두께가 2~5㎛ 범위인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 금(Au)은 두께가 0.05~0.3㎛ 범위인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 반도체 소자는 솔더볼을 통하여 상기 인쇄회로기판과 전기적으로 연결되는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 반도체 소자는 복수개로서 동일한 기능을 수행하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제7항에 있어서,

상기 반도체 장치는 반도체 메모리 모듈인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제1항에 있어서,

상기 반도체 소자는 BGA 패키지, CSP 및 WLP(Wafer Level Package)로 이루어진 반도체 패키지 군에서 선택된 하나인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
제8항에 있어서,

상기 인쇄회로기판은 일 측면에 마더 보드(mother board)와 전기적 연결을 위한 연결단자가 마련되어 있는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치.
패드 표면은 OSP가 도포되고 관통홀의 측벽은 금도금된 인쇄회로기판을 준비하는 단계;

상기 인쇄회로기판의 패드 표면에 있는 OSP를 제거하기 위한 플럭스(Flux) 처리를 수행하는 단계; 및

상기 인쇄회로기판 위에 반도체 소자를 탑재하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
제11항에 있어서,

상기 패드 표면은 OSP가 도포되고, 관통홀의 측벽은 금도금된 인쇄회로기판을 준비하는 단계는,

절연물질로 이루어진 기판의 양면에 구리 포일(foil)이 라미네이팅(laminating)된 인쇄회로기판을 준비하는 단계;

상기 인쇄회로기판에 관통홀 형성을 위한 드릴링(drilling)을 진행하는 단계;

상기 인쇄회로기판에 구리 도금을 진행하는 단계;

상기 구리 도금된 구리 포일을 패터닝하기 위한 제1 드라이 필름(Dry film)을 형성하는 단계;

상기 드라이 필름을 이용하여 상기 구리 도금된 구리 포일을 식각하여 회로패턴을 형성하는 단계;

상기 제1 드라이 필름을 제거하고 회로패턴에서 패드 및 관통홀만 노출되도록 포토 솔더레지스트(PSR)를 덮는 단계;

상기 관통홀만을 노출시키는 제2 드라이 필름을 형성하는 단계;

상기 노출된 관통홀의 측벽에 금도금을 수행하는 단계; 및

상기 제2 드라이 필름을 제거하고 상기 패드에 OSP처리를 진행하는 단계를 구비하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제12항에 있어서,

상기 인쇄회로기판의 절연물질은 에폭시계 수지, BT 레진 및 FR4 레진 중에서 선택된 하나인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제12항에 있어서,

상기 금도금의 두께는 0.05~0.3㎛ 범위인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제12항에 있어서,

상기 관통홀 측벽에 금도금을 수행하기 전에

상기 관통홀 측벽의 구리도금층 위에 2~5㎛ 두께의 니켈층(plate layer)을 형성하는 단계를 더 진행하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제11항에 있어서,

상기 인쇄회로기판의 패드 표면에 있는 OSP를 제거하기 위한 플럭스(Flux) 처리를 수행하는 단계는,

상기 패드 표면에 플럭스를 도팅(dotting)하는 단계;

상기 플럭스가 도팅된 인쇄회로기판을 아이 알 리플로우(IR Reflow) 오븐 처리하는 단계; 및

상기 아이 알 리플로우 오븐 처리된 인쇄회로기판을 클리닝(cleaning)하는 단계를 구비하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제11항에 있어서,

상기 인쇄회로기판은 다층 기판인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제11항에 있어서,

상기 반도체 소자는 복수개로서 동일한 기능을 수행하는 반도체 소자인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제18항에 있어서,

상기 반도체 장치는 반도체 메모리 모듈인 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.
제11항에 있어서,

상기 인쇄회로기판 위에 반도체 소자를 탑재하는 단계는,

상기 인쇄회로기판 위에 복수개의 메모리 기능의 반도체 소자를 위치시키는 단계; 및

상기 반도체 소자가 위치된 인쇄회로기판을 아이 알 리플로우(IR reflow) 오븐 처리하는 단계를 구비하는 것을 특징으로 하는 신뢰성을 개선할 수 있는 반도체 장치의 제조방법.