KR100720212B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 영역을 벌브(Bulb) 형으로 형성할 경우 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하기 위하여 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩(Rounding) 되어 완만한 곡선 형태로 형성될 수 있도록 함으로써, 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하고, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있도록 하는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, and in order to solve the problem of concentrating an electric field on an interface between a bulb-shaped neck part and a body part when the recess gate area is formed in a bulb type, a bulb type. The boundary between the bulb-shaped neck and the trunk is rounded by performing an ion implantation process on the bottom of the first recess gate region corresponding to the neck and then oxidizing the sidewalls. The present invention is to solve the problem that the electric field is concentrated on the interface between the bulb-shaped neck portion and the trunk portion, and to reduce the stress caused by the concentration of the electric field. It is about.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 리세스 게이트 영역에 분포되는 전기장을 나타낸 시뮬레이션도.1 is a simulation diagram showing an electric field distributed in a recess gate region according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들. 2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 영역을 벌브(Bulb) 형으로 형성할 경우 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하기 위하여 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 함으로써, 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하고, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있도록 하는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, and in order to solve the problem of concentrating an electric field on an interface between a bulb-shaped neck part and a body part when the recess gate area is formed in a bulb type, a bulb type. After the ion implantation process is performed on the bottom of the first recess gate region corresponding to the neck of the shape, the boundary between the neck of the bulb-shaped neck and the body is rounded using a method of oxidizing the sidewalls. By being able to be formed in a curved form, the present invention relates to the invention to solve the problem of the electric field is concentrated on the interface between the bulb-shaped neck and the body portion, and to reduce the stress caused by the concentration of the electric field.

벌브형 리세스 게이트 영역은 반도체 기판의 활성영역을 정의하고, 활성영역 의 게이트 예정 영역을 부분 식각하여 제 1 리세스 게이트 영역을 형성하고, 제 1 리세스 게이트 영역의 측벽에 열산화막을 형성한 다음, 열산화막을 식각 마스크로 이용하여 제 1 리세스 게이트 영역의 하부 반도체 기판을 소정 깊이 등방성 식각하여 제 2 리세스 게이트 영역을 형성한다. 여기서, 제 1 리세스 게이트 영역은 벌브형의 목(Neck) 부분이 되며, 제 2 리세스 게이트 영역은 벌브형의 몸통(Body) 부분이 된다. The bulb-type recess gate region defines an active region of a semiconductor substrate, forms a first recess gate region by partially etching a gate predetermined region of the active region, and forms a thermal oxide film on a sidewall of the first recess gate region. Next, using the thermal oxide film as an etching mask, the lower semiconductor substrate of the first recess gate region isotropically etched to a predetermined depth to form a second recess gate region. Here, the first recess gate region is a bulb neck, and the second recess gate region is a bulb body.

도 1은 종래 기술에 따른 리세스 게이트 영역에 분포되는 전기장을 나타낸 시뮬레이션도이다.1 is a simulation diagram showing an electric field distributed in a recess gate region according to the prior art.

도 1을 참조하면, 제 1 리세스 게이트 영역(70) 및 제 2 리세스 게이트 영역(90)의 경계 부분(B)에 전기장이 집중되는 현상을 볼 수 있다.Referring to FIG. 1, a phenomenon in which an electric field is concentrated at a boundary portion B of the first recess gate region 70 and the second recess gate region 90 may be observed.

상술한 바와 같이, 벌브형 리세스 게이트 영역을 형성하는데 있어서, 벌브형의 목 부분 및 몸통 부분 사이에 전기장이 집중되어 스트레스를 발생시키고, 이에 따른 누설 전류 문제로 반도체 소자의 리프레쉬(Refresh) 특성이 열화된다. 따라서 반도체 소자의 형성 공정 수율이 감소하고 반도체 소자의 신뢰성이 저하되는 문제가 있다.As described above, in forming the bulb type recess gate region, an electric field is concentrated between the neck portion and the body portion of the bulb type to generate a stress, and accordingly, the refresh characteristics of the semiconductor device are reduced due to leakage current. Deteriorates. Therefore, there is a problem that the yield of the semiconductor device formation process is reduced and the reliability of the semiconductor device is lowered.

상기 문제점을 해결하기 위하여, 본 발명은 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 함으로써, 벌브형 모양의 목 부분 과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하고, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention is a bulb-shaped neck using a method of oxidizing the side wall after the ion implantation process to the bottom portion of the first recess gate region corresponding to the bulb-shaped neck portion The boundary between the body part and the body part can be rounded to form a gentle curve, thereby solving the problem of electric field being concentrated on the interface between the bulb-shaped neck part and the body part, which is caused by the concentration of the electric field. It is an object of the present invention to provide a method for forming a semiconductor device that can reduce stress.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은The method of forming a semiconductor device according to the present invention for achieving the above object is

게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계와,Forming a first recessed gate region by partially etching the semiconductor substrate of the gate predetermined region;

제 1 리세스 게이트 영역의 바닥 부분 모서리에 이온 임플란트 공정을 수행하는 단계와,Performing an ion implant process at the corner of the bottom portion of the first recess gate region;

제 1 리세스 게이트 영역의 측벽을 산화시켜 산화막 스페이서를 형성하는 단계와,Oxidizing sidewalls of the first recess gate region to form an oxide spacer;

산화막 스페이서를 마스크로 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계 및Isotropically etching the bottom surface of the first recess gate region using the oxide spacer as a mask to form a spherical second recess gate region; and

산화막 스페이서를 제거하고, 제 1 및 제 2 리세스 게이트 영역 표면에 게이트 산화막을 형성한 후 상기 리세스 게이트 영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.Removing the oxide spacers, forming a gate oxide layer on surfaces of the first and second recess gate regions, and forming a gate including the recess gate regions.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다. 2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 반도체 기판(100) 상부에 패드 산화막층(140)을 형성한 후 활성영역(120)에 채널 이온주입 공정을 수행한다. 이때, 패드 산화막층(140)은 250 ~ 300Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2A, an isolation layer 130 defining an active region 120 is formed on the semiconductor substrate 100. In this case, the device isolation layer 130 may be formed using a shallow trench isolation (STI) process. Next, after the pad oxide layer 140 is formed on the semiconductor substrate 100, a channel ion implantation process is performed in the active region 120. At this time, the pad oxide layer 140 is preferably formed to a thickness of 250 ~ 300Å.

도 2b를 참조하면, 패드 산화막층(140) 상부에 하드마스크 폴리실리콘층(150)을 형성한 후 하드마스크 폴리실리콘층 상부에 반사방지막(155)을 형성한다. 다음에는, 반사방지막(155) 상부에 리세스 게이트 예정 영역을 정의하는 감광막 패턴(160)을 형성한다.Referring to FIG. 2B, the hard mask polysilicon layer 150 is formed on the pad oxide layer 140, and then the antireflection film 155 is formed on the hard mask polysilicon layer. Next, a photoresist pattern 160 defining a recessed gate predetermined region is formed on the anti-reflection film 155.

도 2c를 참조하면, 감광막 패턴(160)을 마스크로 반사방지막(155), 하드마스크 폴리실리콘층(150), 패드 산화막층(140) 및 반도체 기판(100)을 순차적으로 식각하여 제 1 리세스 게이트 영역(170)을 형성한다. 이때, 제 1 리세스 게이트 영역(170)은 800 ~ 1200Å 깊이로 형성하는 것이 바람직하다. 다음에는, 감광막 패턴(160), 반사방지막(155) 및 하드마스크 폴리실리콘층(150)을 제거한다.Referring to FIG. 2C, the anti-reflection film 155, the hard mask polysilicon layer 150, the pad oxide layer 140, and the semiconductor substrate 100 may be sequentially etched using the photoresist pattern 160 as a mask to form a first recess. The gate region 170 is formed. In this case, the first recess gate region 170 may be formed to have a depth of 800 to 1200 Å. Next, the photoresist pattern 160, the antireflection film 155, and the hard mask polysilicon layer 150 are removed.

도 2d를 참조하면, 제 1 리세스 게이트 영역(170)의 바닥 부분 모서리에 이온 임플란트 공정을 수행한다. 이때, 이온 소스 가스는 SF4, SiH4, Si2H6 및 이들의 혼합 가스 중 선택된 어느 하나를 이용하며, 제 1 리세스 게이트 영역(170)의 선폭을 'A'라하고, 그 깊이를 'H'라 할 때, 임플란트 공정의 이온 주입 각도는 tan-1(A/H)로 조절 하는 것이 바람직하다.Referring to FIG. 2D, an ion implant process is performed on the bottom edge of the first recess gate region 170. In this case, the ion source gas may use any one selected from SF4, SiH4, Si2H6, and a mixed gas thereof. The line width of the first recess gate region 170 may be referred to as 'A', and the depth may be referred to as 'H'. At this time, the implantation angle of the implant process is preferably adjusted to tan -1 (A / H).

도 2e를 참조하면, 제 1 리세스 게이트 영역(170)을 포함하는 반도체 기판(100) 전면을 산화시킨 후, 전면 식각 공정을 수행하여 제 1 리세스 게이트 영역(170)의 측벽에 산화막 스페이서(180)가 형성되도록 한다. 이때, 이온 임플란트 공정이 수행된 제 1 리세스 게이트 영역(170)의 바닥 모서리 부분은 산화가 더 잘 일어나므로 산화막 스페이서(180)의 두께가 더 두꺼워 진다. 여기서, 산화막 스페이서(180)의 두께는 10 ~ 20Å이 되도록 형성하는 것이 바람직하다.Referring to FIG. 2E, after the entire surface of the semiconductor substrate 100 including the first recess gate region 170 is oxidized, an entire surface etching process may be performed to form oxide layer spacers on sidewalls of the first recess gate region 170. 180) is formed. At this time, the bottom edge portion of the first recess gate region 170 in which the ion implant process is performed is more easily oxidized, and thus the thickness of the oxide spacer 180 becomes thicker. Here, the thickness of the oxide film spacer 180 is preferably formed to be 10 ~ 20Å.

도 2f를 참조하면, 산화막 스페이서(180)를 마스크로 제 1 리세스 게이트 영역(170)의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역(190)을 형성한다.Referring to FIG. 2F, the bottom surface of the first recess gate region 170 isotropically etched using the oxide spacer 180 as a mask to form a spherical second recess gate region 190.

도 2g를 참조하면, 패드 산화막층(140) 및 산화막 스페이서(180)를 제거하고, 제 1 및 제 2 리세스 게이트 영역(170, 190)으로 형성되는 벌브형 리세스 게이트 영역(200)을 형성하되, 벌브형 리세스 게이트 영역(200)의 목 부분과 몸통 부분의 경계 부분이 라운딩(Rounding)된 모양으로 형성되도록 한다.Referring to FIG. 2G, the pad oxide layer 140 and the oxide spacer 180 may be removed to form a bulb type recess gate region 200 formed of the first and second recess gate regions 170 and 190. However, the boundary portion between the neck portion and the trunk portion of the bulb-type recess gate region 200 is formed to have a rounded shape.

도 2h를 참조하면, 벌브형 리세스 게이트 영역(200)을 포함하는 반도체 기판(100) 표면에 게이트 산화막(210)을 형성한 후 게이트 폴리실리콘층(220), 금속층(230) 및 하드마스크층(240)을 순차적으로 형성한다. 다음에는, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(240), 금속층(230), 게이트 폴리실리콘층(220) 및 게이트 산화막(210)을 순차적으로 식각하여 벌브형 리세스 게이트 영역(200)을 포함하는 게이트(250)를 형성한다.Referring to FIG. 2H, the gate polysilicon layer 220, the metal layer 230, and the hard mask layer are formed after the gate oxide layer 210 is formed on the surface of the semiconductor substrate 100 including the bulb type recess gate region 200. 240 are sequentially formed. Next, the hard mask layer 240, the metal layer 230, the gate polysilicon layer 220, and the gate oxide layer 210 are sequentially etched in an etching process using a gate mask to form the bulb type recess gate region 200. A gate 250 is formed.

상술한 바와 같이, 본 발명은 벌브형 리세스 게이트를 형성하되 벌브형 모양 의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하기 위하여 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 한다.As described above, the present invention provides a first recess corresponding to the bulb-shaped neck portion in order to form a bulb-type recess gate but to solve the problem of electric field being concentrated at the interface between the bulb-shaped neck portion and the body portion. After the ion implantation process is performed on the bottom portion of the recess gate region, the sidewalls are oxidized to round the boundary between the bulb-shaped neck and the torso to form a smooth curve.

이상에서 설명한 바와 같이, 본 발명은 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 함으로써, 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하고, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있다. 따라서 반도체 소자의 리프레쉬 특성을 향상시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the present invention, the bulb-shaped neck portion is formed by performing an ion implantation process on the bottom portion of the first recess gate region corresponding to the bulb-shaped neck portion and then oxidizing the sidewalls. The boundary between the body and the body can be rounded to form a gentle curve, thereby solving the problem of electric field being concentrated on the interface between the bulb-shaped neck and the body, and stress caused by the concentration of the electric field. Can be reduced. Therefore, it is possible to improve the refresh characteristics of the semiconductor device and to improve the reliability of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (5)

게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계;Forming a first recess gate region by partially etching the semiconductor substrate of the gate predetermined region; 상기 제 1 리세스 게이트 영역의 바닥 부분 모서리에 이온 임플란트 공정을 수행하는 단계;Performing an ion implant process at a corner of the bottom portion of the first recess gate region; 상기 제 1 리세스 게이트 영역의 측벽을 산화시켜 산화막 스페이서를 형성하는 단계;Oxidizing sidewalls of the first recess gate region to form an oxide spacer; 상기 산화막 스페이서를 마스크로 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계; 및Isotropically etching the bottom surface of the first recess gate region using the oxide spacer as a mask to form a spherical second recess gate region; And 상기 산화막 스페이서를 제거하고, 상기 제 1 및 제 2 리세스 게이트 영역 표면에 게이트 산화막을 형성한 후 상기 리세스 게이트 영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Removing the oxide spacers, forming a gate oxide layer on surfaces of the first and second recess gate regions, and forming a gate including the recess gate regions. . 제 1 항에 있어서,The method of claim 1, 상기 제 1 리세스 게이트 영역은 800 ~ 1200Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The first recess gate region is etched to a depth of 800 ~ 1200Å. 제 1 항에 있어서,The method of claim 1, 상기 이온 임플란트 공정은 SF4, SiH4, Si2H6 및 이들의 혼합 가스 중 선택 된 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The ion implant process is a method of forming a semiconductor device, characterized in that performed using any one selected from SF4, SiH4, Si2H6 and a mixture of these. 제 1 항에 있어서,The method of claim 1, 상기 제 1 리세스 게이트 영역의 선폭을 'A'라하고, 그 깊이를 'H'라 할 때, 상기 이온 임플란트 공정의 이온 주입 각도는 tan-1(A/H)인 것을 특징으로 하는 반도체 소자의 형성 방법.When the line width of the first recess gate region is referred to as 'A' and the depth thereof is referred to as 'H', the ion implantation angle of the ion implant process is tan −1 (A / H). Method of formation. 제 1 항에 있어서,The method of claim 1, 상기 산화막 스페이서는 10 ~ 20Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The oxide film spacer is a method of forming a semiconductor device, characterized in that formed in a thickness of 10 ~ 20Å.
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