KR100719579B1 - Method for driving plasma display panel - Google Patents
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Abstract
본 발명은 리셋 기간 및 어드레스 기간에서 각각 발생하는 리셋 방전 및 어드레스 방전이 안정적으로 수행되도록 하는 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of driving a plasma display panel in which reset discharges and address discharges respectively generated in a reset period and an address period are stably performed.
이와 같은 목적을 달성하기 위하여, 본 발명은, 복수개의 전극들이 교차하는 영역에서 방전셀들이 정의되고, 화상을 표시하는 단위 프레임이 복수개의 서브필드들로 나뉘어, 각 서브필드는 전체 방전셀들을 초기화하는 리셋 기간, 전체 방전셀들 중 켜져야 할 셀과 켜지지 않아야 할 셀을 구분하는 어드레스 기간, 및 켜져야 할 셀로 선택된 방전셀에서 각 서브필드 별로 할당된 계조 가중치에 따라 유지방전을 수행하는 유지기간으로 나뉘는 플라즈마 디스플레이 패널의 구동방법에 있어서,In order to achieve the above object, according to the present invention, discharge cells are defined in an area where a plurality of electrodes intersect, a unit frame displaying an image is divided into a plurality of subfields, and each subfield initializes all of the discharge cells. A reset period, an address period for distinguishing a cell to be turned on and a cell not to be turned on, and a sustain period for performing sustain discharge according to a gray scale weight assigned to each subfield in a discharge cell selected as a cell to be turned on In the method of driving a plasma display panel divided into
리셋 기간에서, 복수개의 전극들 중 제1 전극에 하강펄스가 인가되되, 하강펄스의 인가기간은 서서히 하강하는 제1 기간과, 급격히 하강하여 제1 전압을 유지하는 제2 기간으로 나뉘며, 복수개의 전극들 중 제1 전극에 나란히 연장되는 제2 전극에는 하강펄스 인가시부터 바이어스 전압이 인가되되, 적어도 제2 기간 동안은 제2 전극이 플로팅되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.In the reset period, a falling pulse is applied to the first electrode of the plurality of electrodes, but the application period of the falling pulse is divided into a first period of gradually falling and a second period of rapidly falling to maintain the first voltage. Provided is a method of driving a plasma display panel, wherein a bias voltage is applied to a second electrode extending parallel to a first electrode among the electrodes, when a falling pulse is applied, and the second electrode is floated for at least a second period. .
Description
도 1은 플라즈마 디스플레이 패널을 구동하기 위한 종래의 구동신호를 보여주는 타이밍도이다. 1 is a timing diagram showing a conventional driving signal for driving a plasma display panel.
도 2는 본 발명의 플라즈마 디스플레이 패널의 구동방법이 적용될 수 있는 플라즈마 디스플레이 패널의 전극 배치를 도시한 일예이다.2 is a diagram illustrating an electrode arrangement of a plasma display panel to which the method of driving a plasma display panel of the present invention can be applied.
도 3은 어드레스 디스플레이 분리(ADS) 구동방법을 간략히 보여주는 타이밍도이다. 3 is a timing diagram briefly illustrating a method of driving an address display separation (ADS).
도 4는 본 발명의 플라즈마 디스플레이 패널의 구동방법이 적용될 수 있는 플라즈마 디스플레이 장치를 간략히 도시한 블록도이다.4 is a block diagram schematically illustrating a plasma display apparatus to which a method of driving a plasma display panel of the present invention can be applied.
도 5는 플라즈마 디스플레이 패널의 구동방법의 일예를 보여주는 타이밍도이다. 5 is a timing diagram illustrating an example of a method of driving a plasma display panel.
도 6은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 일예로서, 구동신호를 보여주는 타이밍도이다. 6 is a timing diagram illustrating a driving signal as an example of a method of driving a plasma display panel of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
Y1, ...,Yn...제1 전극들 또는 주사전극들Y1, ..., Yn ... first electrodes or scan electrodes
X1, ...,Xn...제2 전극들 또는 유지전극들X1, ..., Xn ... second electrodes or sustain electrodes
A1, ...,Am...제3 전극들 또는 어드레스 전극들A1, ..., Am ... third electrodes or address electrodes
Vsch...주사펄스의 하이레벨 Vscl...주사펄스의 로우레벨Vsch ... high level of injection pulse Vscl ... low level of injection pulse
Vs...유지펄스의 하이레벨 Vg...유지펄스의 로우레벨Vs ... high level of holding pulse Vg ... low level of holding pulse
Va...표시 데이터 신호의 하이레벨High level of Va ... display data signal
T1,T2...하강펄스의 인가기간 중 제1 기간,제2 기간 1st, 2nd period during the application period of T1, T2 ... falling pulse
ΔV...제1 기간에 인가되는 하강펄스의 최저레벨과 주사펄스의 로우레벨의 전위차ΔV ... potential difference between the lowest level of the falling pulse and the low level of the scanning pulse applied in the first period
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로서, 더 상세하게는 리셋 기간 및 어드레스 기간에서 각각 발생하는 리셋 방전 및 어드레스 방전이 안정적으로 수행되도록 하는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.The present invention relates to a method of driving a plasma display panel, and more particularly, to a method of driving a plasma display panel to stably perform reset discharge and address discharge respectively occurring in a reset period and an address period.
근래에 들어 종래의 음극선관 디스플레이 장치를 대체하는 것으로 주목받고 있는 플라즈마 디스플레이 패널(plasma display panel)은, 복수개의 전극이 형성된 두 기판 사이에 방전가스가 봉입된 후 방전 전압이 가해지고, 이로 인하여 발생되는 자외선에 의해 소정의 패턴으로 형성된 형광체가 여기되어 원하는 화상을 얻는 장치이다.Recently, a plasma display panel, which is drawing attention as a replacement of a conventional cathode ray tube display device, is discharged after a discharge gas is filled between two substrates on which a plurality of electrodes are formed. The phosphor formed in a predetermined pattern by the ultraviolet rays is excited to obtain a desired image.
도 1은 플라즈마 디스플레이 패널의 구동하기 위한 종래의 구동신호를 보여 주는 타이밍도이다. 1 is a timing diagram showing a conventional driving signal for driving a plasma display panel.
도면에서는 리셋 기간에서, 주사전극들(Y1, ...,Yn)에 유지방전 전압(Vs)에서 상승최고 전압(Vs+Vset)까지 상승하는 상승펄스, 및 유지방전 전압(Vs)에서 하강최저 전압(Vnf)까지 하강하는 하강펄스가 인가되고, 유지전극들(X1, ...,Xn)에는 하강펄스 인가시부터 바이어스 전압(Vb)이 인가되어 전체 방전셀이 초기화된다. 어드레스 기간에서, 주사전극들(Y1, ..,Yn)에 하이레벨(Vsch) 및 로우레벨(Vscl)을 갖는 주사펄스가 순차적으로 인가되고, 어드레스 전극들(A1, ...,Am)에 주사펄스에 맞춰 하이레벨(Va)을 갖는 표시 데이터 신호가 인가되어 어드레스 방전이 수행되며, 유지 기간에서, 주사전극들(Y1, ...,Yn) 및 유지전극들(X1, ...,Xn)에 하이레벨(Vs) 및 로우레벨(Vg)을 교대로 갖는 유지펄스가 교호하게 인가되어, 어드레스 방전이 수행된 즉, 켜져야 할 셀로 구분된 방전셀에서 유지방전이 수행된다. In the drawing, in the reset period, the rising pulse rising from the sustain discharge voltage Vs to the rising maximum voltage Vs + Vset to the scan electrodes Y1, ..., Yn, and the falling minimum at the sustain discharge voltage Vs. A falling pulse falling down to the voltage Vnf is applied, and a bias voltage Vb is applied to the sustain electrodes X1, ..., Xn from the time of applying the falling pulse to initialize all the discharge cells. In the address period, scan pulses having a high level Vsch and a low level Vscl are sequentially applied to the scan electrodes Y1,..., And Yn, and are applied to the address electrodes A1, ..., Am. A display data signal having a high level Va is applied in accordance with the scan pulse to perform address discharge. In the sustain period, the scan electrodes Y1, ..., Yn and the sustain electrodes X1, ..., A sustain pulse having an alternating high level Vs and a low level Vg is alternately applied to Xn) so that the address discharge is performed, that is, the sustain discharge is performed in the discharge cells divided into cells to be turned on.
이와 같이, 도 1에 도시된 종래의 플라즈마 디스플레이 패널의 구동 신호에 의하면, 하강펄스의 최저레벨 즉, 하강최저 전압(Vnf)의 전위가 주사펄스의 로우레벨(Vscl)보다 높게 인가되었다. 하강펄스는 상승펄스의 인가로 주사전극 부근에 쌓였던 부극성의 벽전하를 소거하는 역할을 수행하나, 도 1에 도시된 바와 같이 하강펄스의 최저레벨(Vnf)이 주사펄스의 로우레벨(Vscl)보다 높게 인가된다면, 방전셀 내의 주사전극 부근에서 소거되는 벽전하의 양이 적어져, 어드레스 기간의 어드레스 방전시에 과방전이 발생하는 문제점이 있었다. As described above, according to the driving signal of the conventional plasma display panel shown in FIG. 1, the lowest level of the falling pulse, that is, the potential of the falling minimum voltage Vnf is applied higher than the low level Vscl of the scanning pulse. The falling pulse erases the negative wall charges accumulated near the scan electrode by applying the rising pulse, but as shown in FIG. 1, the lowest level Vnf of the falling pulse is the low level Vscl of the scanning pulse. If applied higher, the amount of wall charges erased in the vicinity of the scan electrodes in the discharge cells is reduced, resulting in the problem of overdischarge during address discharge in the address period.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 리셋 기간 및 어드레스 기간에서 각각 발생하는 리셋 방전 및 어드레스 방전이 안정적으로 수행되도록 하는 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve various problems including the above problems, and an object of the present invention is to provide a method of driving a plasma display panel in which the reset discharge and the address discharge generated in the reset period and the address period are performed stably. do.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 복수개의 전극들이 교차하는 영역에서 방전셀들이 정의되고, 화상을 표시하는 단위 프레임이 복수개의 서브필드들로 나뉘어, 각 서브필드는 전체 방전셀들을 초기화하는 리셋 기간, 전체 방전셀들 중 켜져야 할 셀과 켜지지 않아야 할 셀을 구분하는 어드레스 기간, 및 켜져야 할 셀로 선택된 방전셀에서 각 서브필드별로 할당된 계조 가중치에 따라 유지방전을 수행하는 유지기간으로 나뉘는 플라즈마 디스플레이 패널의 구동방법에 있어서,In order to achieve the above object, according to the present invention, discharge cells are defined in an area where a plurality of electrodes intersect, and a unit frame for displaying an image is divided into a plurality of subfields, and each subfield is divided into entire discharge cells. A sustain discharge is performed according to a reset period for initializing, an address period for distinguishing a cell to be turned on and a cell not to be turned out of all the discharge cells, and a gray scale weight assigned to each subfield in the discharge cell selected as the cell to be turned on. In the method of driving a plasma display panel divided into periods,
리셋 기간에서, 복수개의 전극들 중 제1 전극에 하강펄스가 인가되되, 하강펄스의 인가기간은 서서히 하강하는 제1 기간과, 급격히 하강하여 제1 전압을 유지하는 제2 기간으로 나뉘며, 복수개의 전극들 중 제1 전극에 나란히 연장되는 제2 전극에는 하강펄스 인가시부터 바이어스 전압이 인가되되, 적어도 제2 기간 동안은 제2 전극이 플로팅되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.In the reset period, a falling pulse is applied to the first electrode of the plurality of electrodes, but the application period of the falling pulse is divided into a first period of gradually falling and a second period of rapidly falling to maintain the first voltage. Provided is a method of driving a plasma display panel, wherein a bias voltage is applied to a second electrode extending parallel to a first electrode among the electrodes, when a falling pulse is applied, and the second electrode is floated for at least a second period. .
이러한 본 발명의 다른 특징에 의하면, 어드레스 기간에서, 제1 전극에는 하이레벨을 유지하다가 순차적으로 로우레벨을 갖는 주사펄스가 인가되고, 복수개의 전극들 중 제1 전극 및 제2 전극에 교차하여 연장되는 제3 전극에는 주사펄스에 맞 춰 하이레벨을 갖는 표시 데이터 신호가 인가되고, 제2 전극에는 바이어스 전압이 인가된다.According to another aspect of the present invention, in the address period, a scanning pulse having a low level is sequentially applied to the first electrode while being sequentially applied, and extending across the first electrode and the second electrode of the plurality of electrodes. A display data signal having a high level in response to the scan pulse is applied to the third electrode, and a bias voltage is applied to the second electrode.
이러한 본 발명의 또 다른 특징에 의하면, 유지 기간에, 제1 전극 및 제2 전극에는 하이레벨 및 로우레벨을 갖는 유지펄스가 교호하게 인가된다.According to this still further feature of the present invention, in the sustain period, sustain pulses having a high level and a low level are alternately applied to the first electrode and the second electrode.
이러한 본 발명의 또 다른 특징에 의하면, 제1 기간 및 제2 기간 동안, 제2 전극이 플로팅될 수 있다.According to another aspect of the present invention, during the first period and the second period, the second electrode may be floated.
이러한 본 발명의 또 다른 특징에 의하면, 복수개의 서브필드 중 적어도 제1 서브필드의 리셋 기간에서, 제1 전극에 하강펄스가 인가되기 전에 상승펄스가 더 인가될 수 있다.According to another aspect of the present invention, the rising pulse may be further applied before the falling pulse is applied to the first electrode in the reset period of at least the first subfield among the plurality of subfields.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명의 플라즈마 디스플레이 패널의 구동방법이 적용될 수 있는 플라즈마 디스플레이 패널의 전극 배치를 도시한 일예이다.2 is a diagram illustrating an electrode arrangement of a plasma display panel to which the method of driving a plasma display panel of the present invention can be applied.
제1 전극들(주사전극들, Y1, ...Yn) 및 제2 전극들(유지전극들, X1, ...,Xn)은 서로 나란히 연장되며, 제3 전극들(어드레스 전극들, A1, ...,Am)은 제1 전극들(주사전극들, Y1, ...Yn) 및 제2 전극들(유지전극들, X1, ...,Xn)에 교차하는 방향으로 연장된다. 그 교차하는 영역에서 방전셀들이 정의된다.The first electrodes (scan electrodes, Y1, ... Yn) and the second electrodes (hold electrodes, X1, ..., Xn) extend in parallel with each other, and the third electrodes (address electrodes, A1). Am extends in a direction intersecting the first electrodes (scanning electrodes, Y1, ... Yn) and the second electrodes (holding electrodes, X1, ..., Xn). Discharge cells are defined in the intersecting area.
도 2에서는 3 전극 구조의 플라즈마 디스플레이 패널의 전극 배치를 보여주고 있으나, 본 발명의 플라즈마 디스플레이 패널의 구동방법은 3 전극 구조의 플라즈마 디스플레이 패널 외에도 2 전극 구조의 플라즈마 디스플레이 패널에도 적용되 는 것이 가능하다. 이하에서는 3 전극 구조를 기본으로 설명한다. 2 illustrates an electrode arrangement of a plasma display panel having a three electrode structure, the method of driving the plasma display panel of the present invention may be applied to a plasma display panel having a two electrode structure in addition to the plasma display panel having a three electrode structure. The following description will be based on the three-electrode structure.
도 2를 바탕으로 하여 플라즈마 디스플레이 패널의 구조를 간략히 설명하면, 플라즈마 디스플레이 패널은 제1 기판 및 제2 기판과, 제1 기판과 제2 기판 사이에 서로 교차하는 복수개의 전극들, 그 교차하는 영역이 방전셀들로 정의되도록 제1 기판 및 제2 기판과 함께 방전공간을 형성하는 격벽, 방전셀내에 배치되는 형광체층 및 방전가스를 구비한다. The structure of the plasma display panel will be briefly described with reference to FIG. 2. The plasma display panel includes a first substrate and a second substrate, and a plurality of electrodes intersecting with each other between the first substrate and the second substrate, and the crossing regions. And a partition wall forming a discharge space together with the first substrate and the second substrate, a phosphor layer disposed in the discharge cell, and a discharge gas so as to define the discharge cells.
도 3은 어드레스 디스플레이 분리(ADS) 구동방법을 간략히 보여주는 타이밍도이다. 3 is a timing diagram briefly illustrating a method of driving an address display separation (ADS).
참조하여 설명하면, 화상을 표시하는 단위 프레임은 복수개의 서브필드로 나뉘고, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 나뉜다. 리셋 기간은 전체 방전셀을 초기화하는 기간이며, 어드레스 기간은 전체 방전셀 중에 켜져야 할 방전셀과 켜지지 않아야 할 방전셀을 구분하는 기간이며, 유지 기간은 켜져야 할 방전셀로 선택된 방전셀에서 각 서브필드 마다 할당된 계조 가중치에 따라 유지방전을 수행하는 기간이다. 플라즈마 디스플레이 패널은 상기와 같이 서브필드 별로 리셋, 어드레스 및 유지 기간에 따르는 구동 신호를 인가하는 시분할 구동방법에 의해 구동된다.Referring to this, the unit frame for displaying an image is divided into a plurality of subfields, and each subfield is divided into a reset period, an address period, and a sustain period. The reset period is a period for initializing all the discharge cells, and the address period is a period for distinguishing the discharge cells that should be turned on and the discharge cells that should not be turned on among all the discharge cells, and the sustain period is a discharge cell selected as the discharge cells to be turned on. A sustain discharge period is performed according to the gray scale weights allocated to each subfield. The plasma display panel is driven by a time division driving method for applying a driving signal in accordance with the reset, address, and sustain periods for each subfield as described above.
도면에서는 단위 프레임을 8개의 서브필드(SF1~SF8)로 나누고, 각 서브필드는 리셋 기간(미도시), 어드레스 기간(A1~A8) 및 유지 기간(S1~S8)으로 나뉘며, 각 서브필드의 계조 가중치를 제1 서브필드부터 제8 서브필드까지 1T,2T,...128T 과 같이 할당하였으나, 이는 일예에 불과하며, 이에 한정되지 않는다. 즉, 단위 프레 임의 서브필드 수는 8개 보다 적거나 많을 수 있으며, 서브필드 별 계조 가중치의 할당도 예시된 것과 달리 설계 사양에 따라 변경할 수 있다.In the drawing, the unit frame is divided into eight subfields SF1 to SF8, and each subfield is divided into a reset period (not shown), an address period A1 to A8, and a sustain period S1 to S8. The gray scale weight is allocated from the first subfield to the eighth subfield as 1T, 2T, ... 128T, but this is only an example and the present invention is not limited thereto. That is, the number of unit frames arbitrary subfields may be less than or greater than eight, and the allocation of the gradation weights for each subfield may be changed according to a design specification, unlike illustrated.
도 4는 본 발명의 플라즈마 디스플레이 패널의 구동방법이 적용될 수 있는 플라즈마 디스플레이 장치를 간략히 도시한 블록도이다.4 is a block diagram schematically illustrating a plasma display apparatus to which a method of driving a plasma display panel of the present invention can be applied.
도면을 참조하여 설명하면, 일단 도 4의 플라즈마 디스플레이 장치는, 영상처리부(300), 논리제어부(302), Y 구동부(304), 어드레스 구동부(306), X 구동부(308) 및 플라즈마 표시 패널(1)을 구비한다. Referring to the drawings, the plasma display apparatus of FIG. 4 once includes an
영상처리부(300)는 외부로부터 PC 신호, DVD 신호, 비디오 신호, TV 신호등의 외부 영상신호를 입력받아 아날로그 신호를 디지털 신호로 변환하고, 디지털 신호를 영상 처리하여 내부 영상신호로 출력한다. 내부 영상신호는 각각 8비트의 적색(R), 녹색(G), 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들이다.The
논리제어부(302)는 영상처리부(300)로부터의 내부 영상신호를 입력받아 감마보정, APC(Automatic Power Control)단계 등을 거쳐 각각, Y 구동 제어신호(SY)와, A 구동 제어신호(SA)와, X 구동 제어신호(SX)를 출력한다. The
Y 구동부(304)는 논리제어부(302)로부터의 Y 구동 제어신호(SY)를 입력받아 제1 전극들(주사전극들)에 구동신호를 인가하며, 어드레스 구동부(306)는 논리제어부(302)로부터의 어드레스 구동 제어신호(SA)를 입력받아 제3 전극들(어드레스 전극들)에 구동신호를 인가하고, X 구동부(308)는 논리제어부(302)로부터 X 구동 제어신호(SX)를 제2 전극들(유지전극들)에 구동신호를 인가한다. 이하에서는, 제1 전 극을 주사전극, 제2 전극을 유지전극, 제3 전극을 어드레스 전극으로도 기술한다.The
Y 구동부(304)는 리셋 기간에 주사전극들(Y1, ...,Yn)에 리셋펄스를 인가한다. 리셋펄스는 하강펄스만으로 구성될 수 있으며, 상승펄스 및 하강펄스로 구성될 수도 있다. 리셋 펄스에 의해 방전셀내에 벽전하가 쌓이거나 소거되면서 방전셀이 초기화된다. 또한 어드레스 기간에 하이레벨을 유지하다가 순차적으로 로우레벨을 갖는 주사펄스를 인가하며, 유지 기간에 하이레벨 및 로우레벨을 갖는 유지펄스를 인가한다. The
어드레스 구동부(306)는 어드레스 기간에 상기 주사펄스에 맞춰 하이레벨을 갖는 표시 데이터 신호를 인가한다. 표시 데이터 신호 및 주사펄스에 의해 어드레스 기간에서 어드레스 방전이 수행된다. The
X 구동부(308)는 리셋펄스 중 하강펄스가 인가될 때부터 어드레스 기간 종료시까지 바이어스 전압을 인가한다. 본 발명과 관련하여 하강펄스 인가기간 동안에 유지전극들은 플로팅될 수도 있다. 유지기간에서 하이레벨 및 로우레벨을 갖는 유지펄스를 인가하되, Y 구동부에서 출력되는 유지펄스와 교호하게 인가한다.The
도 5는 플라즈마 디스플레이 패널의 구동방법의 일예를 보여주는 타이밍도로서, 도 1의 구동신호의 문제점을 해결하기 위한 구동신호이다.5 is a timing diagram illustrating an example of a method of driving a plasma display panel, which is a driving signal for solving the problem of the driving signal of FIG. 1.
도 1과 같이 리셋 기간에 주사전극들(Y1, ...,Yn)에 인가되는 하강펄스의 최저레벨(Vnf)이 어드레스 기간에 주사전극들(Y1, ...,Yn)에 인가되는 주사펄스의 로우레벨(Vscl)보다 높게 인가됨으로써, 어드레스 기간에 어드레스 방전이 과방전이 발생하는 문제점을 해결하기 위해, 도 5의 구동신호는 하강펄스의 최저레벨이 주사 펄스의 로우레벨(Vscl)과 동일하도록 한다.As shown in Fig. 1, the lowest level Vnf of the falling pulse applied to the scan electrodes Y1, ..., Yn in the reset period is applied to the scan electrodes Y1, ..., Yn in the address period. In order to solve the problem that the address discharge is over-discharged in the address period by being applied higher than the low level Vscl of the pulse, the driving signal of FIG. 5 has the lowest level of the falling pulse equal to the low level Vscl of the scanning pulse. Do it.
도면을 참조하여 설명하면, 리셋 기간에 주사전극들(Y1, ...,Yn)에 상승펄스 및 하강펄스가 인가되고, 하강펄스 인가시부터 유지전극들(X1, ...,Xn)에 바이어스 전압(Vb)이 인가된다. 하강펄스의 인가기간은 서서히 하강하는 제1 기간(T1)과, 급격히 하강하여 제1 전압을 유지하는 제2 기간(T2)으로 나뉘며, 제1 전압은 어드레스 기간에 인가되는 주사펄스의 로우레벨(Vscl)과 같은 것을 특징으로 한다. 이와 같이 함으로써, 하강펄스 인가시 주사전극 부근에 소거되는 부극성의 벽전하가 적절히 소거되어 어드레스 방전시에 과방전이 발생하지 않게 된다. Referring to the drawings, rising pulses and falling pulses are applied to the scan electrodes Y1, ..., Yn in the reset period, and the sustain electrodes X1, ..., Xn are applied from the falling pulses. The bias voltage Vb is applied. The application period of the falling pulse is divided into a first period T1 that gradually falls and a second period T2 that rapidly drops to maintain the first voltage, and the first voltage is a low level of the scanning pulse applied in the address period ( Vscl). In this way, the negative wall charges that are erased near the scan electrodes when the falling pulse is applied are appropriately erased so that no over discharge occurs during the address discharge.
어드레스 기간에, 주사전극들(Y1, ...,Yn)에는 하이레벨(Vsch) 및 로우레벨(Vscl)을 순차적으로 갖는 주사펄스가 인가되고, 어드레스 전극들(A1, ...,Am)에는 주사펄스에 맞춰 하이레벨(Va)을 갖는 표시 데이터 신호가 인가되며, 유지전극들(X1, ...,Xn)에는 계속해서 바이어스 전압(Vb)이 인가된다.In the address period, scan pulses having a high level Vsch and a low level Vscl are sequentially applied to the scan electrodes Y1, ..., and Yn, and the address electrodes A1, ..., Am are applied. The display data signal having the high level Va is applied to the scan pulse, and the bias voltage Vb is continuously applied to the sustain electrodes X1, ..., Xn.
유지 기간에, 주사전극들(Y1, ...,Yn) 및 유지전극들(X1, ...,Xn)에는 하이레벨(Vs) 및 로우레벨(Vg)을 교대로 갖는 유지펄스가 교호하게 인가된다. In the sustain period, the sustain pulses alternately having the high level Vs and the low level Vg alternate with the scan electrodes Y1, ..., Yn and the sustain electrodes X1, ..., Xn. Is approved.
한편, 도 5의 구동신호는 도 1의 구동신호의 문제점을 해결하고는 있으나, 새로운 문제점이 대두된다. 하강펄스 인가 중에 특히 제2 구간(T2)에서, 주사전극들(Y1, ...,Yn)에 인가되는 제1 전압(Vscl)과 유지전극들(X1, ...,Xn)에 인가되는 바이어스 전압(Vb)의 전위차로 인하여, 전혀 예상하지 못한 방전이 발생하는 문제점이 새롭게 대두되었다. Meanwhile, although the driving signal of FIG. 5 solves the problem of the driving signal of FIG. 1, a new problem arises. During the falling pulse, in particular, in the second period T2, the first voltage Vscl and the sustain electrodes X1, ..., Xn applied to the scan electrodes Y1, ..., Yn are applied. Due to the potential difference in the bias voltage (Vb), a problem that a discharge unexpectedly occurs at all has emerged.
예를 들어, 유지방전 전압, 즉 유지펄스의 하이레벨(Vs)이 대략 200V라하고, 바이어스 전압(Vb)이 대략 95V라 하고, 주사펄스의 로우레벨(Vscl)이 -175V라하고, 제1 기간(T1)에서의 하강펄스의 최저레벨을 대략 -163V라 하면, 제1 기간(T1)의 하강펄스의 최저레벨과 제2 기간(T2)의 제1 전압(Vscl)의 전위차(ΔV)는 대략 12V 정도 차이가 난다. 비록 도 1의 구동신호에 비해 12 V 정도의 전위차(ΔV)가 주사전극과 유지전극 사이에 더 발생하게 되지만, 최종적으로 주사전극과 유지전극 사이의 전위차는 대략 270V 정도가 된다. 이와 같은 전위차로 인하여 제2 기간(T2)에서는 예상치 못한 방전이 발생하게 된다. 이와 같은 방전이 발생하면, 주사전극 부근에는 정극성의 벽전하가 유지전극 부근에는 부극성의 벽전하가 쌓여, 어드레스 기간에 주사전극들(Y1, ...,Yn)에 주사펄스가 인가되고, 어드레스 전극들(A1, ...,Am)에 표시 데이터 신호가 인가되더라도 어드레스 방전이 수행되지 못한다는 문제점이 발생한다. For example, the sustain discharge voltage, that is, the high level Vs of the sustain pulse is approximately 200V, the bias voltage Vb is approximately 95V, the low level Vscl of the scan pulse is -175V, and the first When the lowest level of the falling pulse in the period T1 is approximately -163 V, the potential difference ΔV between the lowest level of the falling pulse in the first period T1 and the first voltage Vscl in the second period T2 is The difference is about 12V. Although a potential difference ΔV of about 12 V is generated between the scan electrode and the sustain electrode as compared with the driving signal of FIG. 1, the potential difference between the scan electrode and the sustain electrode is finally about 270V. Due to such a potential difference, an unexpected discharge occurs in the second period T2. When such a discharge occurs, positive wall charges accumulate near the scan electrodes, negative wall charges accumulate near the sustain electrodes, and scanning pulses are applied to the scan electrodes Y1, ..., Yn in the address period. Even if a display data signal is applied to the address electrodes A1, ..., Am, a problem arises in that address discharge is not performed.
도 6은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 일예로서, 구동신호를 보여주는 타이밍도이다. 6 is a timing diagram illustrating a driving signal as an example of a method of driving a plasma display panel of the present invention.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 리셋 기간과 어드레스 기간에서 각각 발생하는 리셋 방전과 어드레스 방전이 안정적으로 수행되도록, 리셋 기간의 하강펄스 인가기간을 서서히 하강하는 제1 기간(T1)과, 급격히 하강하여 제1 전압(Vnf)을 유지하는 제2 기간(T2)으로 나누어 인가하되, 적어도 제2 기간(T2) 동안 유지전극들(X1, ...,Xn)을 플로팅 시키는 것을 그 특징으로 한다. 즉, 도 1 및 도 5의 구동신호의 문제점을 모두 해결하는 것을 그 목적으로 한다. The driving method of the plasma display panel of the present invention includes a first period T1 which gradually lowers the falling pulse application period of the reset period so as to stably perform the reset discharge and the address discharge occurring in the reset period and the address period, respectively, and rapidly. It is divided and applied in a second period T2 that maintains the first voltage Vnf while falling, and the sustain electrodes X1,..., Xn are floated for at least the second period T2. . That is, it aims to solve all the problems of the drive signal of FIG. 1 and FIG.
또한, 본 발명의 구동방법에 선택적 리셋 구동방법을 채용하는 것도 가능하 다. 선택적 리셋 구동방법은, 제1 서브필드의 리셋 기간(PR1)에서, 주사전극들(Y1, ...,Yn)에는 상승펄스 및 하강펄스를 인가하고, 제2 서브필드 이후의 리셋 기간(PR2-PR8)에서, 주사전극들(Y1, ...,Yn)에는 하강펄스만을 인가하는 것을 그 특징으로 한다. 즉, 제1 서브필드의 리셋 기간(PR1)에서는 상승펄스의 인가로 방전셀 내에 벽전하를 축적하다가, 하강펄스의 인가로 축적된 벽전하를 소거하여 전체 방전셀들의 벽전하를 소거한다. 반면에, 제2 서브필드의 리셋 기간(PR2)에서 하강펄스만을 인가하면, 유지방전이 수행되었던 방전셀에서는 어느 정도의 벽전하가 쌓여있으므로, 상승펄스의 인가 없이 하강펄스만을 인가하더라도 벽전하가 소거되면서 방전셀이 초기화되나, 유지방전이 수행되지 않았던 방전셀은 초기화된 상태로 그대로 유지하고 있기 때문에 쌓인 벽전하가 없기 때문에 하강펄스 인가시에 벽전하가 소거되지는 않는다. 이와 같은 방식에 의하면, 제2 서브필드 이후의 리셋 기간(PR2)은 제1 서브필드의 리셋 기간(PR1)보다 단축할 수 있어, 단축된 기간만큼 어드레스 기간에 더 할당할 수 있어, 고화질의 플라즈마 디스플레이 패널의 구동방식에 적합하다 할 것이다. It is also possible to employ the selective reset driving method in the driving method of the present invention. In the selective reset driving method, the rising pulse and the falling pulse are applied to the scan electrodes Y1,..., And Yn in the reset period PR1 of the first subfield, and the reset period PR2 after the second subfield. In PR8), only the falling pulse is applied to the scan electrodes Y1, ..., Yn. That is, in the reset period PR1 of the first subfield, the wall charges are accumulated in the discharge cells by applying the rising pulse, and the wall charges accumulated by the application of the falling pulse are erased to erase the wall charges of all the discharge cells. On the other hand, if only the falling pulse is applied in the reset period PR2 of the second subfield, since some of the wall charges are accumulated in the discharge cell in which the sustain discharge has been performed, even if only the falling pulse is applied without applying the rising pulse, the wall charges remain. The discharge cells are initialized while being erased. However, since the discharge cells, in which the sustain discharge has not been performed, are kept in the initialized state, since there is no accumulated wall charge, the wall charges are not erased when the falling pulse is applied. According to this method, the reset period PR2 after the second subfield can be shorter than the reset period PR1 of the first subfield, so that the reset period PR2 can be further allocated to the address period by the shortened period, so that the plasma of high quality can be obtained. It will be suitable for driving the display panel.
한편, 도면을 참조하여 본 발명의 구동방법을 설명하면, 제1 서브필드의 리셋 기간(PR1)에서, 주사전극들(Y1, ...,Yn)에는 유지방전 전압, 즉 유지펄스의 하이레벨(Vs)에서부터 상승하여 상승최고 전압(Vs+Vset)까지 상승하는 상승펄스가 인가되고, 유지방전 전압(Vs)에서부터 하강하는 하강펄스가 인가된다. 하강펄스의 인가기간은 서서히 하강하는 제1 기간(T1)과, 급격히 하강하여 제1 전압을 유지하는 제2 기간(T2)으로 나뉘며, 여기서 제1 전압은 주사펄스의 로우레벨(Vscl)과 동일하 다. 한편, 유지전극들(X1, ...,Xn)은 하강펄스 인가시부터 바이어스 전압(Vb)이 인가되나 적어도 제2 기간(T2) 동안에 플로팅되는 것이 바람직하다. 예를 들어, 유지방전 전압(Vs)이 대략 200V 이고, 주사펄스의 로우레벨(Vscl)이 대략 -175V 이며, 하강펄스의 제1 기간(T1)의 최저레벨이 대략 -163V이고, 제1 기간(T1)의 최저레벨과 주사펄스의 로우레벨(Vscl)의 전위차 ΔV는 대략 12V가 되며, 바이어스 전압(Vb)이 도 5의 예와 달리 대략 92V로 낮추어 인가되다가 제2 기간(T2)에서 플로팅되면, 제2 기간(T2)에서 대략 5V 전압 강하 효과가 발생하게 되어, 최종적으로 주사전극과 유지전극 사이의 전위차는 대략 262V가 된다{92V+175-(5V)=262V}. 이에 의해, 제2 기간(T2) 동안에 주사전극과 유지전극 사이에 오방전이 발생하지 않게 되며, 하강펄스의 인가로 벽전하가 적적히 소거되어, 결국 어드레스 방전이 안정적으로 수행되게 된다. 한편, 제1 기간(T1) 및 제2 기간(T2) 동안에 유지전극들(X1, ...,Xn)이 플로팅되는 것도 가능하다. In the meantime, the driving method of the present invention will be described with reference to the drawings. In the reset period PR1 of the first subfield, the scan electrodes Y1, ..., Yn have a sustain discharge voltage, that is, a high level of the sustain pulse. A rising pulse rising from (Vs) to a rising maximum voltage (Vs + Vset) is applied, and a falling pulse falling from the sustain discharge voltage (Vs) is applied. The application period of the falling pulse is divided into a first period T1 that gradually falls and a second period T2 that rapidly falls to maintain the first voltage, where the first voltage is equal to the low level Vscl of the scan pulse. Do. On the other hand, the sustain electrodes (X1, ..., Xn) is applied to the bias voltage (Vb) from the application of the falling pulse, but is preferably floated for at least the second period (T2). For example, the sustain discharge voltage Vs is approximately 200V, the low level Vscl of the scanning pulse is approximately -175V, the lowest level of the first period T1 of the falling pulse is approximately -163V, and the first period. The potential difference ΔV between the lowest level of T1 and the low level Vscl of the scanning pulse is approximately 12V, and the bias voltage Vb is lowered to approximately 92V unlike the example of FIG. 5, and is floated in the second period T2. In this case, a voltage drop effect of approximately 5V occurs in the second period T2, and finally, the potential difference between the scan electrode and the sustain electrode becomes approximately 262V (92V + 175− (5V) = 262V}). As a result, erroneous discharges do not occur between the scan electrode and the sustain electrode during the second period T2, and wall charges are appropriately erased by the application of the falling pulse, so that the address discharge is stably performed. Meanwhile, it is also possible that the sustain electrodes X1,..., Xn are floated during the first period T1 and the second period T2.
제1 서브필드의 어드레스 기간(PA1)에서, 주사전극들(Y1, ...,Yn)에는 하이레벨(Vsch) 및 로우레벨(Vscl)을 갖는 주사펄스가 순차적으로 인가되고, 어드레스 전극들(A1, ...,Am)에는 주사펄스에 맞춰 하이레벨(Va)을 갖는 표시 데이터 신호가 인가되며, 유지 전극들(X1, ...,Xn)에는 바이어스 전압(Vb)이 인가된다. 주사펄스 및 표시 데이터 신호의 인가로 인하여, 어드레스 방전이 수행되되, 리셋 기간에서의 안정적인 리셋 방전에 의해, 어드레스 방전도 안정적으로 수행되게 된다.In the address period PA1 of the first subfield, scan pulses having a high level Vsch and a low level Vscl are sequentially applied to the scan electrodes Y1,..., And Yn, and the address electrodes ( The display data signal having the high level Va is applied to A1, ..., Am in accordance with the scan pulse, and the bias voltage Vb is applied to the sustain electrodes X1, ..., Xn. Due to the application of the scan pulse and the display data signal, the address discharge is performed, but by the stable reset discharge in the reset period, the address discharge is also stably performed.
제1 서브필드의 유지기간(PS1)에서, 주사전극들(Y1, ...,Yn) 및 유지전극들(X1 ,...,Xn)에는 하이레벨(Vs) 및 로우레벨(Vg)을 교대로 갖는 유지펄스가 교호하 게 인가된다. In the sustain period PS1 of the first subfield, the scan electrodes Y1, ..., Yn and the sustain electrodes X1, ..., Xn have a high level Vs and a low level Vg. Alternating holding pulses are applied alternately.
제2 서브필드의 리셋 기간(PR2)은 주사전극들(Y1, ...,Yn)에 하강펄스만이 인가되어, 선택적 리셋 구동방법이 적용된다. 제2 서브필드의 리셋 기간(PR2)은 제1 서브필드의 리셋 기간(PR1)에서와 동일하게, 하강펄스 인가기간이 하강펄스가 서서히 하강하는 제1 기간(T1)과, 급격히 하강하여 제1 전압을 유지하는 제2 기간(T2)으로 나뉜다. 또한, 유지전극들(X1, ...,Xn)에 인가되는 바이어스 전압(Vb)이 인가되되, 적어도 제2 기간(T2) 동안 유지전극들(X1, ...,Xn)은 플로팅된다. 이에 따라 주사전극과 유지전극 사이의 오방전은 방지되며, 하강펄스의 인가로 방전셀 내의 벽전학 적절히 소거되고, 결국 어드레스 방전이 안정적으로 수행된다.In the reset period PR2 of the second subfield, only the falling pulse is applied to the scan electrodes Y1, ..., Yn, and the selective reset driving method is applied. The reset period PR2 of the second subfield is the same as in the reset period PR1 of the first subfield, and the falling pulse application period is drastically lowered from the first period T1 in which the falling pulse gradually falls. It is divided into a second period T2 for maintaining the voltage. In addition, a bias voltage Vb applied to the sustain electrodes X1, ..., Xn is applied, and the sustain electrodes X1, ..., Xn are floated for at least the second period T2. As a result, erroneous discharge between the scan electrode and sustain electrode is prevented, the wall transfer in the discharge cell is appropriately erased by the application of the falling pulse, and address discharge is stably performed.
제2 서브필드의 어드레스 기간(PA2) 및 유지 기간(PS2)은 제1 서브필드의 어드레스 기간(PA1) 및 유지 기간(PS1)과 동일하다. 다만 제2 서브필드의 유지 기간(PS2)에 인가되는 유지펄스의 길이는 할당된 계조 가중치에 따라 결정된다. The address period PA2 and the sustain period PS2 of the second subfield are the same as the address period PA1 and the sustain period PS1 of the first subfield. However, the length of the sustain pulse applied to the sustain period PS2 of the second subfield is determined according to the assigned gray scale weight.
도 6에서는 선택적 리셋 방법을 도시하고 있으나, 각 서브필드마다 상승펄스 및 하강펄스가 모두 인가되는 것도 가능할 것이다. Although FIG. 6 illustrates a selective reset method, it may be possible to apply both a rising pulse and a falling pulse to each subfield.
또한, 도 6의 구동방법은 3 전극 구조의 플라즈마 디스플레이 패널의 구동방법만을 도시하고 있으나, 이에 한정되지 않는다. 즉, 일방향으로 연장되는 주사전극들과 주사전극들에 교차하여 연장되는 어드레스 전극들만을 구비하는 2 전극 구조의 플라즈마 디스플레이 패널의 구동방법에서도, 리셋 기간에 주사전극들에 리셋 펄스 즉, 상승펄스 및 하강펄스 또는 하강펄스만을 인가하되, 하강펄스의 인가기간은 도 6과 같이 서서히 하강하는 제1 기간과 급격히 하강하여 제1 전압을 유지하는 제2 기간으로 나누고, 어드레스 전극들에 바이어스 전압을 인가하되, 적어도 제2 기간은 어드레스 전극들을 플로팅시켜 리셋 기간에서의 오방전을 방지할 수 있다. 한편, 어드레스 기간에, 주사전극들에는 주사펄스를, 어드레스 전극들에는 표시 데이터 신호를 인가하고, 유지기간에, 주사전극들에 유지펄스를 인가할 수 있다.In addition, the driving method of FIG. 6 illustrates only a driving method of the plasma display panel having a three-electrode structure, but is not limited thereto. That is, in the driving method of the two-electrode plasma display panel including only the scan electrodes extending in one direction and the address electrodes extending across the scan electrodes, a reset pulse, that is, a rising pulse and Apply only the falling pulse or the falling pulse, but the application period of the falling pulse is divided into a first period of gradually falling and a second period of rapidly falling to maintain the first voltage as shown in FIG. 6, and a bias voltage is applied to the address electrodes. At least the second period may float the address electrodes to prevent erroneous discharge in the reset period. Meanwhile, in the address period, a scan pulse may be applied to the scan electrodes, a display data signal may be applied to the address electrodes, and a sustain pulse may be applied to the scan electrodes in the sustain period.
상기한 바와 같은 본 발명의 따르면, 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.
첫째, 리셋 기간 중에 주사전극들에 인가되는 하강펄스의 인가기간을 서서히 하강하는 제1 기간(T1)과 급격히 하강하여 제1 전압(Vscl)을 유지하는 제2 기간(T2)으로 나누어 구동하되, 적어도 제2 기간 동안에 유지전극들(X1, ...,Xn)이 플로팅되므로, 주사전극과 유지전극 사이의 오방전이 발생하지 않게 되며, 리셋 기간 종료 후에 방전셀 내에 벽전하가 적절히 소거되어, 결국 어드레스 기간에서 어드레스 방전이 안정적으로 수행된다. First, the driving period is divided into a first period T1 in which the falling pulse applied to the scan electrodes is gradually lowered and a second period T2 in which the first voltage Vscl is maintained to be rapidly lowered during the reset period. Since the sustain electrodes X1, ..., Xn are floated for at least the second period, no erroneous discharge occurs between the scan electrode and the sustain electrode, and wall charges are properly erased in the discharge cell after the end of the reset period. Address discharge is stably performed in the address period.
둘째, 또한, 본 발명의 구동방법은 선택적 리셋 구동방법도 채용하므로, 방전셀의 초기화가 효율적으로 수행되며, 단축된 리셋 기간을 어드레스 기간으로 할당할 수 있어, 고화질의 플라즈마 디스플레이 패널의 구동이 가능하다. Secondly, the driving method of the present invention also employs a selective reset driving method, so that the initialization of the discharge cells can be efficiently performed, and a shorter reset period can be assigned as an address period, thereby driving a high-quality plasma display panel. Do.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
Claims (5)
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KR20050039211A (en) * | 2003-10-24 | 2005-04-29 | 삼성에스디아이 주식회사 | Driving method of plasma display panel and plasma display device |
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2005
- 2005-11-16 KR KR1020050109518A patent/KR100719579B1/en not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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LAPS | Lapse due to unpaid annual fee |