KR100719548B1 - OTFT and fabrication method thereof and flat panel display device with the sam - Google Patents

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Abstract

본 발명은 기판과 절연막의 홈에 형성된 소오스/드레인 전극상에 전자수용층을 별도의 공정없이 잉크젯방식으로 형성할 수 있는 유기박막 트랜지스터 및 그의 제조방법과 이를 구비한 평판표시장치를 개시한다.The present invention discloses an organic thin film transistor capable of forming an electron accepting layer on a source / drain electrode formed in a groove of a substrate and an insulating film by an inkjet method without a separate process, a manufacturing method thereof, and a flat panel display device having the same.

본 발명의 박막 트랜지스터의 제조방법은 베이스부재를 준비하는 단계와; 상기 베이스부재를 식각하여 서로 일정 간격 떨어진 오목부를 형성하는 단계와; 상기 오목부에 소오스/드레인 전극을 형성하는 단계와; 상기 오목부내의 소오스/드레인 전극상에 전자수용층을 형성하는 단계와; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계와; 상기 반도체층상에 게이트 절연막을 형성하는 단계와; 게이트를 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor of the present invention includes the steps of preparing a base member; Etching the base member to form recesses spaced apart from each other by a predetermined distance; Forming a source / drain electrode in the concave portion; Forming an electron accepting layer on the source / drain electrodes in the recess; Forming a semiconductor layer in contact with the source / drain electrode through the electron accepting layer; Forming a gate insulating film on the semiconductor layer; Forming a gate.

Description

유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한 평판표시장치{OTFT and fabrication method thereof and flat panel display device with the sam}Organic thin film transistor and its manufacturing method and flat panel display device having same

도 1a는 종래의 유기박막 트랜지스터의 단면도,1A is a cross-sectional view of a conventional organic thin film transistor,

도 1b는 종래의 잉크젯방식으로 패턴을 형성하는 경우의 문제점을 설명하기 위한 도면,1B is a view for explaining a problem when forming a pattern by a conventional inkjet method,

도 2a는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 단면도,2A is a cross-sectional view of an organic thin film transistor according to an embodiment of the present invention;

도 2b는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 다른 단면도,2B is another cross-sectional view of an organic thin film transistor according to an embodiment of the present invention;

도 3a 내지 도 3d 는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,3A to 3D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 따른 유기박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도,4 is a cross-sectional view of an organic light emitting display device having an organic thin film transistor according to an embodiment of the present invention;

도 5a는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 단면도,5A is a cross-sectional view of an organic thin film transistor according to another embodiment of the present invention;

도 5b는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 다른 단면도,5B is another cross-sectional view of an organic thin film transistor according to another embodiment of the present invention;

도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,6A through 6D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to another embodiment of the present invention;

도 7은 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도,7 is a cross-sectional view of an organic thin film transistor according to still another embodiment of the present invention;

도 8a 내지 도 8d는 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터 의 제조방법을 설명하기 위한 공정단면도,8A to 8D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to still another embodiment of the present invention;

도 9는 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도,9 is a cross-sectional view of an organic thin film transistor according to still another embodiment of the present invention;

도 10a 내지 도 1c는 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,10A to 1C are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to still another embodiment of the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200, 400 : 유기 박막 트랜지스터 300 : 유기전계 발광표시장치200 and 400: organic thin film transistor 300: organic light emitting display device

210, 310, 410 : 기판 250, 340, 450 : 반도체층 210, 310, 410: substrate 250, 340, 450: semiconductor layer

221, 225, 321, 325, 421, 425, 427, 511, 515, 545, 615, 631, 635 : 오목부221, 225, 321, 325, 421, 425, 427, 511, 515, 545, 615, 631, 635

260, 345, 460, 540, 630 : 게이트 절연막260, 345, 460, 540, 630: gate insulating film

270, 350, 470, 550, 620 : 게이트전극270, 350, 470, 550, 620: gate electrode

231, 235, 331, 335, 431, 435, 521, 525,641, 645 : 소오스/드레인 전극231, 235, 331, 335, 431, 435, 521, 525,641, 645 source / drain electrodes

281, 285, 334, 336, 481, 485, 561, 565, 661, 665 : 전자수용층281, 285, 334, 336, 481, 485, 561, 565, 661, 665: electron accepting layer

본 발명은 유기박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 기판과 절연막의 홈에 형성된 소오스/드레인 전극상에 전자수용층을 별도의 공정없이 잉크젯방식으로 형성할 수 있는 유기박막 트랜지스터 및 그의 제조방법과 이를 구비한 평판표시장치에 관한 것이다.The present invention relates to an organic thin film transistor, and more particularly, to an organic thin film transistor capable of forming an electron accepting layer on a source / drain electrode formed in a groove of a substrate and an insulating film by an inkjet method, and a method of manufacturing the same. The present invention relates to a flat panel display provided.

유기 박막 트랜지스터는 차세대 디스플레이장치의 구동소자로서 활발한 연구가 진행되고 있다. 유기 박막 트랜지스터(OTFT, organic thin film transistor)는 반도체층으로 실리콘막 대신에 유기막을 사용하는 것으로서, 통상적인 실리콘 박막을 형성하기 위한 플라즈마를 이용한 화학증착방법(CVD) 대신에 상압의 프린팅공정으로 박막 형성이 가능하며, 플라스틱 기판을 이용한 연속공정(roll to roll)이 가능하며, 저가의 박막 트랜지스터를 구현할 수 있는 장점이 있다. Organic thin film transistors are being actively researched as driving elements of next generation display devices. The organic thin film transistor (OTFT) uses an organic film instead of a silicon film as a semiconductor layer. Instead of a conventional chemical vapor deposition (CVD) method for forming a silicon film, the organic thin film transistor (OTFT) is a thin film. It is possible to form, to roll (roll to roll) using a plastic substrate, there is an advantage to implement a low-cost thin film transistor.

이에 따라 반도체층으로 유기막을 사용하는 유기 박막 트랜지스터는 저온공정이 가능하므로, 플렉서블 유기전계 발광표시장치의 스위칭소자로서 각광을 받고 있다. 국내특허 공개공보 2004-0028010호에는 박막증착시간을 단축시킬 수 있으며, 정공이동도를 향상시킬 수 있는 펜타센 박막 트랜지스터를 개시하였다. 국내특허공보 2004-0084427호에는 트랜지스터의 전기적 성능을 향상시킬 수 있는 유기 박막 트랜지스터의 소자구조 및 그 제조방법을 개시하였다. 또한, 일본특허 공개공보 2003-92410호에는 채널영역이 라디칼(radical)을 갖는 유기화합물로 구성되어, 캐리어 이동도와 온/오프전류비를 향상시킬 수 있는 박막 트랜지스터를 개시하였다.Accordingly, an organic thin film transistor using an organic film as a semiconductor layer is capable of a low temperature process, and thus has been in the spotlight as a switching element of a flexible organic light emitting display device. Korean Patent Laid-Open Publication No. 2004-0028010 discloses a pentacene thin film transistor that can shorten thin film deposition time and improve hole mobility. Korean Patent Publication No. 2004-0084427 discloses a device structure of an organic thin film transistor that can improve the electrical performance of the transistor and a method of manufacturing the same. In addition, Japanese Patent Laid-Open No. 2003-92410 discloses a thin film transistor in which a channel region is composed of an organic compound having a radical, thereby improving carrier mobility and on / off current ratio.

유기박막 트랜지스터는 유기막의 재료에 따라 올리고티오펜(oligothiophene), 펜타센(pentacene) 등과 같은 저분자 유기물 박막 트랜지스터와 폴리티오펜(polythiophene) 계열 등과 같은 고분자 유기물 박막 트랜지스터로 분류된다. The organic thin film transistors are classified into low molecular weight organic thin film transistors such as oligothiophene, pentacene, and the like, and polymer organic thin film transistors such as polythiophene series according to the material of the organic film.

또한, 유기 박막 트랜지스터는 게이트 형성위치에 따라 유기 반도체층 상부에 게이트가 배열되는 탑 게이트타입의 박막 트랜지스터와 유기 반도체층 하부에 게이트가 배열되는 바텀 게이트타입의 박막 트랜지스터로 분류된다.In addition, organic thin film transistors are classified into top gate type thin film transistors in which gates are arranged above the organic semiconductor layer and bottom gate type thin film transistors in which gates are arranged below the organic semiconductor layer, depending on the gate formation position.

도 1은 종래의 탑 게이트방식의 유기 박막 트랜지스터의 단면도를 도시한 것이다. 1 is a cross-sectional view of a conventional top gate organic thin film transistor.

도 1을 참조하면, 종래의 탑 게이트방식의 유기박막 트랜지스터(100)는 기판(110)상에 소오스/드레인 전극(121), (125)이 형성되고, 상기 소오스/드레인 전극(121), (125)상에 유기 반도체층(130)이 형성되며, 상기 반도체층(130)상에 게이트 절연막(140)이 형성되고, 상기 게이트 절연막(140)상에 게이트(150)가 형성된 구조를 갖는다.Referring to FIG. 1, in the conventional top gate organic thin film transistor 100, source / drain electrodes 121 and 125 are formed on a substrate 110, and the source / drain electrodes 121 and ( The organic semiconductor layer 130 is formed on the semiconductor layer 130, the gate insulating layer 140 is formed on the semiconductor layer 130, and the gate 150 is formed on the gate insulating layer 140.

상기한 종래의 유기 박막 트랜지스터(100)에서, 상기 소오스/드레인 전극은 전자의 흐름이 원활하도록 일함수가 낮은 금속으로 이루어지는데, 일함수가 낮은 소오스/드레인 전극의 사용으로 반도체층과 소오스/드레인 전극간의 접촉저항이 증가하게 되고, 이로 인하여 소자의 특성이 저하되는 문제점이 있었다.In the conventional organic thin film transistor 100, the source / drain electrode is made of a metal having a low work function so that the flow of electrons is smooth. The semiconductor layer and the source / drain electrode have a low work function. The contact resistance between the electrodes is increased, thereby deteriorating the characteristics of the device.

즉, 소오스/드레인 전극으로 사용되는 금속의 일함수와 반도체의 전자친화도 차이로 인하여 포텐셜 배리어가 생기게 되는데, 이러한 포텐셜 배리어가 크게 되면 전자의 흐름이 방해되어 전류의 흐름이 원활하지 못하게 되는 문제점이 있었다.That is, a potential barrier occurs due to the difference in the work affinity of the metal used as the source / drain electrode and the electron affinity of the semiconductor. If the potential barrier is large, the flow of electrons is disturbed and current flow is not smooth. there was.

종래의 소오스/드레인 전극과 반도체층간의 접촉저항을 감소시키기 위하여 오믹콘택층을 구비하는 유기박막 트랜지스터가 제안되었는데, 이러한 오믹콘택층을 소오스/드레인 전극과 반도체층간의 접촉영역에 형성하여야 한다. 오믹콘택층을 잉크젯방식으로 형성하는 경우에는 도 2에 도시된 바와같이 오믹콘택층의 에지부분이 다른 부분에 비하여 두껍게 형성되어 돌출부(21)가 형성되었다. In order to reduce the contact resistance between the source / drain electrodes and the semiconductor layer, a conventional organic thin film transistor having an ohmic contact layer has been proposed. Such an ohmic contact layer should be formed in the contact region between the source / drain electrode and the semiconductor layer. In the case of forming the ohmic contact layer by the inkjet method, as shown in FIG. 2, the edge portion of the ohmic contact layer is formed thicker than the other portion, thereby forming the protrusion 21.

그러므로, 잉크젯방식으로 오믹콘택층을 형성하는 경우에는 오믹콘택층의 에지부분에 형성되는 돌출부에 의해 반도체층중 소오스/드레인 전극과 접촉되는 부분에서 반도체층의 패턴불량이 발생되는 문제점이 있었다. 이러한 현상을 방지하기 위하여 격벽을 형성하여 잉크젯방식으로 오믹콘택층을 형성하는 경우에는 별도의 격벽형성이 요구되는 문제점이 있었다.Therefore, when the ohmic contact layer is formed by the inkjet method, there is a problem in that a pattern defect of the semiconductor layer is generated in a portion of the semiconductor layer contacting the source / drain electrode by the protrusion formed at the edge portion of the ohmic contact layer. In order to prevent such a phenomenon, when the ohmic contact layer is formed by forming the barrier ribs by the inkjet method, there is a problem that a separate barrier rib is required.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 기판과 절연막의 홈에 형성된 소오스/드레인 전극상에 전자수용층을 별도의 공정없이 잉크젯방식으로 형성할 수 있는 유기박막 트랜지스터 및 그의 제조방법과 이를 구비한 평판표시장치에 관한 것이다.The present invention is to solve the problems of the prior art as described above, the organic thin film transistor which can form an electron-receiving layer on the source / drain electrode formed in the groove of the substrate and the insulating film by an inkjet method without a separate process and its manufacture A method and a flat panel display device having the same.

본 발명의 다른 목적은 소오스/드레인 전극과 반도체층사이에 루이스 산(Lewis acid)을 포함하는 전자수용층을 개재하여 콘택저항을 감소시킬 수 있는 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한 평판표시장치를 제공하는 데 있다.Another object of the present invention is to provide an organic thin film transistor capable of reducing contact resistance through an electron accepting layer containing Lewis acid between a source / drain electrode and a semiconductor layer, and a manufacturing method thereof and a flat panel display device having the same. To provide.

상기 목적을 달성하기 위하여, 본 발명은 베이스부재를 준비하는 단계와; 상기 베이스부재를 식각하여 서로 일정 간격 떨어진 오목부를 형성하는 단계와; 상기 오목부에 소오스/드레인 전극을 형성하는 단계와; 상기 오목부내의 소오스/드레인 전극상에 전자수용층을 형성하는 단계와; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계와; 상기 반도체층상에 게이트 절 연막을 형성하는 단계와; 게이트를 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of preparing a base member; Etching the base member to form recesses spaced apart from each other by a predetermined distance; Forming a source / drain electrode in the concave portion; Forming an electron accepting layer on the source / drain electrodes in the recess; Forming a semiconductor layer in contact with the source / drain electrode through the electron accepting layer; Forming a gate insulating film on the semiconductor layer; It provides a method of manufacturing a thin film transistor comprising the step of forming a gate.

상기 베이스부재는 서로 일정간격 떨어진 오목부를 구비하는 기판을 포함하거나 또는 기판과, 상기 기판상에 형성되어 서로 일정간격 떨어진 오목부를 구비하는 버퍼막을 포함한다. 상기 기판은 금속기판, 플라스틱기판 및 유리기판으로부터 선택되는 기판을 포함하고, 상기 버퍼막은 실리콘 산화막 및 실리콘 질화막으로부터 선택되는 단일막 또는 다층막을 포함한다.The base member may include a substrate having recesses spaced apart from each other, or a substrate, and a buffer film formed on the substrate and having recesses spaced apart from each other. The substrate includes a substrate selected from a metal substrate, a plastic substrate and a glass substrate, and the buffer layer includes a single layer or a multilayer layer selected from a silicon oxide layer and a silicon nitride layer.

상기 오목부는 이중홈을 구비하고, 하부홈에는 소오스/드레인 전극 및 전자수용층이 형성되고, 상부홈에는 상기 반도체층이 형성된다. 상기 반도체층은 p형 유기반도체물질을 포함한다. The recess has a double groove, a source / drain electrode and an electron accepting layer are formed in the lower groove, and the semiconductor layer is formed in the upper groove. The semiconductor layer includes a p-type organic semiconductor material.

상기 전자수용층을 형성하는 것은 전자쌍받게로 작용하는 루이스 산(lewis acid) 화합물을 잉크젯방식을 이용하여 형성하는 것을 포함하고, 상기 전자수용층은 AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로 이루어진 그룹으로부터 선택되는 물질을 포함한다. Forming the electron accepting layer includes forming a Lewis acid compound acting as an electron pair using an inkjet method, and the electron accepting layer includes AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, and BBr3. And PF5.

상기 게이트 절연막은 상기 소오스/드레인 전극사이에 대응하는 부분에 홈을 구비하고, 상기 게이트가 상기 홈에 형성된다. 상기 소오스/드레인 전극은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다.The gate insulating film has grooves in portions corresponding to the source / drain electrodes, and the gate is formed in the grooves. The source / drain electrodes include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof.

또한, 본 발명은 베이스부재를 준비하는 단계와; 게이트를 형성하는 단계와; 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막을 식각하여 서로 일정간격 떨어진 오목부를 형성하는 단계와; 상기 오목부에 소오스/드레인 전극을 형성하는 단계와; 상기 오목부내의 소오스/드레인 전극상에 전자수용층을 형성하는 단계와; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.In addition, the present invention comprises the steps of preparing a base member; Forming a gate; Forming a gate insulating film on the substrate; Etching the gate insulating film to form recesses spaced apart from each other by a predetermined distance; Forming a source / drain electrode in the concave portion; Forming an electron accepting layer on the source / drain electrodes in the recess; And forming a semiconductor layer in contact with the source / drain electrodes through the electron accepting layer.

상기 베이스부재는 상기 오목부를 구비하는 기판을 포함하거나 또는 기판과 상기 기판상에 형성되어 상기 오목부를 구비하는 버퍼막을 포함하고, 상기 게이트는 상기 오목부에 형성된다.The base member includes a substrate having the recess or a substrate and a buffer film formed on the substrate and having the recess, and the gate is formed in the recess.

또한, 본 발명은 상기 기재된 제1항 또는 제10항에 기재된 박막 트랜지스터의 제조방법에 의해 제조되는 박막 트랜지스터를 구비하는 평판표시장치를 제공하는 것을 특징으로 한다.In addition, the present invention is characterized by providing a flat panel display device having a thin film transistor manufactured by the method for manufacturing a thin film transistor according to claim 1 or 10 described above.

또한, 본 발명은 서로 일정간격 떨어진 오목부를 구비하는 베이스부재와; 상기 오목부에 형성된 소오스/드레인 전극과; 상기 오목부내의 소오스/드레인 전극상에 형성된 전자수용층과; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층과; 상기 반도체층상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 게이트를 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.In addition, the present invention and the base member having a recess spaced apart from each other; Source / drain electrodes formed on the recesses; An electron accepting layer formed on the source / drain electrodes in the concave portion; A semiconductor layer in contact with the source / drain electrodes through the electron accepting layer; A gate insulating film formed on the semiconductor layer; A thin film transistor including a gate formed on the gate insulating film is provided.

또한, 본 발명은 베이스부재상에 형성된 게이트와; 기판상에 형성되고 서로 일정 간격 떨어진 홈을 구비하는 게이트 절연막과; 상기 오목부에 형성된 소오스/드레인 전극과; 상기 오목부내의 소오스/드레인 전극상에 형성된 전자수용층과; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다. In addition, the present invention is a gate formed on the base member; A gate insulating film formed on the substrate and having grooves spaced apart from each other by a predetermined distance; Source / drain electrodes formed on the recesses; An electron accepting layer formed on the source / drain electrodes in the concave portion; A thin film transistor including a semiconductor layer in contact with the source / drain electrodes is provided through the electron accepting layer.

이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 2a는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터의 단면도를 도시한 것이다. 2A is a cross-sectional view of an organic thin film transistor according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 본 발명의 일 실시예에 따른 유기 박막 트랜지스터(200)는 기판(210)상에 서로 일정간격을 두고 배열되는 홈(221), (225)을 구비하는 절연막(220)을 구비한다. 상기 절연막(220)에 형성된 홈(221), (225)에 소오스/드레인 전극(231), (235)이 형성된다. Referring to FIG. 2A, an organic thin film transistor 200 according to an exemplary embodiment of the present invention includes an insulating film 220 having grooves 221 and 225 arranged on the substrate 210 at predetermined intervals from each other. Equipped. Source / drain electrodes 231 and 235 are formed in the grooves 221 and 225 formed in the insulating film 220.

상기 홈(221), (225)내의 상기 소오스/드레인 전극(231), (235)상에는 전자수용층(281), (285)이 형성되고, 상기 오믹콘택층(281), (285)과 절연막(220)상에 반도체층(250)이 형성된다. 상기 유기 반도체층(250)상에 게이트절연막(260)이 형성되고, 소오스/드레인 전극(231), (235)사이의 게이트 절연막(260)상에 게이트(270)가 형성된다.Electron accepting layers 281 and 285 are formed on the source / drain electrodes 231 and 235 in the grooves 221 and 225, and the ohmic contact layers 281 and 285 and the insulating film ( The semiconductor layer 250 is formed on the 220. A gate insulating film 260 is formed on the organic semiconductor layer 250, and a gate 270 is formed on the gate insulating film 260 between the source / drain electrodes 231 and 235.

상기 기판(210)은 금속기판, 플라스틱 기판 또는 유리기판을 포함한다. 상기 절연막(220)은 버퍼층으로서, 단일층 또는 다층막을 포함하고, 산화막 또는 질화막과 같은 무기 절연막을 포함한다. 상기 반도체층(250)은 p형 유기 반도체물질을 포함한다.The substrate 210 may include a metal substrate, a plastic substrate, or a glass substrate. The insulating film 220 includes a single layer or a multilayer film as a buffer layer and an inorganic insulating film such as an oxide film or a nitride film. The semiconductor layer 250 includes a p-type organic semiconductor material.

상기 기판(210)으로서 금속기판은 바람직하게는 스테인레스강(SUS, steel use stainless)을 포함한다. 또한, 플라스틱 기판은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP) 등과 같은 플라스틱 필름을 포함한다. As the substrate 210, the metal substrate preferably includes stainless steel (SUS). In addition, the plastic substrate is polyethersulphone (PES), polyacrylate (PAR, polyacrylate), polyetherimide (PEI, polyetherimide), polyethylene naphthalate (PEN, polyethyelenen napthalate), polyethylene terephthalate (PET, polyethyeleneterepthalate) ), Polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose triacetate (TAC), cellulose acetate propinonate (CAP) Plastic film), and the like.

상기 반도체층(250)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 하나의 유기막을 포함한다. The semiconductor layer 250 may include pentacene, tetracene, anthracene, naphthalene, alpha-6-thiophene, perylene, derivatives thereof, rubrene And derivatives thereof, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, perylene tetracarboxylic dianhydride and derivatives thereof, polyti Offen and its derivatives, polyparaperylenevinylene and its derivatives, polyfluorene and its derivatives, polythiophenevinylene and its derivatives, polyparaphenylene and its derivatives, polythiophene-heterocyclic aromatic copolymers and their Derivatives, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanine and derivatives thereof, with or without metal, pyromellitic dianha From dry and derivatives thereof, pyromellitic diimides and derivatives thereof, perylenetetracarboxylic dianhydride and derivatives thereof, naphthalene tetracarboxylic acid diimide and derivatives thereof, naphthalene tetracarboxylic dianhydride and derivatives thereof At least one organic film selected.

본 발명의 일 실시예에서는 상기 절연막(220)에 홈이 형성되고 상기 홈에 소 오스/드레인 전극이 형성되는 것을 예시하였으나. 이에 반드시 한정되는 것이 아니라 상기 절연막(220)에 개구부가 형성되고, 상기 개구부에 소오스/드레인 전극을 형성하는 것도 가능하다.In an embodiment of the present invention, a groove is formed in the insulating film 220 and a source / drain electrode is formed in the groove. An opening is formed in the insulating layer 220 and a source / drain electrode may be formed in the opening.

상기 기판(210)으로 글라스기판 또는 플라스틱 기판을 사용하는 경우, 상기 절연막(220)은 버퍼막으로 사용되므로, 소오스/드레인 전극(231), (235)과 전자수용층(281), (285)의 두께의 합과 같거나 큰 두께를 갖는다. When the glass substrate or the plastic substrate is used as the substrate 210, the insulating film 220 is used as a buffer film, so that the source / drain electrodes 231 and 235 and the electron accepting layers 281 and 285 are formed. It has a thickness equal to or greater than the sum of the thicknesses.

또한, 상기 기판(210)으로 금속기판을 사용하는 경우, 상기 절연막(220)은 버퍼막 뿐만 아니라 기판(210)과 소오스/드레인 전극(231), (235)간의 절연을 위한 절연막으로 사용되므로, 상기 소오스/드레인 전극(231), (235)과 전자수용층(281), (285)의 두께의 합 뿐만 아니라 절연을 위한 두께를 고려한 두께를 갖는 것이 바람직하다. 또한, 상기 홈(231), (235)은 소오스/드레인 전극(231), (235)의 두께 뿐만 아니라 절연을 위한 두께를 고려한 깊이를 갖는 것이 바람직하다.In addition, when a metal substrate is used as the substrate 210, the insulating film 220 is used as an insulating film for insulation between the substrate 210 and the source / drain electrodes 231 and 235 as well as the buffer film. It is preferable to have a thickness considering not only the sum of the thicknesses of the source / drain electrodes 231, 235, the electron accepting layers 281, and 285, but also the thickness for insulation. In addition, the grooves 231 and 235 preferably have a depth considering the thickness of the source / drain electrodes 231 and 235 as well as the thickness for insulation.

상기 소오스/드레인 전극(231), (235)은 반도체층(250)과의 일함수를 고려하야 5.0eV 이상의 노블메탈(noble metal)을 포함하며, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다. The source / drain electrodes 231 and 235 may include a noble metal of 5.0 eV or more in consideration of a work function with the semiconductor layer 250, and include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof.

상기 전자수용층(electron withdrawing layer) (281), (285)은 전자쌍받게(elctron pair acceptor)로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. 이때, 상기 전자수용층(281), (285)은 상기 반도체층(250)의 전도도를 높이지 않고서도 캐리어 주입효과를 얻을 수 있는 두께로 형성됨이 바람직하며, 5 내지 100??의 두 께를 갖도록 형성된다.The electron withdrawing layers 281 and 285 include Lewis acid compounds serving as elctron pair acceptors, and include AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, and BCl3. , BBr3 and PF5. In this case, the electron accepting layers 281 and 285 are preferably formed to have a thickness capable of obtaining a carrier injection effect without increasing the conductivity of the semiconductor layer 250, and have a thickness of 5 to 100 °. Is formed.

일 실시예에 따른 유기 박막 트랜지스터(200a)는 절연막(220)에 형성된 홈(221), (225)내에 소오스/드레인 전극(231), (235)이 형성되므로, 기판과 소오스/드레인 전극(231), (235)간의 단차가 제거되고, 소오스/드레인 전극(231), (235)의 두께에 무관하게 단선 불량없는 반도체층(250)을 형성할 수 있다. In the organic thin film transistor 200a according to the exemplary embodiment, since the source / drain electrodes 231 and 235 are formed in the grooves 221 and 225 formed in the insulating film 220, the substrate and the source / drain electrodes 231 are formed. ), The step difference between (235) can be eliminated, and the semiconductor layer 250 without disconnection defect can be formed regardless of the thickness of the source / drain electrodes 231 and 235.

또한, 소오스/드레인 전극(231), (235)과 반도체층(250)사이에 전자수용층(281), (285)이 개재되므로, 전자의 흐름을 원활하게 하여 소오스/드레인 전극(231), (235)과 반도체층(250)간의 접촉저항을 감소시킬 수 있다.In addition, since the electron accepting layers 281 and 285 are interposed between the source / drain electrodes 231 and 235 and the semiconductor layer 250, the source / drain electrodes 231 and ( The contact resistance between the 235 and the semiconductor layer 250 may be reduced.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.3A to 3D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 기판(210)상에 절연막(220)으로서 버퍼층이 형성된다. 상기 기판(210)은 플라스틱기판, 글라스 기판 또는 금속기판을 포함하고, 상기 버퍼층(220)은 적어도 1층이상의 무기절연막, 유기 절연막 또는 유/무기 하이브리드막을 포함한다. 상기 절연막(220)을 통상적인 사진식각방법을 이용하여 패터닝하여 서로 일정간격만큼 떨어진 홈(221), (225)을 형성한다. Referring to FIG. 3A, a buffer layer is formed as an insulating layer 220 on the substrate 210. The substrate 210 may include a plastic substrate, a glass substrate, or a metal substrate, and the buffer layer 220 may include at least one inorganic insulating layer, an organic insulating layer, or an organic / inorganic hybrid layer. The insulating film 220 is patterned using a conventional photolithography method to form grooves 221 and 225 spaced apart from each other by a predetermined interval.

도 3b를 참조하면, 상기 홈(221), (225)을 구비한 절연막(220)상에 소오스/드레인 전극물질을 스퍼터방식을 이용하여 증착한 다음, 사진식각하여 상기 홈(221), (225)내에 소오스/드레인 전극(231), (235)을 형성한다. Referring to FIG. 3B, a source / drain electrode material is deposited on the insulating film 220 having the grooves 221 and 225 by sputtering, and then photo-etched to form the grooves 221 and 225. The source / drain electrodes 231 and 235 are formed in ().

다른 예로서, 상기 절연막(220)을 레이저 어블레이션법 등과 같은 식각방법을 이용하여 홈(221), (225)을 형성하고 소오스/드레인 전극(231), (235)을 잉크젯 방식으로 형성할 수도 있다.As another example, grooves 221 and 225 may be formed using an etching method such as laser ablation and the source / drain electrodes 231 and 235 may be formed by an inkjet method. have.

도 3c를 참조하면, 상기 홈(221), (225)내의 소오스/드레인 전극(231), (235)상에 전자수용층(281), (285)을 잉크젯방식을 이용하여 형성한다. 상기 전자수용층(281), (285)을 홈(221), (225)내의 소오스/드레인 전극(231), (235)상에 형성되므로, 별도의 격벽 형성등과 같은 추가공정없이 잉크젯방식으로 간단하게 형성할 수 있다.Referring to FIG. 3C, electron accepting layers 281 and 285 are formed on the source / drain electrodes 231 and 235 in the grooves 221 and 225 by using an inkjet method. Since the electron accepting layers 281 and 285 are formed on the source / drain electrodes 231 and 235 in the grooves 221 and 225, the ink receiving layer 281 and 285 are simple by the inkjet method without additional processes such as formation of a separate partition wall. Can be formed.

이때, 상기 전자수용층(281), (285)은 전자쌍받게(elctron pair acceptor)로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. In this case, the electron accepting layers 281 and 285 include Lewis acid compounds which act as elctron pair acceptors, and include AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 and Selected from PF5.

도 3d를 참조하면, 상기 버퍼층(220)과 전자수용층(281), (285)상에 반도체층(250)을 형성한다. 상기 반도체층(250)은 p형 반도체물질을 포함한다. 상기 반도체층(250)상에 게이트 절연막(260)을 형성하고, 상기 게이트 절연막(260)상에 게이트(270)를 형성하여 도 2에 도시된 바와같은 본 발명의 유기 박막트랜지스터(200)를 제조한다.Referring to FIG. 3D, a semiconductor layer 250 is formed on the buffer layer 220, the electron accepting layers 281, and 285. The semiconductor layer 250 includes a p-type semiconductor material. A gate insulating film 260 is formed on the semiconductor layer 250 and a gate 270 is formed on the gate insulating film 260 to manufacture the organic thin film transistor 200 of the present invention as shown in FIG. 2. do.

도 2b는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 다른 단면도를 도시한 것이다. 도 2b 에 도시된 유기박막 트랜지스터(200)는 기판(210)상에 홈(221), (225)이 형성되고, 상기 홈(221), (225)에 소오스/드레인 전극(231), (235)이 형성된 것만 제외하고는 도 2a에 도시된 유기박막 트랜지스터와 동일하다. 2B illustrates another cross-sectional view of an organic thin film transistor according to an exemplary embodiment of the present invention. In the organic thin film transistor 200 illustrated in FIG. 2B, grooves 221 and 225 are formed on the substrate 210, and source / drain electrodes 231 and 235 are formed in the grooves 221 and 225. ) Is the same as the organic thin film transistor shown in Figure 2a except that is formed.

또한, 도 2b에 도시된 유기박막 트랜지스터(200)의 제조방법은 도 3a 내지 도 3d에 도시된 제조방법과 동일한 방법으로 진행되며, 절연막(220)을 패터닝하여 홈(221), (225)을 형성하는 대신에 기판(210)을 패터닝하여 홈(221), (225)를 형성하는 것만이 다르다.In addition, the manufacturing method of the organic thin film transistor 200 shown in FIG. 2B is performed in the same manner as the manufacturing method shown in FIGS. 3A to 3D, and the grooves 221 and 225 are patterned by patterning the insulating film 220. Instead of forming the grooves 221, 225 by patterning the substrate 210 is different.

도 4는 본 발명의 일 실시예에 따른 유기박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 4는 유기전계 발광표시장치를 구성하는 다수의 화소중 하나의 화소에 대한 단면도로서, 하나의 화소를 구성하는 유기전계 발광소자(EL소자)와 상기 EL소자를 구동하기 위한 구동 박막 트랜지스터 및 캐패시터에 한정하여 도시한 것이다.4 is a cross-sectional view of an organic light emitting display device having an organic thin film transistor according to an embodiment of the present invention. 4 is a cross-sectional view of one pixel among a plurality of pixels constituting an organic light emitting display device, and an organic light emitting diode (EL device) constituting one pixel, and a driving thin film transistor and a capacitor for driving the EL device. It is shown only to.

도 4를 참조하면, 본 발명의 일 실시예에 따른 유기전계 발광표시장치(300)는 기판(310)상에 서로 일정간격을 두고 배열되는 홈(321), (325)을 구비하는 버퍼막으로서 절연막(320)을 구비한다. 상기 절연막(220)의 홈(321), (325)내에 소오스/드레인 전극(331), (335)이 형성되고, 또한 상기 소오스/드레인 전극(331) (335)중 하나, 예를 들어 소오스전극(331)으로부터 연장형성되는 캐패시터의 하부전극(337)이 형성된다. Referring to FIG. 4, an organic light emitting display device 300 according to an exemplary embodiment of the present invention is a buffer film including grooves 321 and 325 arranged on a substrate 310 at a predetermined interval from each other. An insulating film 320 is provided. Source / drain electrodes 331 and 335 are formed in the grooves 321 and 325 of the insulating film 220, and one of the source / drain electrodes 331 and 335, for example, a source electrode. A lower electrode 337 of the capacitor extending from 331 is formed.

상기 홈(321), (325)내의 상기 소오스/드레인 전극(331), (335) 및 캐패시터 하부전극(337)상에 전자수용층(334), (336)이 형성된다. 상기 소오스/드레인 전극(331), (335)은 반도체층(340)과의 일함수를 고려하야 5.0eV 이상의 노블메탈(noble metal)을 포함하며, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다. 상기 전자수용층(381), (385)은 전자쌍받게로 작용하는 루이스산화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다.Electron accepting layers 334 and 336 are formed on the source / drain electrodes 331 and 335 and the capacitor lower electrode 337 in the grooves 321 and 325. The source / drain electrodes 331 and 335 may include a noble metal of 5.0 eV or more in consideration of a work function with the semiconductor layer 340, and include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof. The electron accepting layers 381 and 385 include Lewis acid compounds which act as electron pair acceptors, and are selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 and PF5.

상기 절연막(320)과 전자수용층(334), (336)상에 반도체층(340)이 형성된다. 상기 반도체층(340)상에 게이트 절연막(345)이 형성된다. 상기 게이트 절연막(345)중 상기 소오스/드레인 전극(331), (335)사이에 대응하는 부분에 게이트(350)가 형성되고, 상기 캐패시터의 하부전극(337)에 대응하는 부분에 캐패시터의 상부전극(357)이 형성된다.The semiconductor layer 340 is formed on the insulating layer 320, the electron accepting layers 334, and 336. A gate insulating layer 345 is formed on the semiconductor layer 340. A gate 350 is formed at a portion of the gate insulating layer 345 corresponding to the source / drain electrodes 331 and 335, and an upper electrode of the capacitor is formed at a portion corresponding to the lower electrode 337 of the capacitor. 357 is formed.

상기 게이트전극(350)과 캐패시터 상부전극(357) 및 게이트 절연막(345)상에 보호막(360)이 형성되며, 상기 보호막(360)상에 비어홀(365)을 통해 상기 소오스/드레인전극(331), (335)중 다른 하나, 예를 들어 드레인 전극(335)에 연결되는 하부전극(370)으로서 애노드전극이 형성된다.A passivation layer 360 is formed on the gate electrode 350, the capacitor upper electrode 357, and the gate insulating layer 345, and the source / drain electrode 331 is formed on the passivation layer 360 through a via hole 365. An anode electrode is formed as the lower electrode 370 connected to the other one of the two electrodes 335, for example, the drain electrode 335.

상기 하부전극(370)의 일부분을 노출시키는 개구부(375)를 구비하는 화소분리막(380)이 형성되고, 상기 화소분리막(380)의 개구부(37)내에 유기막층(390)을 형성한 다음 기판상에 상부전극(395)으로서 캐소드전극이 형성된다. 상기 유기막층(390)은 상기 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다. A pixel isolation layer 380 having an opening 375 exposing a portion of the lower electrode 370 is formed, and an organic layer 390 is formed in the opening 37 of the pixel isolation layer 380 and then on a substrate. The cathode electrode is formed as the upper electrode 395 on the substrate. The organic layer 390 includes one or more organic layers selected from the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer, and the hole suppression layer.

도 5a는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기박막 트랜지스터(400)는 도 2에 도시된 유기박막 트랜지스터와 동일하다. 다만, 절연막에 홈이 2중으로 구성되는 것만이 다르다. 5A illustrates a cross-sectional view of an organic thin film transistor according to another exemplary embodiment of the present invention. The organic thin film transistor 400 according to another embodiment is the same as the organic thin film transistor shown in FIG. 2. The only difference is that the groove is doubled in the insulating film.

도 5a를 참조하면, 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터(400)는 기판(410)상에 형성되고, 서로 일정간격만큼 떨어진 제1홈(421), (422)과, 적어도 상기 제1홈(421), (422)에 대응하는 제2홈(427)을 구비하는 절연막(420)을 구비한다. Referring to FIG. 5A, an organic thin film transistor 400 according to another exemplary embodiment of the present invention is formed on a substrate 410, and has first grooves 421 and 422 spaced apart from each other by a predetermined distance, and at least the first thin film transistor 400. An insulating film 420 having the second grooves 427 corresponding to the first grooves 421 and 422 is provided.

이때, 상기 제2홈(427)은 제1홈(421), (422)과 오버랩되도록, 상기 제1홈(421), (422) 및 제1홈(421), (422)의 부분에 대응하여 형성된다. 상기 절연막(420)은 버퍼층으로서, 단일막 또는 다층막을 포함하고, 산화막 또는 질화막과 같은 무기 절연막을 포함한다. In this case, the second grooves 427 correspond to portions of the first grooves 421, 422 and the first grooves 421, 422 such that they overlap with the first grooves 421, 422. Is formed. The insulating layer 420 includes a single layer or a multilayer layer as a buffer layer and an inorganic insulating layer such as an oxide layer or a nitride layer.

본 발명의 또 다른 실시예에서는 상기 절연막(420)에 홈이 형성되고 상기 홈에 소오스/드레인 전극이 형성되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 상기 절연막(420)에 개구부가 형성되고, 상기 개구부에 소오스/드레인 전극을 형성하는 것도 가능하다.In another embodiment of the present invention, a groove is formed in the insulating film 420 and a source / drain electrode is formed in the groove, but an opening is formed in the insulating film 420. It is also possible to form source / drain electrodes in the openings.

상기 기판(410)은 글라스 기판, 플라스틱 기판 또는 금속기판을 포함한다. 상기 기판(410)으로 글라스기판 또는 플라스틱 기판을 사용하는 경우, 상기 절연막(420)은 소오스/드레인 전극(431), (435)의 두께와 반도체층(450)의 두께의 합과 같거나 큰 두께를 갖는다. 또한, 상기 기판(410)으로 금속기판을 사용하는 경우, 상기 절연막(420)은 버퍼막 뿐만 아니라 기판(410)과 소오스/드레인 전극(431), (435)간의 절연을 위한 절연막으로 사용되므로, 상기 소오스/드레인 전극(431), (435)의 두께와 반도체층(450)의 두께 그리고 절연을 위한 두께를 고려한 두께를 갖는 것이 바람직하다. The substrate 410 may include a glass substrate, a plastic substrate, or a metal substrate. When using a glass substrate or a plastic substrate as the substrate 410, the insulating layer 420 has a thickness equal to or greater than the sum of the thicknesses of the source / drain electrodes 431 and 435 and the thickness of the semiconductor layer 450. Has In addition, when using a metal substrate as the substrate 410, the insulating film 420 is used as an insulating film for insulating between the substrate 410 and the source / drain electrodes 431, 435 as well as the buffer film, It is preferable to have a thickness considering the thickness of the source / drain electrodes 431 and 435, the thickness of the semiconductor layer 450, and the thickness for insulation.

상기 절연막(420)의 제1홈(421), (422)에 소오스/드레인 전극(431), (435)이 형성되고, 상기 제2홈(427)에 상기 소오스/드레인 전극(431), (435)과 오버랩되는 반도체층(450)이 형성된다. 상기 반도체층은 p형 유기 반도체층을 포함한다. 상기 소오스/드레인 전극(431), (435)은 반도체층(450)과의 일함수를 고려하야 5.0eV 이상의 노블메탈(noble metal)을 포함하며, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다.Source / drain electrodes 431 and 435 are formed in the first grooves 421 and 422 of the insulating film 420, and the source / drain electrodes 431 and (42) are formed in the second groove 427. The semiconductor layer 450 overlapping the 435 is formed. The semiconductor layer includes a p-type organic semiconductor layer. The source / drain electrodes 431 and 435 include a noble metal of 5.0 eV or more in consideration of a work function with the semiconductor layer 450, and include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof.

상기 홈(421), (425)내의 소오스/드레인 전극(431), (435)과 반도체층(450)사이에 전자수용층(481), (485)이 개재된다. 상기 전자수용층(481), (485)을 홈(421), (425)내의 소오스/드레인 전극(431), (435)상에 형성된다. 이때, 상기 전자수용층(481), (485)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. Electron accepting layers 481 and 485 are interposed between the source / drain electrodes 431 and 435 in the grooves 421 and 425 and the semiconductor layer 450. The electron accepting layers 481 and 485 are formed on the source / drain electrodes 431 and 435 in the grooves 421 and 425. In this case, the electron accepting layers 481 and 485 include Lewis acid compounds which act as electron pair acceptors, and are selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5.

상기 절연막(420) 및 반도체층(450)상에 게이트 절연막(460)이 형성되고, 상기 소오스/드레인 전극(431), (435)사이의 채널영역에 대응하는 게이트 절연막(460)상에 게이트(470)가 형성된다.A gate insulating layer 460 is formed on the insulating layer 420 and the semiconductor layer 450, and a gate is formed on the gate insulating layer 460 corresponding to the channel region between the source / drain electrodes 431 and 435. 470 is formed.

다른 실시예에 따르면, 상기 소오스/드레인 전극(431), (435)은 상기 제1홈(421), (425)에 형성되어 상기 제2홈(427)에 의해 노출되는 절연막(420)과의 단차없이 형성되고, 반도체층(450)이 상기 제2홈(427)내에 형성되므로, 소오스/드레인 전극(431), (435)의 에지부분에서의 정전기(ESD)가 방지되고 상기 반도체층(450)의 패턴불량이 방지되며, 소오스/드레인 전극(431), (435)과 반도체층(450)사이에 전자수용층(481),(485)의 개재로 이들간의 접촉저항을 감소시킬 수 있다.In some embodiments, the source / drain electrodes 431 and 435 may be formed in the first grooves 421 and 425 to be exposed to the insulating layer 420 exposed by the second grooves 427. Since the semiconductor layer 450 is formed in the second groove 427 without any step, electrostatic discharge (ESD) is prevented at the edge portions of the source / drain electrodes 431 and 435, and the semiconductor layer 450 is prevented. ) Can be prevented, and the contact resistance between the source / drain electrodes 431 and 435 and the semiconductor layer 450 can be reduced by interposing the electron accepting layers 481 and 485.

도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.6A through 6D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to another exemplary embodiment of the present invention.

도 6a를 참조하면, 기판(410)상에 절연막(420)을 형성한다. 상기 절연막(420)상에 감광막(도면상에는 도시되지 않음)을 도포한 다음, 상기 감광막이 형성된 기판(410)에 하프톤 마스크(70)을 정렬시킨다. 상기 하프톤 마스크(70)는 입사되는 광을 모두 차단하기 위한 차광부(71)와, 입사되는 광을 부분적으로 통과시켜 주기 위한 반투광부(72)와, 입사되는 광을 모두 통과시켜 주기 위한 투광부(73)를 구비한다. 이때, 투광부(73)를 상기 반투광부(72)보다 많은 광을 투과시킬 수 있는 반투광부(73)로 구성할 수도 있다. Referring to FIG. 6A, an insulating film 420 is formed on the substrate 410. After applying a photoresist film (not shown) on the insulating film 420, the halftone mask 70 is aligned with the substrate 410 on which the photoresist film is formed. The halftone mask 70 includes a light blocking portion 71 for blocking all incident light, a semi-transmissive portion 72 for partially passing the incident light, and a transmission for passing all the incident light. The miner 73 is provided. At this time, the transmissive portion 73 may be configured as a translucent portion 73 that can transmit more light than the translucent portion 72.

상기 하프톤 마스크(70)를 이용하여 상기 감광막을 노광 및 현상하여 감광막을 패터닝한 다음, 패터닝된 감광막을 이용하여 상기 절연막(420)을 식각하여 제1홈(421), (425) 및 제2홈(427)을 형성한다. 이때, 상기 제2홈(427)은 제1홈(421), (422)과 오버랩되도록, 상기 제1홈(421), (422) 및 제1홈(421), (422)의 부분에 대응하여 형성된다. The photoresist is exposed and developed using the halftone mask 70 to pattern the photoresist, and then the insulating film 420 is etched using the patterned photoresist to etch the first grooves 421, 425, and the second. A groove 427 is formed. In this case, the second grooves 427 correspond to portions of the first grooves 421, 422 and the first grooves 421, 422 such that they overlap with the first grooves 421, 422. Is formed.

이때, 상기 절연막(420)중 상기 하프톤 마스크(70)의 차광부(71)에 대응하는 부분은 광이 모두 차단되므로 식각되지 않고 그대로 유지된다. 상기 절연막(420)중 상기 하프톤 마스크(70)의 반투광부(72)에 대응하는 부분은 광을 일부만 투과시켜 주므로 일정두께만큼 식각되어 제2홈(4270)이 형성된다. 상기 절연막(420)중 상기 투광부(73)에 대응하는 부분은 상기 반투광부(72)보다 많은 량의 광이 투과되므로, 상기 제2홈(420)보다 깊이가 깊은 제1홈(421), (425)이 형성된다.At this time, the portion of the insulating layer 420 corresponding to the light blocking portion 71 of the halftone mask 70 is not etched and is maintained without being etched because all of the light is blocked. A portion of the insulating layer 420 corresponding to the semi-transmissive portion 72 of the halftone mask 70 transmits only part of the light, so that the second groove 4270 is etched by a predetermined thickness. Since a portion of the insulating layer 420 corresponding to the light transmitting portion 73 transmits a greater amount of light than the translucent portion 72, the first groove 421 deeper than the second groove 420, 425 is formed.

도 6b를 참조하면, 상기 절연막(420)의 제1홈(421), (425)에 소오스/드레인 전극(431), (435)을 잉크젯방식으로 형성한다. 도 6c를 참조하면, 상기 제1홈(421), (425)내의 소오스/드레인 전극(431), (435)상에 전자수용층(481), (485)을 잉크젯방식으로 형성한다. Referring to FIG. 6B, source / drain electrodes 431 and 435 may be formed in the first grooves 421 and 425 of the insulating layer 420 by an inkjet method. Referring to FIG. 6C, the electron accepting layers 481 and 485 are formed on the source / drain electrodes 431 and 435 in the first grooves 421 and 425 by an inkjet method.

상기 전자수용층(481), (485)을 홈(421), (425)내의 소오스/드레인 전극(431), (435)상에 형성되므로, 별도의 격벽 형성등과 같은 추가공정없이 잉크젯방식으로 간단하게 형성할 수 있다. 이때, 상기 전자수용층(481), (485)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. The electron-receiving layers 481 and 485 are formed on the source / drain electrodes 431 and 435 in the grooves 421 and 425, so that the ink-receiving layers 481 and 485 are simple by an inkjet method without additional processes such as formation of a separate partition wall. Can be formed. In this case, the electron accepting layers 481 and 485 include Lewis acid compounds which act as electron pair acceptors, and are selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5.

도 6d를 참조하면, 상기 절연막(420)의 제2홈(427)에 반도체층(450)을 형성한다. 상기 반도체(450)은 상기 절연막(420)의 제1홈(421), (425)에 형성된 소오스/드레인 전극(431), (435)과 오버랩되도록 형성된다. 이어서, 상기 반도체층(450)과 버퍼층(420)상에 게이트 절연막(460)을 형성하고, 상기 게이트 절연막(460)에 게이트(470)를 형성하여, 도 5에 도시된 다른 실시예에 따른 유기 박막 트랜지스터(400)가 제조된다.Referring to FIG. 6D, the semiconductor layer 450 is formed in the second groove 427 of the insulating layer 420. The semiconductor 450 is formed to overlap the source / drain electrodes 431 and 435 formed in the first grooves 421 and 425 of the insulating layer 420. Subsequently, a gate insulating layer 460 is formed on the semiconductor layer 450 and the buffer layer 420, and a gate 470 is formed on the gate insulating layer 460 to form an organic layer according to another exemplary embodiment illustrated in FIG. 5. The thin film transistor 400 is manufactured.

다른 예로서, 상기 제1홈(421), (425) 및 제2홈(427)을 사진식각법으로 형성하는 방법대신 레이저 어블레이션 등과 같은 방법으로 식각하여 홈을 형성하고, 상기 소오스/드레인 전극(431), (435)을 잉크젯방식으로 형성하는 방법 대신에, 소오스/드레인 전극물질을 절연막(420)상에 증착한 다음 통상의 사진식각공정을 통하여 패터닝하여 소오스/드레인 전극(431), (435)을 형성할 수도 있다.As another example, instead of the method of forming the first grooves 421, 425, and the second grooves 427 by photolithography, the grooves are formed by etching a method such as laser ablation, and the source / drain electrodes are formed. Instead of the method of forming the inkjet methods 431 and 435 by the inkjet method, the source / drain electrode materials are deposited on the insulating film 420 and then patterned by a conventional photolithography process to obtain the source / drain electrodes 431, ( 435 may be formed.

도 5b는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 다른 단면도 를 도시한 것이다. 도 5b 에 도시된 유기박막 트랜지스터(400)는 기판(410)상에 홈(421), (425)이 형성되고, 상기 홈(421), (425)에 소오스/드레인 전극(431), (435)이 형성된 것만 제외하고는 도 5a에 도시된 유기박막 트랜지스터와 동일하다. 5B illustrates another cross-sectional view of an organic thin film transistor according to another exemplary embodiment of the present invention. In the organic thin film transistor 400 illustrated in FIG. 5B, grooves 421 and 425 are formed on the substrate 410, and source / drain electrodes 431 and 435 are formed in the grooves 421 and 425. ) Is the same as the organic thin film transistor shown in FIG. 5A except that is formed.

또한, 도 5b에 도시된 유기박막 트랜지스터(400)의 제조방법은 도 6a 내지 도 6d에 도시된 제조방법과 동일한 방법으로 진행되며, 절연막(420)을 하프톤 마스크를 이용하여 패터닝하여 이중의 홈(421, 425) 및 (427)을 형성하는 대신에 기판(410)을 패터닝하여 이중의 홈(421, 425), (427)를 형성하는 것만이 다르다.In addition, the manufacturing method of the organic thin film transistor 400 shown in FIG. 5B is performed in the same manner as the manufacturing method shown in FIGS. 6A to 6D, and the insulating film 420 is patterned using a halftone mask to form a double groove. Instead of forming 421, 425 and 427, the only difference is that the substrate 410 is patterned to form double grooves 421, 425, 427.

도면상에는 도시되지 않았으나, 도 5a 및 도 5b 및 도 6a 내지 도 6d 에 도시된 유기박막 트랜지스터 및 그의 제조방법은 일 실시예와 마찬가지로 유기전계 발광표시장치에 적용가능하다.Although not shown in the drawings, the organic thin film transistors shown in FIGS. 5A, 5B, and 6A to 6D and a method of manufacturing the same may be applied to an organic light emitting display device as in the exemplary embodiment.

도 7은 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기박막 트랜지스터(500)는 도 2a에 도시된 유기박막 트랜지스터와는 달리 기판과 게이트절연막에 각각 홈을 형성하여 기판의 홈에 소오스/드레인 전극과 게이트전극과 게이트 절연막의 홈에 게이트를 형성한다. 7 illustrates a cross-sectional view of an organic thin film transistor according to still another embodiment of the present invention. Unlike the organic thin film transistor illustrated in FIG. 2A, the organic thin film transistor 500 according to another embodiment forms grooves in the substrate and the gate insulating film so that the grooves of the source / drain electrodes, the gate electrode, and the gate insulating film are formed in the grooves of the substrate. Form a gate.

도 7을 참조하면, 본 발명의 다른 또 실시예에 따른 유기 박막 트랜지스터(500)는 서로 일정간격만큼 떨어진 제1홈(511), (515)을 구비한 기판(510)을 구비한다. 상기 제1홈(511), (515)에 소오스/드레인 전극(521), (525)이 형성된다. 상기 기판은 플라스틱기판 또는 유리기판을 포함한다.Referring to FIG. 7, the organic thin film transistor 500 according to another exemplary embodiment includes a substrate 510 having first grooves 511 and 515 spaced apart from each other by a predetermined interval. Source / drain electrodes 521 and 525 are formed in the first grooves 511 and 515. The substrate includes a plastic substrate or a glass substrate.

상기 제1홈(511), (515)내의 소오스/드레인 전극(521), (525)상에 전자수용 층(561), (565)이 형성된다. 이때, 상기 소오스/드레인 전극(521), (525)은 반도체층(530)과의 일함수를 고려하야 5.0eV 이상의 노블메탈(noble metal)을 포함하며, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다. 상기 전자수용층(561), (565)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. Electron-receiving layers 561 and 565 are formed on the source / drain electrodes 521 and 525 in the first grooves 511 and 515. In this case, the source / drain electrodes 521 and 525 include a noble metal of 5.0 eV or more in consideration of a work function with the semiconductor layer 530, and include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof. The electron accepting layers 561 and 565 include Lewis acid compounds that act as electron pair acceptors, and are selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5.

기판상에 반도체층(530)이 형성되고, 상기 반도체층(530)상에 제2홈(545)을 구비하는 게이트 절연막(540)이 형성되고, 상기 게이트 절연막(540)의 제2홈(545)에 게이트전극(550)이 형성된다. 상기 반도체층(530)은 p형 유기반도체층을 포함하고, 상기 게이트 절연막(540)은 유기절연막, 무기절연막 또는 하이브리드막을 포함하며, 단일막 또는 다층막을 포함할 수 있다.A semiconductor layer 530 is formed on the substrate, a gate insulating layer 540 having a second groove 545 is formed on the semiconductor layer 530, and a second groove 545 of the gate insulating layer 540 is formed. Gate electrode 550 is formed. The semiconductor layer 530 may include a p-type organic semiconductor layer, and the gate insulating layer 540 may include an organic insulating layer, an inorganic insulating layer, or a hybrid layer, and may include a single layer or a multilayer layer.

상기 게이트 절연막(540)은 게이트(550)의 두께와 반도체층(530)과 게이트전극(550)간의 절연을 고려한 두께를 고려한 두께를 갖는 것이 바람직하다. The gate insulating layer 540 preferably has a thickness considering the thickness of the gate 550 and the thickness considering the insulation between the semiconductor layer 530 and the gate electrode 550.

다른 실시예에 따르면, 상기 소오스/드레인 전극(521), (525)은 상기 제1홈(511), (515)에 형성되어 기판과의 단차가 제거되어 소오스/드레인 전극(521), (525)의 에지부분에서의 정전기(ESD)가 방지되고 상기 반도체층(530)의 패턴불량이 방지된다. 또한, 소오스/드레인 전극(521), (525)과 반도체층(530)사이에 전자수용층(561), (565)의 개재로 이들간의 접촉저항을 감소시킬 수 있다.According to another exemplary embodiment, the source / drain electrodes 521 and 525 are formed in the first grooves 511 and 515 so that the step difference from the substrate is removed so that the source / drain electrodes 521 and 525 are removed. Electrostatic discharge (ESD) is prevented at the edge portion of the () and the pattern defect of the semiconductor layer 530 is prevented. In addition, the contact resistance between the source / drain electrodes 521 and 525 and the semiconductor layer 530 may be reduced by interposing the electron accepting layers 561 and 565.

도 8a 내지 도 8d 는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다. 8A to 8D are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to another exemplary embodiment of the present invention.

도 8a를 참조하면, 유기 박막 트랜지스터(500)가 제조될 기판(510)이 제공된 다. 상기 기판(510)은 플라스틱 기판 또는 글라스기판을 포함한다. 이어서, 레이저 어블레이션법을 통해 상기 기판(510)으로 레이저를 조사하여 소오스/드레인 전극이 형성될 부분의 기판(510)을 식각하여, 기판(510)에 제1홈(511), (515)을 형성한다. 상기 레이저로는 엑시머(excimer) 레이저 또는 야그(YAG) 레이저 등을 사용한다. Referring to FIG. 8A, a substrate 510 on which an organic thin film transistor 500 is to be manufactured is provided. The substrate 510 includes a plastic substrate or a glass substrate. Subsequently, a laser is irradiated onto the substrate 510 through a laser ablation method to etch the substrate 510 in a portion where the source / drain electrode is to be formed, and then the first grooves 511 and 515 in the substrate 510. To form. As the laser, an excimer laser or a yag laser is used.

이때, 제1홈(511), (515)은 형성될 소오스/드레인 전극과 동일한 패턴을 갖으며, 형성될 소오스/드레인 전극의 크기에 따라 제1홈(511), (515)의 크기가 결정되고, 상기 레이저의 종류 및 에너지 등은 기판을 구성하는 물질과 기판에 형성될 소오스/드레인 전극물질에 따라 결정되어진다.In this case, the first grooves 511 and 515 have the same pattern as the source / drain electrodes to be formed, and the sizes of the first grooves 511 and 515 are determined according to the size of the source / drain electrodes to be formed. The type and energy of the laser are determined according to the material constituting the substrate and the source / drain electrode material to be formed on the substrate.

도 8b를 참조하면, 상기 기판(510)의 제1홈(511), (515)에 잉크젯방식으로 소오스/드레인 전극(521), (525)을 형성한다. 도 8c를 참조하면, 상기 제1홈(511), (515)의 소오스/드레인 전극(521), (525)상에 전자수용층(561), (565)을 잉크젯방식으로 형성한다.Referring to FIG. 8B, source / drain electrodes 521 and 525 are formed in the first grooves 511 and 515 of the substrate 510 by an inkjet method. Referring to FIG. 8C, the electron accepting layers 561 and 565 are formed on the source / drain electrodes 521 and 525 of the first grooves 511 and 515 by an inkjet method.

이때, 상기 전자수용층(561), (565)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. In this case, the electron accepting layer 561, 565 includes a Lewis acid compound acting as an electron pair, and is selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 and PF5.

도 8d를 참조하면, 상기 전자수용층(561), (565)과 기판(510)상에 반도체층(530)을 형성한다. 상기 반도체층(530)은 p형 반도체층을 포함한다. Referring to FIG. 8D, a semiconductor layer 530 is formed on the electron accepting layers 561 and 565 and the substrate 510. The semiconductor layer 530 includes a p-type semiconductor layer.

본 발명의 실시예에서는 상기 반도체층(530)이 기판전면에 형성되었으나, 이에 반드시 한정되는 것이 아니라 일 실시예에서와 같이 기판(510)에 2중 홈을 형성하여 상기 반도체층(530)을 홈에 형성할 수도 있다.In the exemplary embodiment of the present invention, the semiconductor layer 530 is formed on the front surface of the substrate. However, the semiconductor layer 530 is not necessarily limited thereto. It can also be formed in.

이어서, 상기 반도체층(530)상에 게이트 절연막(540)을 형성하고, 상기 상기 게이트 절연막(540)으로 레이저를 조사하여 레이저 어블레이션법으로 상기 게이트 절연막(540)에 제2홈(545)를 형성한다. 상기 제2홈(545)은 후속공정에서 형성될 게이트 전극과 동일한 패턴을 갖는다. 마지막으로, 상기 게이트 절연막(540)의 제2홈(545)내에 게이트를 형성하여 다른 실시예에 따른 유기박막 트랜지스터(500)를 제조한다. Subsequently, a gate insulating film 540 is formed on the semiconductor layer 530, and a second groove 545 is formed in the gate insulating film 540 by a laser ablation method by irradiating a laser with the gate insulating film 540. Form. The second groove 545 has the same pattern as the gate electrode to be formed in a subsequent process. Finally, a gate is formed in the second groove 545 of the gate insulating layer 540 to manufacture the organic thin film transistor 500 according to another embodiment.

다른 예로서, 상기 제1홈(511), (515) 및 제2홈(545)을 레이저어블레이션법 대신 사진식각공정 등과 같은 방법으로 식각하여 홈을 형성하고, 상기 소오스/드레인 전극(521), (525)을 잉크젯방식으로 형성하는 방법 대신에, 소오스/드레인 전극물질을 기판상에 증착한 다음 통상의 사진식각공정을 통하여 패터닝하여 소오스/드레인 전극(521), (525)을 형성할 수도 있다.As another example, the first grooves 511, 515 and the second grooves 545 are etched by a method such as a photolithography process instead of a laser ablation method to form grooves, and the source / drain electrodes 521 are formed. Alternatively, the source / drain electrode materials 521 and 525 may be formed by depositing a source / drain electrode material on a substrate and then patterning the same through an ordinary photolithography process instead of forming an inkjet method. have.

도면상에는 도시되지 않았으나, 도 7 및 도 8a 내지 도 8d 에 도시된 유기박막 트랜지스터 및 그의 제조방법은 일 실시예와 마찬가지로 유기전계 발광표시장치에 적용가능하다.Although not shown in the drawings, the organic thin film transistor and the manufacturing method thereof shown in FIGS. 7 and 8A to 8D are applicable to the organic light emitting display device as in the exemplary embodiment.

도 9는 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기박막 트랜지스터(600)는 도 7에 도시된 탑 게이트구조의 유기박막 트랜지스터와 동일하다. 다만, 바텀게이트구조를 갖는 것만이 다르다. 9 illustrates a cross-sectional view of an organic thin film transistor according to still another embodiment of the present invention. The organic thin film transistor 600 according to another embodiment is the same as the organic thin film transistor of the top gate structure illustrated in FIG. 7. Only the bottom gate structure is different.

도 9를 참조하면, 본 발명의 다른 또 실시예에 따른 유기 박막 트랜지스터(600)는 제1홈(615)을 구비한 기판(610)을 구비한다. 상기 제1홈(615)에 게이트 (620)를 형성한다. 상기 기판은 플라스틱기판 또는 유리기판을 포함한다.Referring to FIG. 9, the organic thin film transistor 600 according to another exemplary embodiment includes a substrate 610 having a first groove 615. A gate 620 is formed in the first groove 615. The substrate includes a plastic substrate or a glass substrate.

상기 게이트(620)를 구비한 기판상에 게이트 절연막(630)이 형성된다. 상기 게이트 절연막(630)은 서로 일정간격을 두고 배열된 제2홈(631), (635)를 구비한다. 상기 게이트 절연막(630)은 유기절연막, 무기절연막 또는 하이브리드막을 포함하며, 단일막 또는 다층막을 포함할 수 있다. 상기 게이트 절연막(630)은 소오스/드레인 전극(621), (625) 및 전자수용층(661), (665)의 두께와 반도체층(650)과 소오스/드레인 전극(621), (625)간의 절연을 고려한 두께를 고려한 두께를 갖는 것이 바람직하다. A gate insulating layer 630 is formed on the substrate having the gate 620. The gate insulating layer 630 includes second grooves 631 and 635 arranged at predetermined intervals from each other. The gate insulating layer 630 may include an organic insulating layer, an inorganic insulating layer, or a hybrid layer, and may include a single layer or a multilayer layer. The gate insulating layer 630 may have a thickness between the source / drain electrodes 621 and 625, and the electron accepting layers 661 and 665, and may insulate the semiconductor layer 650 from the source / drain electrodes 621 and 625. It is preferable to have a thickness considering the thickness.

상기 제2홈(631), (635)내에 소오스/드레인 전극(641), (645)이 형성된다. 상기 제2홈(631), (635)내의 소오스/드레인 전극(641), (645)상에 전자수용층(661), (665)이 형성된다. 상기 전자수용층(661), (665)과 게이트 절연막(630)상에 반도체층(650)이 형성된다. Source / drain electrodes 641 and 645 are formed in the second grooves 631 and 635. Electron accepting layers 661 and 665 are formed on the source / drain electrodes 641 and 645 in the second grooves 631 and 635. The semiconductor layer 650 is formed on the electron accepting layers 661 and 665 and the gate insulating layer 630.

이때, 상기 소오스/드레인 전극(641), (645)은 반도체층(650)과의 일함수를 고려하야 5.0eV 이상의 노블메탈(noble metal)을 포함하며, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 및 이들의 합금막을 포함한다. 상기 전자수용층(661), (665)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. 상기 반도체층(630)은 p형 유기반도체층을 포함한다. In this case, the source / drain electrodes 641 and 645 include a noble metal of 5.0 eV or more in consideration of a work function with the semiconductor layer 650, and include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, and alloy films thereof. The electron accepting layers 661 and 665 include Lewis acid compounds which act as electron pair acceptors, and are selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5. The semiconductor layer 630 includes a p-type organic semiconductor layer.

다른 실시예에 따르면, 상기 소오스/드레인 전극(641), (645)은 상기 제1홈(631), (635)에 형성되어 기판과의 단차가 제거되어 소오스/드레인 전극(641), (645)의 에지부분에서의 정전기(ESD)가 방지되고 상기 반도체층(650)의 패턴불량이 방지된다. 또한, 소오스/드레인 전극(641), (645)과 반도체층(650)사이에 전자수용층(661), (665)의 개재로 이들간의 접촉저항을 감소시킬 수 있다.In some embodiments, the source / drain electrodes 641 and 645 may be formed in the first grooves 631 and 635 to remove a step from the substrate, thereby removing the source / drain electrodes 641 and 645. Electrostatic discharge (ESD) is prevented at the edge portion of the) and the pattern defect of the semiconductor layer 650 is prevented. In addition, the contact resistance between the source / drain electrodes 641 and 645 and the semiconductor layer 650 may be reduced by interposing the electron accepting layers 661 and 665.

도 10a 내지 도 10c 는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다. 10A to 10C are cross-sectional views illustrating a method of manufacturing an organic thin film transistor according to another exemplary embodiment of the present invention.

도 10a를 참조하면, 유기 박막 트랜지스터(600)가 제조될 기판(610)이 제공된다. 상기 기판(610)은 플라스틱 기판 또는 글라스기판을 포함한다. 이어서, 레이저 어블레이션법을 통해 상기 기판(610)으로 레이저를 조사하여 게이트가 형성될 부분의 기판(610)을 식각하여 제1홈(615)을 형성한다.Referring to FIG. 10A, a substrate 610 on which an organic thin film transistor 600 is to be manufactured is provided. The substrate 610 may include a plastic substrate or a glass substrate. Subsequently, a laser is irradiated to the substrate 610 through a laser ablation method to etch the substrate 610 of a portion where a gate is to be formed to form a first groove 615.

상기 제1홈(615)에 게이트(620)를 형성하고, 게이트(620)를 포함하는 기판상에 게이트 절연막(630)을 형성한다. 상기 게이트 절연막(630)이 형성될 부분의 게이트 절연막(630)을 식각하여, 게이트 절연막(630)에 제2홈(631), (635)을 형성한다. 상기 레이저로는 엑시머(excimer) 레이저 또는 야그(YAG) 레이저 등을 사용한다. A gate 620 is formed in the first groove 615, and a gate insulating layer 630 is formed on a substrate including the gate 620. The gate insulating layer 630 of the portion where the gate insulating layer 630 is to be formed is etched to form second grooves 631 and 635 in the gate insulating layer 630. As the laser, an excimer laser or a yag laser is used.

이때, 상기 제1홈(615)은 게이트와 동일한 패턴을 갖으며, 게이트 전극(620)에 따라 그의 크기가 결정되며, 또한, 제2홈(631), (635)은 형성될 소오스/드레인 전극과 동일한 패턴을 갖으며, 형성될 소오스/드레인 전극의 크기에 따라 제2홈(631), (635)의 크기가 결정된다. 상기 레이저의 종류 및 에너지 등은 기판 및 게이트 절연막을 구성하는 물질과 게이트 전극과 소오스/드레인 전극물질에 따라 결정되어진다.In this case, the first groove 615 has the same pattern as the gate, the size of the first groove 615 is determined according to the gate electrode 620, and the second grooves 631 and 635 are source / drain electrodes to be formed. It has the same pattern as, and the size of the second grooves 631, 635 is determined according to the size of the source / drain electrodes to be formed. The type and energy of the laser are determined according to the materials constituting the substrate and the gate insulating film, and the gate electrode and the source / drain electrode materials.

도 10b를 참조하면, 상기 게이트 절연막(630)의 제2홈(631), (635)에 잉크젯방식으로 소오스/드레인 전극(641), (645)을 형성한다. 도 10c를 참조하면, 상기 제2홈(631), (635)의 소오스/드레인 전극(641), (645)상에 전자수용층(661), (665)을 잉크젯방식으로 형성한다.Referring to FIG. 10B, source / drain electrodes 641 and 645 are formed in the second grooves 631 and 635 of the gate insulating layer 630 by an inkjet method. Referring to FIG. 10C, the electron accepting layers 661 and 665 are formed on the source / drain electrodes 641 and 645 of the second grooves 631 and 635 by an inkjet method.

이때, 상기 전자수용층(661), (665)은 전자쌍받게로 작용하는 루이스 산(Lewis acid) 화합물을 포함하며, AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로부터 선택된다. In this case, the electron accepting layers 661 and 665 include a Lewis acid compound which acts as an electron pair, and is selected from AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5.

이어서, 상기 전자수용층(661), (665)과 게이트 절연막(630)상에 반도체층(650)을 형성하여 다른 실시예에 따른 유기박막 트랜지스터(600)를 제조한다. 상기 반도체층(650)은 p형 반도체층을 포함한다. Subsequently, a semiconductor layer 650 is formed on the electron accepting layers 661 and 665 and the gate insulating layer 630 to manufacture the organic thin film transistor 600 according to another embodiment. The semiconductor layer 650 includes a p-type semiconductor layer.

본 발명의 실시예에서는 상기 반도체층(650)이 기판전면에 형성되었으나, 이에 반드시 한정되는 것이 아니라 일 실시예에서와 같이 게이트 절연막(630)에 2중 홈을 형성하여 상기 반도체층(650)을 홈에 형성할 수도 있다.In the exemplary embodiment of the present invention, the semiconductor layer 650 is formed on the front surface of the substrate. However, the semiconductor layer 650 is not limited thereto. It may be formed in the groove.

다른 예로서, 상기 제1홈(615) 및 제2홈(631), (635)을 레이저어블레이션법 대신 사진식각공정 등과 같은 방법으로 식각하여 홈을 형성하고, 상기 소오스/드레인 전극(641), (645)을 잉크젯방식으로 형성하는 방법 대신에, 소오스/드레인 전극물질을 기판상에 증착한 다음 통상의 사진식각공정을 통하여 패터닝하여 소오스/드레인 전극(641), (645)을 형성할 수도 있다.As another example, the first grooves 615, the second grooves 631, and 635 are etched by a method such as a photolithography process instead of a laser ablation method to form grooves, and the source / drain electrodes 641. Instead of forming an inkjet method 645 using an inkjet method, source / drain electrode materials may be deposited on a substrate and then patterned through a conventional photolithography process to form source / drain electrodes 641 and 645. have.

도면상에는 도시되지 않았으나, 도 9 및 도 10a 내지 도 10c 에 도시된 유기박막 트랜지스터 및 그의 제조방법은 일 실시예와 마찬가지로 유기전계 발광표시장 치에 적용가능하다.Although not shown in the drawings, the organic thin film transistors shown in FIGS. 9 and 10A to 10C and a method of manufacturing the same may be applied to an organic light emitting display device as in the exemplary embodiment.

본 발명의 실시예에서는 유기 반도체층을 기판전면에 형성하는 것으로 예시되었으나, 이에 반드시 한정되는 것이 아니라 이웃하는 박막 트랜지스터와는 서로 분리되도록 패터닝될 수도 있다.In the exemplary embodiment of the present invention, the organic semiconductor layer is illustrated as being formed on the front surface of the substrate.

본 발명의 실시예에서는 소오스/드레인 전극과 반도체층간의 접촉저항을 감소시키기 위한 유기 박막 트랜지스터를 유기 전계 발광표시장치에 적용한 것을 예시하였으나, 액정표시장치 등과 같이 스위칭소자로서 박막 트랜지스터를 사용하는 평판표시장치에는 모두 적용가능하다.In the exemplary embodiment of the present invention, an organic thin film transistor for reducing contact resistance between a source / drain electrode and a semiconductor layer is applied to an organic light emitting display device, but a flat panel display using a thin film transistor as a switching device such as a liquid crystal display device is illustrated. All are applicable to the device.

본 발명의 실시예에 따르면, 다음과 같은 효과를 얻을 수 있다.According to the embodiment of the present invention, the following effects can be obtained.

먼저, 본 발명의 유기 박막 트랜지스터에서는 절연막에 홈을 형성한 다음 상기 홈에 소오스/드레인 전극을 형성하여 줌으로써, 소오스/드레인 전극과 기판간의 단차를 제거하여 반도체층의 채널영역이 단선되는 불량을 방지할 수 있다. 또한, 소오스/드레인 전극의 에지부분에서의 정전기(ESD)를 방지할 수 있는 이점이 있다.First, in the organic thin film transistor of the present invention, a groove is formed in the insulating film and then a source / drain electrode is formed in the groove to remove the step difference between the source / drain electrode and the substrate, thereby preventing a defect in the channel region of the semiconductor layer. can do. In addition, there is an advantage that can prevent the electrostatic discharge (ESD) at the edge portion of the source / drain electrode.

다음, 본 발명의 유기 박막 트랜지스터에서는 소오스/드레인 전극과 반도체층사이에 Lewis 산을 포함하는 물질을 코팅하여 오믹층을 형성하여 줌으로써, 소오스/드레인 전극과 반도체층간의 콘택저항을 감소시킬 수 있다.Next, in the organic thin film transistor of the present invention, by forming a ohmic layer by coating a material containing Lewis acid between the source / drain electrode and the semiconductor layer, contact resistance between the source / drain electrode and the semiconductor layer may be reduced.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음 을 이해할 수 있을 것이다. Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. I can understand that you can.

Claims (24)

베이스부재를 준비하는 단계와;Preparing a base member; 상기 베이스부재를 식각하여 서로 일정 간격 떨어진 오목부를 형성하는 단계와;Etching the base member to form recesses spaced apart from each other by a predetermined distance; 상기 오목부에 소오스/드레인 전극을 형성하는 단계와;Forming a source / drain electrode in the concave portion; 상기 오목부내의 소오스/드레인 전극상에 전자수용층을 형성하는 단계와;Forming an electron accepting layer on the source / drain electrodes in the recess; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계와;Forming a semiconductor layer in contact with the source / drain electrode through the electron accepting layer; 상기 반도체층상에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the semiconductor layer; 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.A method of manufacturing a thin film transistor comprising the step of forming a gate. 제1항에 있어서, 상기 베이스부재는 서로 일정간격 떨어진 오목부를 구비하는 기판을 포함하거나 또는 기판과, 상기 기판상에 형성되어 서로 일정간격 떨어진 오목부를 구비하는 버퍼막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The thin film transistor of claim 1, wherein the base member includes a substrate having recesses spaced apart from each other, or a substrate, and a buffer film formed on the substrate and having recesses spaced apart from each other. Manufacturing method. 제2항에 있어서, 상기 기판은 금속기판, 플라스틱기판 및 유리기판으로부터 선택되는 기판을 포함하고, 상기 버퍼막은 실리콘 산화막 및 실리콘 질화막으로부 터 선택되는 단일막 또는 다층막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The thin film of claim 2, wherein the substrate comprises a substrate selected from a metal substrate, a plastic substrate, and a glass substrate, and the buffer layer comprises a single layer or a multilayer layer selected from a silicon oxide layer and a silicon nitride layer. Method for manufacturing a transistor. 제1항에 있어서, 상기 반도체층은 p형 유기반도체물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the semiconductor layer comprises a p-type organic semiconductor material. 제1항에 있어서, 상기 오목부는 이중홈을 구비하고, 하부홈에는 소오스/드레인 전극 및 전자수용층이 형성되고, 상부홈에는 상기 반도체층이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the concave portion has a double groove, a lower groove is formed with a source / drain electrode and an electron accepting layer, and an upper groove is formed with the semiconductor layer. 제1항에 있어서, 상기 전자수용층을 형성하는 것은 전자쌍받게로 작용하는 루이스 산(lewis acid) 화합물을 잉크젯방식을 이용하여 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the forming of the electron accepting layer comprises forming a lewis acid compound acting as an electron pair by using an inkjet method. 제6항에 있어서, 상기 전자수용층은 AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로 이루어진 그룹으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 6, wherein the electron accepting layer comprises a material selected from the group consisting of AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5. 제1항에 있어서, 상기 게이트 절연막은 상기 소오스/드레인 전극사이에 대응하는 부분에 홈을 구비하고, 상기 게이트가 상기 홈에 형성되는 것을 특징으로 하 는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the gate insulating layer has a groove corresponding to a portion between the source and drain electrodes, and the gate is formed in the groove. 제1항에 있어서, 상기 소오스/드레인 전극은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 또는 이들의 합금막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the source / drain electrode comprises Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, or an alloy film thereof. 베이스부재를 준비하는 단계와;Preparing a base member; 게이트를 형성하는 단계와;Forming a gate; 기판상에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the substrate; 상기 게이트 절연막을 식각하여 서로 일정간격 떨어진 오목부를 형성하는 단계와;Etching the gate insulating film to form recesses spaced apart from each other by a predetermined distance; 상기 오목부에 소오스/드레인 전극을 형성하는 단계와;Forming a source / drain electrode in the concave portion; 상기 오목부내의 소오스/드레인 전극상에 전자수용층을 형성하는 단계와;Forming an electron accepting layer on the source / drain electrodes in the recess; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.Forming a semiconductor layer in contact with the source / drain electrodes through the electron accepting layer. 제10항에 있어서, 상기 베이스부재는 상기 오목부를 구비하는 기판을 포함하거나 또는 기판과 상기 기판상에 형성되어 상기 오목부를 구비하는 버퍼막을 포함하고, 상기 게이트는 상기 오목부에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 10, wherein the base member includes a substrate having the recess or a substrate and a buffer film formed on the substrate having the recess, characterized in that the gate is formed in the recess A method of manufacturing a thin film transistor. 제11항에 있어서, 상기 기판은 금속기판, 플라스틱기판 및 유리기판으로부터 선택되는 기판을 포함하고, 상기 버퍼막은 실리콘 산화막 및 실리콘 질화막으로부터 선택되는 단일막 또는 다층막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The thin film transistor of claim 11, wherein the substrate includes a substrate selected from a metal substrate, a plastic substrate, and a glass substrate, and the buffer layer comprises a single layer or a multilayer layer selected from a silicon oxide layer and a silicon nitride layer. Manufacturing method. 제11항에 있어서, 상기 반도체층은 p형 유기반도체물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 11, wherein the semiconductor layer comprises a p-type organic semiconductor material. 제11항에 있어서, 상기 오목부는 이중홈을 구비하고, 하부홈에는 소오스/드레인 전극 및 전자수용층이 형성되고, 상부홈에는 상기 반도체층이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 11, wherein the concave portion has a double groove, a lower groove is formed with a source / drain electrode and an electron accepting layer, and an upper groove is formed with the semiconductor layer. 제11항에 있어서, 상기 전자수용층을 형성하는 것은 전자쌍받게로 작용하는 루이스 산(lewis acid) 화합물을 잉크젯방식으로 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 11, wherein the forming of the electron accepting layer comprises forming a lewis acid compound, which acts as an electron pair, by an inkjet method. 제15항에 있어서, 상기 전자수용층은 AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로 이루어진 그룹으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 15, wherein the electron accepting layer comprises a material selected from the group consisting of AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5. 제11항에 있어서, 상기 소오스/드레인 전극은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 또는 이들의 합금막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 11, wherein the source / drain electrode comprises Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, or an alloy thereof. 적어도 하나의 박막 트랜지스터 및 상기 박막 트랜지스터에 연결되는 표시소자를 포함하되,At least one thin film transistor and a display device connected to the thin film transistor, 상기 박막 트랜지스터는 The thin film transistor is 베이스 부재;A base member; 상기 베이스 부재 상부에 배열되는 게이트;A gate arranged above the base member; 상기 게이트 상부 또는 하부 배열되는 게이트 절연막;A gate insulating layer arranged above or below the gate; 상기 베이스 부재 또는 상기 게이트 절연막에 서로 일정간격을 두고 떨어져 배열되는 오목부에 형성된 소오스/드레인 전극;A source / drain electrode formed in the base member or the recessed portion arranged to be spaced apart from each other on the gate insulating film; 상기 오목부내의 소오스/드레인 전극상에 형성된 전자수용층; 및An electron accepting layer formed on the source / drain electrodes in the concave portion; And 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 구비하는 것을 특징으로 하는 평판표시장치.And a semiconductor layer in contact with the source / drain electrodes through the electron accepting layer. 서로 일정간격 떨어진 오목부를 구비하는 베이스부재와;A base member having concave portions spaced apart from each other; 상기 오목부에 형성된 소오스/드레인 전극과;Source / drain electrodes formed on the recesses; 상기 오목부내의 소오스/드레인 전극상에 형성된 전자수용층과;An electron accepting layer formed on the source / drain electrodes in the concave portion; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층과;A semiconductor layer in contact with the source / drain electrodes through the electron accepting layer; 상기 반도체층상에 형성된 게이트 절연막과;A gate insulating film formed on the semiconductor layer; 상기 게이트 절연막상에 형성된 게이트를 포함하는 것을 특징으로 하는 박막 트랜지스터.And a gate formed on the gate insulating film. 제19항에 있어서, 상기 반도체층은 p형 유기반도체물질을 포함하고, 상기 소오스/드레인 전극은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 또는 이들의 합금막을 포함하는 것을 특징으로 하는 박막 트랜지스터.20. The semiconductor device of claim 19, wherein the semiconductor layer includes a p-type organic semiconductor material, and the source / drain electrodes include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, or alloy films thereof. Thin film transistor. 제19항에 있어서, 상기 전자수용층은 AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로 이루어진 그룹으로부터 선택되는 루이스산 화합물을 포함하는 것을 특징으로 하는 박막 트랜지스터.20. The thin film transistor of claim 19, wherein the electron accepting layer comprises a Lewis acid compound selected from the group consisting of AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 and PF5. 베이스부재상에 형성된 게이트와;A gate formed on the base member; 기판상에 형성되고 서로 일정 간격 떨어진 홈을 구비하는 게이트 절연막과;A gate insulating film formed on the substrate and having grooves spaced apart from each other by a predetermined distance; 상기 오목부에 형성된 소오스/드레인 전극과;Source / drain electrodes formed on the recesses; 상기 오목부내의 소오스/드레인 전극상에 형성된 전자수용층과;An electron accepting layer formed on the source / drain electrodes in the concave portion; 상기 전자수용층을 통해 상기 소오스/드레인 전극과 콘택되는 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터.And a semiconductor layer in contact with the source / drain electrodes through the electron accepting layer. 제22항에 있어서, 상기 반도체층은 p형 유기반도체물질을 포함하고, 상기 소오스/드레인 전극은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 또는 이들의 합금막을 포함하는 것을 특징으로 하는 박막 트랜지스터.23. The semiconductor device of claim 22, wherein the semiconductor layer comprises a p-type organic semiconductor material, and the source / drain electrodes include Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, or alloy films thereof. Thin film transistor. 제22항에 있어서, 상기 전자수용층은 AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3 및 PF5 로 이루어진 그룹으로부터 선택되는 루이스산 화합물을 포함하는 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 22, wherein the electron accepting layer comprises a Lewis acid compound selected from the group consisting of AsF5, SO3, FeCl3, SbCl5, SbF5, BF3, BCl3, BBr3, and PF5.
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