KR100716644B1 - 반도체 소자의 엠아이엠 캐패시터 제조방법 - Google Patents

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박종범
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Abstract

본 발명은 캐패시터의 면적을 증대시켜 캐패시터의 정전용량을 증대시키는 한편 누설전류 특성은 최소화화할 수 있는 MIM 캐패시터의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 희생 절연막이 형성된 기판을 제공하는 단계와, 상기 희생 절연막을 식각하여 패턴홀을 형성하는 단계와, 상기 패턴홀의 내측벽에 반구형 구조를 갖는 희생 패턴층을 형성하는 단계와, 상기 패턴홀이 매립되도록 하부전극용 물질을 증착하는 단계와, 상기 희생 절연막 및 상기 희생 패턴층을 제거하여 표면이 반구형 구조를 갖는 하부전극을 형성하는 단계와, 상기 하부전극의 표면을 따라 유전체막을 형성하는 단계와, 상기 유전체막을 덮도록 상부전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 제조방법을 제공한다.
MIM 캐패시터, 반구형, MPS

Description

반도체 소자의 엠아이엠 캐패시터 제조방법{METHOD FOR MANUFACTURING MIM CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 층간 절연막
12 : 스토리지 노드 컨택 플러그
14 : 식각 장벽층
16 : 희생 절연막
20 : 패턴홀
22 : 희생 패턴층
22a : 반구형
28 : 하부전극용 물질
28a : 하부전극
30 : 유전체막
32 : 상부전극
34 : 캐패시터
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 MIM(Metal-Insulator-Metal) 캐패시터 제조방법에 관한 것이다.
일반적으로, 높은 정밀도를 요구하는 시모스 아이씨 로직 소자(CMOS IC logic device)에 적용되는 아날로그 캐패시터(analog capacitor)는 어드벤스드 아날로그 모스 기술(advanced analog MOS technology), 특히 A/D 컨버터(Analog/Digital converter)나 스위칭 캐패시터 필터(switching capacitor filter) 분야의 핵심요소이다. 이러한 캐패시터로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등과 같이 다양한 구조들이 제안되어 왔다.
이들 중에서, MIM 구조를 갖는 캐패시터는 직렬 저항이 낮고, 써멀 버짓(thermal budget) 및 전원전압이 낮다는 이점 때문에 아날로그 캐패시터의 대표적 구조로 이용되고 있다. 이러한 MIM 캐패시터는 반도체 회사에서 RF(Radio Frequency)/MS(Mixed Signal) 소자 및 디램 셀(DRAM cell) 등에서 다양하게 응용되 고 있다.
보편적으로, MIM 캐패시터의 유전막으로는 비교적 제조공정이 단순하고, 가격이 저렴한 SiO2 또는 Si3N4 등이 사용되고 있다. 그러나, SiO2 또는 Si3N4는 유전율이 낮아 정전용량(capacitance) 값이 낮기 때문에 원하는 정전용량을 확보하기 위해서는 캐패시터의 면적을 증대시켜야만 한다. 다시 말하면, 반도체 소자의 고집적화에 대응하기 위해서는 고유전율을 갖는 재료를 캐패시터 유전막으로 사용하여 캐패시터의 면적을 감소시키거나, 비교적 낮은 유전율을 갖는 재료를 캐패시터의 유전막으로 사용하는 대신 캐패시터의 면적을 증대시켜 정전용량을 확보하여야만 한다.
최근에는, 디램 소자의 캐패시터의 면적을 증대시키기 위한 일환으로 컨케이브(concave) 구조 및 실린더(cylinder) 구조가 제안되었다. 그러나, 실린더 구조는 콘케이브 구조에 비해 제조공정이 복잡하고 어렵다. 또한, 동일한 면적 내에서 정전용량을 증가시키기 위해서는 전극의 경우 장벽 높이(barrier height)가 높은 물질을 사용하거나, 유전율이 높은 유전막을 사용하여 산화막의 두께를 감소시켜야만 한다. 이로 인하여, 새로운 신규물질을 개발해야 하는 부담이 있으며, 개발 또한 매우 어렵다. 더욱이, 신규물질을 개발하여 소자에 적용한다고 하더라도 기존 물질을 적용한 소자에서 제품 개발에 드는 비용에 비해 제품 원가가 더 높아져 경쟁력이 떨어지게 된다.
컨케이브 구조를 갖는 캐패시터는 홀(hole) 타입이기 때문에 하부전극, 유전 막 및 상부전극을 피복성(step coverage)이 좋은 CVD(Chemical Vapor Deposition)나, ALD(Atomic Layer Depostion) 공정으로 증착하더라도 피복성을 높이는데 한계가 있어 원하는 정전용량을 확보하기 위해서는 각 물질의 두께를 감소시켜야만 한다.
또한, 컨케이브 구조나, 실린더 구조 모두 하부전극인 스토리지 노드(stroage node)의 두께가 매우 얇기 때문에 하부전극을 금속으로 형성할 경우 후속 습식각공정 진행시 습식각을 위한 용액이 하부전극을 통해 하부에 형성된 스토리지 노드 컨택 플러그(storage node contact plug)로 침투하여 스토리지 노드 컨택 플러그에 손실을 가하게 된다. 더욱이, 하부로 침투된 식각용액이 스토리지 노드 컨택 플러그를 감싸는 층간 절연막을 식각하여 비트라인과 캐패시터 상부전극 또는 상부전극과 제1 금속배선(M1)용 컨택 플러그(M1C) 간의 브릿지(bridge)를 유발시키는 문제가 발생된다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 다음과 같은 목적들이 있다.
먼저, 본 발명의 제1 목적은 캐패시터의 면적을 증대시켜 캐패시터의 정전용량을 증대시키는 한편 누설전류 특성은 최소화화할 수 있는 MIM 캐패시터의 제조방법을 제공하는데 있다.
또한, 본 발명의 제2 목적은 하부전극, 유전막 및 상부전극의 피복성을 향상 시킬 수 있는 MIM 캐패시터의 제조방법을 제공하는데 있다.
또한, 본 발명의 제3 목적은 하부전극인 스토리지 노드 패턴용 산화막을 제거하기 위한 습식식각공정시 하부층으로의 식각용액의 침투를 방지하여 하부층인 층간 절연막의 손상을 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는데 있다.
또한, 본 발명의 제4 목적은 캐패시터의 하부전극의 하부층인 스토리지 노드 컨택 플러그의 손실을 방지하여 스토리지 노드와 스토리지 노드 컨택 플러그 간의 접촉 저항이 증가하는 것을 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는데 있다.
상기한 목절들을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 스토리지 노드 컨택 플러그가 개재된 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층 상에 희생 절연막을 형성하는 단계와, 상기 희생 절연막을 식각하여 상기 스토리지 노드 컨택 플러그와 대응되는 부위에 패턴홀을 형성하는 단계와, 상기 패턴홀을 포함하는 전체 구조 상부면의 단차를 따라 희생 패턴층용 실리콘막을 형성하는 단계와, 에치백(etch back) 공정을 통해 상기 실리콘막과 상기 식각 장벽층을 식각하여 상기 스토리지 노드 컨택 플러그의 상부를 노출시키는 단계와, MPS(Metastable PoliSilicon) 공정을 실시하여 상기 실리콘막의 표면에 MPS 그레인을 성장시켜 반구형 구조를 갖는 하부전극 패턴용 희생 패턴층을 형성하는 단계와, 상기 패턴홀이 매립되도록 상기 희생 패턴층 상에 하부전극용 물질을 형성하는 단계와, 상기 희생 절연막 및 상기 희생 패턴층을 제거하여 표면이 반구형 구조를 갖는 하부전극을 형성하는 단계와, 상기 하부전극의 표면을 따라 유전체막을 형성하는 단계와, 상기 유전체막을 덮도록 상부전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 제조방법을 제공한다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 MIM 캐패시터의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 하지층이 형성된 반도체 기판(미도시)을 마련한다. 이때, 하지층은 워드라인(word line), 접합영역(junction region), 비트라인(bit line), 트랜지스터, 랜딩 플러그(landing plug), 스토리지 노드 컨택 플러그(storage node contact plug, 12) 및 복수의 절연막(10) 등을 포함한다.
이어서, 하지층 상부에 식각 장벽층(14)을 증착한다. 이때, 식각 장벽층(14)은 질화막 계열의 물질을 이용하여 형성한다. 예컨대, 식각 장벽층(14)은 Si3N4막으 로 형성한다.
이어서, 식각 장벽층(14) 상부에 스토리지 노드 패턴 형성용 희생 절연막(16)을 증착한다. 이때, 희생 절연막(16)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 이루어진 단층막으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성한다.
한편, 희생 절연막(16)은 15000~40000Å의 두께로 증착한다.
이어서, 도 2에 도시된 바와 같이, 희생 절연막(16) 상부에 감광막(미도시)을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 식각 마스크(미도시)를 형성한다.
이어서, 상기 식각 마스크를 이용한 식각공정(18)을 실시하여 희생 절연막(16)을 식각하여 스토리지 노드 패턴용 패턴홀(20)을 형성한다. 이때, 식각공정(18)시 식각 장벽층(14)을 식각 정지층으로 이용하여 선택적으로 희생 절연막(16)만을 식각한다.
이어서, 도 3에 도시된 바와 같이, 패턴홀(20)에 의해 형성된 단차를 따라 스토리지 노드 패턴용 희생 패턴층(22)을 형성한다. 이때, 희생 패턴층(22)은 도프트(doped) 실리콘막과 언도프(undoped) 실리콘막의 적층 구조로 형성한다. 이러한 희생 패턴층(22)은 SiH4 가스를 이용하여 도프트 실리콘막을 형성한 후 그 상부에 인-시튜(in-situ)로 PH3 가스를 주입시켜 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 이때, 도프트 실리콘막은 550℃이하, 바람직하게는 300~500℃의 범위 내에서 30~100Å의 두께로 비정질막으로 형성하고, 언도프트 실리콘막은 30~200Å의 두께로 형성한다. 이로써, 전체 희생 패턴층(22)의 전체 두께를 60~300Å 범위로 제어한다.
이어서, 도 4에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 희생 패턴층(22)과 식각 장벽층(14)을 식각한다. 이로써, 스토리지 노드 컨택 플러그(12) 상부가 노출된다. 즉, 희생 패턴층(22)은 패턴홀(20)의 내측벽에만 잔류되고 모두 다 제거된다.
이어서, 도 5에 도시된 바와 같이, MPS(Metastable polisilicon) 공정(26)을 실시하여 패턴홀(20)의 내측벽에 잔류된 희생 패턴층(22)에 MPS 그레인(grain)을 성장시켜 반구형(Hemispherical grain; HSG)(22a)을 형성한다. 이때, MPS 그레인의 성장정도는 반도체 소자의 목적에 따라 정전용량을 확보할 수 있는 범위 내에서 적절히 조절될 수 있다.
한편, MPS 공정(26)은 안정화 공정, 시드(seed)공정 및 어닐(anneal)공정으로 진행된다.
안정화 공정은 시드공정 전에 챔버 내부를 안정화시키기 위한 공정으로서 히트-업(heat-up) 단계와 벤트(vent) 단계로 분리된다. 먼저, 히트-업 단계는 550~700℃의 온도 범위 내에서 서서히 챔버 내부의 온도를 증가시키는 공정으로 45~55초, 바람직하게는 50초 동안 실시된다. 벤트 단계는 히트-업이 완료된 후 챔버 내부로 불활성기체를 주입시켜 9~11초, 바람직하게는 10초 동안 유지시키는 공정이다.
시드공정은 안정화 공정이 완료된 챔버 내부로 Si2H6 가스를 2~20sccm로 주입시켜 50~300초 동안 실시한다.
어닐공정은 시드공정이 완료된 후 600~650℃의 온도범위 내에서 50~400초 동안 실시한다.
이어서, 도 6에 도시된 바와 같이, 패턴홀(20)이 매립되도록 하부전극용 물질(28)을 증착한다. 이때, 하부전극용 물질(28)은 TiN, TaN, HfN, ZrN, Ru, RuO2, Pt, Ir 및 IrO2와 같은 일군의 금속물질 중 선택된 어느 하나의 금속물질로 형성한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 패턴홀(20) 내부에 하부전극용 물질(28)을 고립시킨다.
이어서, 도 7에 도시된 바와 같이, DHF(Diluted HF; 50:1 또는 100:1의 비율로 H202로 희석된 HF 용액) 또는 BOE(Bufferd Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)을 이용한 세정공정을 실시하여 희생 절연막(16)을 제거한다.
이어서, 희생 절연막(16)이 제거되어 노출된 희생 패턴층(22)을 제거한다. 이때, 희생 패턴층(22)을 제거하기 위한 식각공정은 NH4OH:H20나 HF:HNO3를 이용하여 실시하되, NH4OH:H20의 혼합비는 1:2~1:20으로 하고, HF:HNO3의 혼합비는 1:20으로 한다. 이로써, 표면이 반구형을 갖는 캐패시터의 스토리지 노드인 하부전극(28a)이 형성된다.
한편, 희생 절연막(16)을 제거하기 위한 상기 세정공정시 식각 장벽층(14)이 희생 절연막(16)의 하부에 존재하기 때문에 스토리지 노드 컨택 플러그(12)에 대한 손상은 일어나지 않는다.
이어서, 도 8에 도시된 바와 같이, 하부전극(28a)의 표면을 따라 유전체막(30)을 형성한다. 이때, 유전체막(30)은 피복성이 좋은 ALD(Atomic Layer Deposition) 방식으로 형성한다. 그리고, 그 물질로는 Al2O3, ZrO2, HfO2 및 Ta2O5, SrTiO3과 같이 유전상수가 9 이상인 유전막 중 선택된 어느 하나의 유전막 또는 이들이 혼합된 혼합막으로 형성한다. 또한, 유전체막(30)은 30~100Å의 두께로 증착한다.
예컨대, ALD 방식으로 Al2O3막을 이용하여 유전체막(30)을 형성하는 경우에 대해 설명하면 다음과 같다. ALD 방식을 이용한 증착공정은 챔버 내부의 압력을 0.1~10Torr로 유지하고, 온도를 25~500℃로 유지한 상태에서 Al2O3막이 30~100Å의 두께가 될 때까지 실시한다. 구체적으로, 알루미늄 소스인 TMA(Tri Methyl Aluminum, Al(CH3)3)를 0.1~10초 동안 챔버 내부로 유입시킨다. 그런 다음, 챔버 내 부로 불활성가스인 N2 가스를 0.1~10초 동안 유입시켜 원자층을 형성한 소스 가스 이외의 미반응 소스 가스를 제거한다. 그런 다음, 챔버 내부로 O3 가스를 0.1~10초 동안 유입시켜 하부전극(28a)의 표면에 증착된 원자층을 산화시킨다. 그런 다음, 챔버 내부에 N2 가스를 0.1~10초 동안 유입시켜 미반응된 O3 가스를 챔버 내부로 배출한다.
그리고, 원하는 두께로 Al2O3막을 형성하기 위하여 상기한 동작, 즉 Al 증착-N2 퍼지-O3 산화-N2 퍼지 공정을 한 사이클(cycle)로 하여 상기 사이클을 복수회 반복적으로 실시한다.
이어서, 유전체막(30) 상부를 덮도록 캐패시터의 상부전극(32)을 형성한다. 이때, 상부전극(32)은 하부전극(28a)과 동일한 물질, 예컨대 TiN, TaN, HfN, ZrN, Ru, RuO2, Pt, Ir 및 IrO2와 같은 일군의 금속물질 중 선택된 어느 하나의 금속물질로 형성한다. 이로써, 하부전극(28a), 유전체막(30) 및 상부전극(32)으로 이루어진 캐패시터(34)가 완성된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
먼저, 본 발명에 의하면, 표면에 반구형을 갖는 MIM 캐패시터의 하부전극을 형성함으로써 하부전극의 표면적을 증대시켜 캐패시터의 정전용량을 증대시킬 수 있다.
또한, 본 발명에 의하면, 도 7에 도시된 바와 같이 패턴홀을 하부전극 물질로 매립시킨 후 희생 절연막을 제거하는 방식으로 기둥 형태를 갖는 하부전극을 형성한 후 유전체막 및 상부전극을 순차적으로 형성함으로써 종래기술의 실린더 및 컨케이브 구조를 갖는 MIM 캐패시터 제조공정시 발생되는 피복성 열화문제를 해결할 수 있다.
또한, 본 발명에 의하면, 피복성 열화문제를 해결함으로써 누설전류 특성을 개선시킬 수 있다.
또한, 본 발명에 의하면, 도 7에 도시된 바와 같이, 희생 절연막 하부에 식각 장벽층이 존재하는 상태에서 희생 절연막 제거공정을 실시함으로써 희생 절연막 제거공정시 사용되는 식각용액에 의해 하부에 형성된 스토리지 노드 컨택 플러그 및 층간 절연막이 손상되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 스토리지 노드 컨택 플러그의 손상을 최소화함으로써 스토리지 노드와 스토리지 노드 컨택 플러그 간의 접촉 저항 증가에 의한 단일 비트 패일을 방지할 수 있다.
또한, 본 발명에 의하면, 층간 절연막의 손상을 최소화함으로써 비트라인과 캐패시터 상부전극의 브릿지(bridge) 또는 상부전극과 제1 금속배선 간의 브릿지를 방지할 수 있다.

Claims (21)

  1. 기판 상에 스토리지 노드 컨택 플러그가 개재된 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 식각 장벽층을 형성하는 단계;
    상기 식각 장벽층 상에 희생 절연막을 형성하는 단계;
    상기 희생 절연막을 식각하여 상기 스토리지 노드 컨택 플러그와 대응되는 부위에 패턴홀을 형성하는 단계;
    상기 패턴홀을 포함하는 전체 구조 상부면의 단차를 따라 희생 패턴층용 실리콘막을 형성하는 단계;
    후속 공정을 통해 형성될 하부전극 패턴용 희생 패턴층이 상기 스토리지 노드 컨택 플러그와 직접 접촉되지 않도록 에치백(etch back) 공정을 통해 상기 실리콘막과 상기 식각 장벽층을 식각하여 상기 스토리지 노드 컨택 플러그를 노출시키는 단계
    MPS(Metastable PoliSilicon) 공정을 실시하여 상기 실리콘막의 표면에 MPS 그레인을 성장시켜 반구형 구조를 갖는 상기 하부전극 패턴용 희생 패턴층을 형성하는 단계;
    상기 패턴홀이 매립되도록 상기 희생 패턴층 상에 하부전극용 물질을 형성하는 단계;
    상기 희생 절연막 및 상기 희생 패턴층을 제거하여 표면이 반구형 구조를 갖는 하부전극을 형성하는 단계;
    상기 하부전극의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막을 덮도록 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 희생 패턴층은 도프트 실리콘막과 언도프트 실리콘막의 적층 구조로 형 성하는 반도체 소자의 MIM 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 도프트 실리콘막은 300~500℃의 범위 내에서 30~100Å의 두께로 비정질막으로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 언도프트 실리콘막은 상기 도프트 실리콘막 증착공정과 인-시튜로 증착공정을 진행하여 30~200Å의 두께로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 MPS 공정은 Si2H6 가스를 이용한 시드공정을 실시하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 시드공정은 550~700℃의 온도에서 실시하는 반도체 소자의 MIM 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 시드공정은 상기 Si2H6 가스를 2~20sccm로 주입시켜 50~300초 동안 실시하는 반도체 소자의 MIM 캐패시터 제조방법.
  10. 제 7 항 내지 제 9 항 중 어느 하나의 항에 있어서,
    상기 MPS 공정은 600~650℃의 온도범위 내에서 50~400초 동안 어닐공정을 실시하는 단계를 더 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 MPS 공정은 상기 시드공정 전에 챔버 내부를 안정화시키는 안정화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  12. 제 11 항에 있어서, 상기 안정화 공정은,
    550~700℃의 온도 범위 내에서 서서히 챔버 내부의 온도를 증가시켜 45~55초 동안 실시하는 단계; 및
    상기 챔버 내부로 불활성기체를 주입시켜 9~11초 동안 유지시키는 단계
    를 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 희생 절연막은 산화막 계열의 물질로 형성하고, 상기 식각 장벽층은 질화막 계열의 물질로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 희생 절연막을 제거하기 위한 세정공정은 상기 식각 장벽층을 식각 정지층으로 이용하여 상기 희생 절연막만을 선택적으로 식각하는 반도체 소자의 MIM 캐패시터 제조방법.
  16. 제 15 항에 있어서,
    상기 세정공정은 DHF 용액 또는 BOE 용액을 이용하여 실시하는 반도체 소자의 MIM 캐패시터 형성방법.
  17. 제 1 항에 있어서,
    상기 희생 패턴층을 제거하기 위한 식각공정은 NH4OH:H20나 HF:HNO3를 이용하여 실시하는 반도체 소자의 MIM 캐패시터의 제조방법.
  18. 제 17 항에 있어서,
    상기 NH4OH:H20의 혼합비는 1:2~1:20으로 하고, 상기 HF:HNO3의 혼합비는 1:20으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  19. 제 1 항에 있어서,
    상기 하부전극용 물질 및 상기 상부전극은 TiN, TaN, HfN, ZrN, Ru, RuO2, Pt, Ir 및 IrO2와 같은 일군의 금속물질 중 선택된 어느 하나의 금속물질로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
  20. 제 1 항에 있어서,
    상기 유전체막은 Al2O3, ZrO2, HfO2 및 Ta2O5, SrTiO3과 같이 유전상수가 9 이상인 유전막 중 선택된 어느 하나의 유전막 또는 이들이 혼합된 혼합막으로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
  21. 제 20 항에 있어서,
    상기 유전체막은 ALD 방식으로 형성하는 반도체 소자의 MIM 캐패시터 제조방법.
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