KR100713915B1 - Fin Transistor and method for forming thereof - Google Patents

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Abstract

본 발명은 트랜지스터의 형성방법을 개시한다. 개시된 본 발명의 방법은, 활성영역이 돌출된 반도체기판을 마련하는 단계와, 상기 반도체기판의 활성영역 이외 영역 상에 소자분리막을 형성하는 단계와, 상기 활성영역의 채널영역 부분의 측면이 노출되도록 상기 소자분리막을 식각하는 단계와, 상기 활성영역의 상면 및 노출된 채널영역 부분의 측면 상에 제1게이트절연막을 형성하는 단계와, 상기 활성영역의 채널영역 부분의 측면 상에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계와, 상기 활성영역의 상면과 활성영역의 채널영역 측면 상에 서로 상이한 두께의 게이트 절연막이 형성되도록 상기 제1게이트절연막이 제거되어 활성영역의 노출된 채널영역 측면 및 제1게이트절연막이 형성된 활성영역의 상면 상에 제2게이트절연막을 형성하는 단계 및 상기 제2게이트절연막 및 소자분리막 상에 돌출된 활성영역을 감싸는 형태로 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of forming a transistor. The disclosed method includes providing a semiconductor substrate with an active region protruding, forming an isolation layer on a region other than the active region of the semiconductor substrate, and exposing side surfaces of the channel region portion of the active region. Etching the device isolation layer, forming a first gate insulating film on an upper surface of the active region and a side surface of an exposed channel region portion, and forming a first gate insulating film on a side surface of a channel region portion of the active region; Selectively removing the portions, and removing the first gate insulating layer to form gate insulating films having different thicknesses on the upper surface of the active region and the side of the channel region of the active region. Forming a second gate insulating film on the upper surface of the active region in which the first gate insulating film is formed, and the second gate insulating film and the element And forming a gate electrode in a form enclosing the active region protruding from the re-film.

Description

돌기형 트랜지스터 및 그의 형성방법{Fin Transistor and method for forming thereof}Fin transistor and method for forming thereof

도 1a 및 도 1b는 종래 기술에 따른 돌기형 트랜지스터 형성방법을 설명하기 위한 공정별 사시도.1A and 1B are perspective views illustrating processes for forming the protrusion transistor according to the prior art.

도 1c는 도 1b를 A-A' 방향으로 자른 단면도.1C is a cross-sectional view taken along the line AA ′ of FIG. 1B;

도 1d는 도 1b를 B-B' 방향으로 자른 단면도.FIG. 1D is a cross-sectional view of FIG. 1B taken along the line BB ′. FIG.

도 2는 기판의 활성영역 폭에 대한 문턱전압(Vt) 및 DIBL(Drain Induced Barrier Lowing)에 따른 결과를 나타낸 그래프.Figure 2 is a graph showing the results of the threshold voltage (Vt) and DIBL (Drain Induced Barrier Lowing) for the active area width of the substrate.

도 3a 내지 도 3d는 본 발명에 실시예에 따른 트랜지스터 형성방법을 설명하기 위한 공정별 사시도.3A to 3D are perspective views illustrating processes for forming a transistor according to an embodiment of the present invention.

도 3e는 도 3d를 A-A' 방향으로 자른 단면도.3E is a cross-sectional view taken along the line AA ′ of FIG. 3D;

도 3f는 도 3d를 B-B' 방향으로 자른 단면도.3F is a cross-sectional view taken along the line BB ′ in FIG. 3D.

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 트랜지스터 형성방법을 설명하기 위한 공정별 사시도.4A to 4D are perspective views illustrating processes for forming a transistor according to another embodiment of the present invention.

도 4e는 도 4d를 A-A' 방향으로 자른 단면도.4E is a cross-sectional view taken along the line AA ′ of FIG. 4D;

도 4f는 도 4d를 B-B' 방향으로 자른 단면도.4F is a cross-sectional view of FIG. 4D taken along the direction BB ′.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11,21: 반도체기판 12,22: 소자분리막11,21: semiconductor substrate 12,22: device isolation film

13,23: 제1게이트절연막 14,24: 제2게이트절연막13,23: first gate insulating film 14,24: second gate insulating film

15,25: 게이트전극15,25: gate electrode

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 돌기형 트랜지스터(Fin Transistor)의 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a fin transistor.

최근, 고집적 모스펫 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(length)와 폭(width)이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전기장(electric field) 증가에 따른 접합 누설 전류는 증가하고 있다. 이로 인해 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기 위해서는 채널 영역의 도핑농도가 증가되어 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다. 이에 따라, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.In recent years, as the design rule of the highly integrated MOSFET device is rapidly reduced, the channel length and width of the transistor are correspondingly reduced, and the doping concentration to the junction region is increased to increase the electric field. The junction leakage current is increasing. As a result, the transistor structure having a planar channel structure has reached a limit in improving the refresh characteristics by increasing the doping concentration of the channel region in order to obtain the threshold voltage value required by the highly integrated device. Accordingly, research on the idea and actual process development of the MOSFET device having a channel having a three-dimensional structure capable of expanding a channel region has been actively conducted.

이러한 노력의 하나로 최근 소자(device) 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서 돌기형 트랜지스터(Fin Transistor) 구조가 제안되었다. 상기 돌기형 트랜지스터는 필드영역을 식각해 활성영역을 돌출시킴으로써, 활성영역의 양측면 및 상부면을 노출시키고, 그런 다음, 돌출된 활성영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 활성영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(current drive) 특성이 획기적으로 향상된다. 이러한 장점으로 인해, 상기 돌기형 트랜지스터 구조는 차세대 초고집적 소자(device)를 구현할 수 있는 가장 이상적인 구조로 주목받고 있다.As one of such efforts, in the device field, a fin transistor structure has been proposed as a transistor having a channel having a three-dimensional structure. The protruding transistor has a structure in which the gate region is formed to etch the field region to protrude the active region, thereby exposing both sides and the upper surface of the active region, and then surround the protruding active region. Channels are formed on all three exposed surfaces of the circuit, greatly improving the current drive characteristics of the channels. Due to these advantages, the protruding transistor structure has attracted attention as an ideal structure for implementing a next generation ultra-high density device.

도 1a 및 도 1b는 종래 기술에 따른 돌기형 트랜지스터 제조방법을 설명하기 위한 공정별 사시도이다. 1A and 1B are perspective views illustrating processes for manufacturing the protrusion transistor according to the prior art.

도 1a를 참조하면, 활성영역을 한정하는 필드산화막(2)을 구비한 반도체기판(1)을 제공한 후, 상기 필드산화막(2) 일부 두께를 식각하여 활성영역을 돌출시킨다. 그런다음, 공지의 웰(well) 형성 및 채널 문턱전압 조절을 위한 이온주입을 수행한다.Referring to FIG. 1A, after providing a semiconductor substrate 1 having a field oxide film 2 defining an active region, a portion of the field oxide film 2 is etched to protrude the active region. Then, ion implantation for well-known well formation and channel threshold voltage adjustment is performed.

다음으로, 도 1b에 도시된 바와 같이, 상기 필드산화막(2) 상에 돌출된 활성영역을 감싸도록 게이트(6)를 형성한다. 여기서, 상기 게이트(6)는 게이트절연막(3), 게이트도전막(4) 및 하드마스크막(5)이 적층된 구조를 가진다.Next, as shown in FIG. 1B, the gate 6 is formed to surround the active region protruding from the field oxide film 2. Here, the gate 6 has a structure in which a gate insulating film 3, a gate conductive film 4, and a hard mask film 5 are stacked.

도 1c는 도 1b를 A-A' 방향으로 자른 단면도이며, 도 1d는 도 1b를 B-B' 방향으로 자른 단면도이다. FIG. 1C is a cross-sectional view of FIG. 1B taken along the line A-A ', and FIG. 1D is a cross-sectional view of FIG. 1B taken along the line B-B'.

이후, 도시하지는 않았으나, 상기 게이트(6) 양측 기판 영역에 소오스/드레인 영역을 형성하고, 계속해서, 공지의 후속공정을 차례로 수행하여 돌기형 트랜지스터를 제조한다. Subsequently, although not shown, source / drain regions are formed in the substrate regions on both sides of the gate 6, and then successive known processes are sequentially performed to manufacture the protrusion transistors.

그러나, 전술한 바와 같은 종래의 돌기형 트랜지스터의 제조방법은 다음과 같은 문제점이 있다.However, the conventional method of manufacturing the protruding transistor as described above has the following problems.

먼저, 도 2는 돌기형 트랜지스터에서 기판의 활성영역 폭에 대한 문턱전압 및 DIBL(Drain Induced Barrier Lowing)에 따른 결과를 나타낸 그래프로써, 돌기형 트랜지스터의 돌기부 폭이 폭이 감소할수록 DIBL은 개선되지만, 문턱전압(Vt)은 급격히 감소되는 것을 알 수 있다. First, FIG. 2 is a graph showing a result of threshold voltage and drain induced barrier low (DIBL) for the active area width of the substrate in the protruding transistor. As the width of the protruding transistor decreases, the DIBL is improved. It can be seen that the threshold voltage Vt decreases rapidly.

또한, 돌기형 트랜지스터의 문제점은, 같은 두께, 같은 종류의 게이트절연물질을 사용하는 경우, 활성영역의 탑 코너 부분에 전기장(E-field)이 집중하는 현상이 발생한다. 이러한 전기장 집중 현상은 활성영역의 폭이 작아질수록 심해지고, 이러한 원인으로 문턱전압이 감소하게 된다.In addition, the problem with the protruding transistor is that when the same thickness and the same type of gate insulating material are used, an electric field (E-field) is concentrated in the top corner of the active region. The electric field concentration phenomenon becomes worse as the width of the active region becomes smaller, and the threshold voltage decreases due to this cause.

따라서, 50nm 이하급 고집적 메모리 소자에 상기 돌기형 트랜지스터 형성기술을 응용하기 위해서는 문턱전압의 감소는 반드시 보완해야 한다. Therefore, the reduction of the threshold voltage must be compensated for in order to apply the protruding transistor forming technology to the 50nm or less high-integration memory device.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 돌기형 트랜지스터의 단점인 문턱전압 감소를 억제하여 우수한 전류구동 능력 및 단채널마진을 확보할 수 있는 돌기형 트랜지스터의 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art as described above, to form a projection transistor that can secure excellent current driving capability and short channel margin by suppressing the threshold voltage reduction which is a disadvantage of the projection transistor. The purpose is to provide a method.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 활성영역이 그 이외 영역 보다 돌출된 반도체기판; 상기 반도체기판의 활성영역 이외의 영역 상에 형성되며, 상기 활성영역의 채널영역 측면을 노출시키도록 형성된 소자분리막; 상기 활성영역의 상면 상에 형성된 제1게이트절연막; 상기 활성영역의 상면과 활성영역의 채널영역 측면 상에 서로 상이한 두께의 게이트 절연막이 형성되도록 상기 제1게이트절연막 및 활성영역의 노출된 채널영역 측면 상에 형성된 제2게이트절연막; 및 상기 제2게이트절연막 및 소자분리막 상에 돌출된 활성영역을 감싸는 형태로 형성된 게이트전극;을 포함하는 트랜지스터를 제공한다.In order to achieve the above object, the present invention, a semiconductor substrate protruding the active region than the other region; An isolation layer formed on a region other than the active region of the semiconductor substrate and formed to expose side surfaces of the channel region of the active region; A first gate insulating film formed on an upper surface of the active region; A first gate insulating layer and a second gate insulating layer formed on an exposed channel region side of the active region such that a gate insulating layer having a different thickness is formed on an upper surface of the active region and a side of the channel region of the active region; And a gate electrode formed to surround an active region protruding from the second gate insulating layer and the device isolation layer.

여기서, 상기 소자분리막은 상기 제1게이트절연막 및 제2게이트절연막을 포함한 돌출된 활성영역과 동일 높이를 갖도록 형성된 것을 특징으로 한다.The device isolation layer may be formed to have the same height as the protruding active region including the first gate insulation layer and the second gate insulation layer.

상기 제1게이트절연막 및 제2게이트절연막은 각각 10∼50Å 두께를 갖는 것을 특징으로 한다.The first gate insulating film and the second gate insulating film each have a thickness of 10 to 50 kHz.

또한, 본 발명은, 활성영역이 돌출된 반도체기판을 마련하는 단계; 상기 반도체기판의 활성영역 이외 영역 상에 소자분리막을 형성하는 단계; 상기 활성영역의 채널영역 측면이 노출되도록 상기 소자분리막을 식각하는 단계; 상기 활성영역의 상면 및 노출된 채널영역 측면 상에 제1게이트절연막을 형성하는 단계; 상기 활성영역의 채널영역 측면 상에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계; 상기 활성영역의 상면과 활성영역의 채널영역 측면 상에 서로 상이한 두께의 게이트 절연막이 형성되도록 상기 제1게이트절연막이 제거되어 활성영역의 노출된 채널영역 측면 및 제1게이트절연막이 형성된 활성영역의 상면 상에 제2게이트절연막을 형성하는 단계; 및 상기 제2게이트절연막 및 소자분리막 상에 돌출된 활성영역을 감싸는 형태로 게이트전극을 형성하는 단계;를 포함하는 트랜지스터를 제공한다.In addition, the present invention comprises the steps of providing a semiconductor substrate protruding the active region; Forming an isolation layer on a region other than an active region of the semiconductor substrate; Etching the device isolation layer to expose side surfaces of the channel region of the active region; Forming a first gate insulating film on an upper surface of the active region and on side surfaces of the exposed channel region; Selectively removing a portion of the first gate insulating layer formed on a side of the channel region of the active region; The first gate insulating layer is removed so that a gate insulating layer having a different thickness is formed on the upper surface of the active region and the side of the channel region of the active region so that the exposed side of the channel region and the upper surface of the active region where the first gate insulating layer are formed. Forming a second gate insulating film on the substrate; And forming a gate electrode on the second gate insulating layer and the device isolation layer so as to surround the active region protruding from the second gate insulating layer and the device isolation layer.

여기서, 상기 소자분리막을 식각하는 단계는 활성영역의 채널영역 측면을 노출시킴과 아울러 상기 제1 및 제2게이트절연막을 포함한 활성영역의 높이와 동일 높이를 갖도록 수행하는 것을 특징으로 한다.The etching of the device isolation layer may be performed to expose side surfaces of the channel region of the active region and to have the same height as that of the active region including the first and second gate insulating layers.

상기 제1게이트절연막 및 제2게이트절연막을 형성하는 단계는 퍼니스 및 급 속열처리(RTP) 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건에서 O2, H2 및 H2O 증기로 구성되는 그룹으로 어느 하나 또는 혼합된 산화 소스를 사용하여 형성하는 것을 특징으로 한다. 상기 제1게이트절연막 및 제2게이트절연막은 각각 10∼50Å 두께로 형성하는 것을 특징으로 한다.The forming of the first gate insulating film and the second gate insulating film is a furnace and rapid heat treatment (RTP) process comprising a group consisting of O 2, H 2, and H 2 O steam at a temperature of 700 to 1000 ° C. and a pressure of 1 to 10 torr. It is characterized by forming using one or a mixed oxidation source. The first gate insulating film and the second gate insulating film are each formed to have a thickness of 10 to 50 kHz.

상기 활성영역의 채널영역 측면 상에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계는, 기판 결과물 상에 활성영역의 상면에 형성된 제1게이트절연막 부분을 가리도록 감광막패턴을 형성하는 단계; 상기 기판 결과물에 대해 습식식각을 수행하여 감광막패턴으로 가려지지 않은 활성영역의 노출된 채널영역 측면에 형성된 제1게이트절연막을 제거하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성되는 것을 특징으로 한다.Selectively removing the portion of the first gate insulating layer formed on the side of the channel region of the active region may include forming a photoresist pattern on the substrate resultant to cover the portion of the first gate insulating layer formed on the upper surface of the active region; Performing a wet etch on the substrate result to remove the first gate insulating layer formed on the exposed channel region side of the active region not covered by the photoresist pattern; And removing the photosensitive film pattern.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 공정별 사시도이다. 3A to 3D are perspective views illustrating processes for manufacturing a transistor according to an embodiment of the present invention.

도 3a을 참조하면, 반도체 기판(11)의 활성영역이 돌출되도록 필드영역을 식각하여 트랜치를 형성한 후, 상기 트랜치에 산화막을 매립시켜 필드산화막(12)을 형성한다. 상기 필드산화막(12)은 공지의 STI(shallow trench isolation) 공정에 따라 형성한다. 그런다음, 상기 활성영역의 채널영역 측면이 노출되도록 상기 소자분리막(12)을 식각한다.Referring to FIG. 3A, after forming a trench by etching a field region to protrude an active region of the semiconductor substrate 11, an oxide layer is embedded in the trench to form a field oxide layer 12. The field oxide film 12 is formed according to a known shallow trench isolation (STI) process. Then, the device isolation layer 12 is etched to expose side surfaces of the channel region of the active region.

여기서, 상기 필드산화막(12)을 식각하는 단계는 활성영역의 채널영역 측면을 노출시킴과 아울러 후속 제1 및 제2게이트절연막을 포함한 활성영역의 높이와 동일 높이를 갖도록 수행한다.The etching of the field oxide layer 12 may be performed to expose side surfaces of the channel region of the active region and to have the same height as that of the active region including the first and second gate insulating layers.

도 3b를 참조하면, 상기 활성영역의 상면 및 활성영역의 노출된 채널영역 부분의 측면 상에 제1게이트절연막(13)을 10∼50Å 두께로 형성한다. 그런다음, 상기 기판 결과물 상에 활성영역의 상면에 형성된 제1게이트절연막(13) 부분을 가리는 감광막패턴(미도시)을 형성한 후, 기판 결과물에 대해 습식식각을 수행하여 감광막패턴으로 가려지지 않은 활성영역의 노출된 채널영역 측면에 형성된 제1게이트절연막을 제거한다. Referring to FIG. 3B, the first gate insulating layer 13 is formed to have a thickness of about 10 to about 50 micrometers on the upper surface of the active region and the side surface of the exposed channel region portion of the active region. Then, after forming a photoresist pattern (not shown) covering the portion of the first gate insulating film 13 formed on the upper surface of the active region on the substrate resultant, by performing wet etching on the substrate resultant is not covered by the photoresist pattern The first gate insulating layer formed on the exposed channel region side of the active region is removed.

여기서, 상기 제1게이트절연막은 퍼니스(furnace) 및 급속열처리(Rapid thermal Porocess: RTP) 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건에서 O2, H2 및 H2O 증기 중에서 어느 하나 또는 혼합된 산화 소스를 사용하여 형성한다. Here, the first gate insulating film is any one or mixed oxidation of O 2, H 2, and H 2 O steam at a temperature of 700 to 1000 ° C. and a temperature of 1 to 10 torr by a furnace and rapid thermal treatment (RTP) process. Form using sauce.

도 3c를 참조하면, 상기 제1게이트절연막(13) 및 제1게이트절연막이 제거되어 노출된 활성영역의 채널영역 측면 상에 제2게이트절연막(14)을 10∼50Å 두께로 형성한다.Referring to FIG. 3C, the first gate insulating layer 13 and the first gate insulating layer are removed to form a second gate insulating layer 14 having a thickness of about 10 to about 50 micrometers on the side of the channel region of the exposed active region.

여기서, 상기 제2게이트절연막(14)은 상기 제1게이트절연막 형성과정과 동일하게 퍼니스 및 급속열처리 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건에서 O2, H2 및 H2O 증기 중에서 어느 하나 또는 혼합된 산화 소스를 사용하여 형성한다.Here, the second gate insulating film 14 may be any one of O 2, H 2, and H 2 O steam at a temperature of 700 to 1000 ° C. and a pressure of 1 to 10 torr in a furnace and a rapid heat treatment process in the same manner as the first gate insulating film forming process. It is formed using a mixed oxidation source.

여기서, 본 발명은 활성영역의 상면 및 활성영역의 노출된 채널영역 측면 상에 제1게이트절연막(13)을 형성한 후, 상기 활성영역의 노출된 채널영역 측면 상에 형성된 제1게이트절연막을 제거한 다음, 상기 제1게이트절연막(13) 및 제1게이트절연막이 제거된 활성영역의 노출된 채널영역 측면 상에 제2게이트절연막(14)을 형성하여 활성영역의 상면과 활성영역의 노출된 채널 영역 측면에 형성된 게이트절연물질 두께를 상이하게 하여 탑 코너 부분에 발생하는 전기장 집중 현상을 방지할 수 있다.According to the present invention, after the first gate insulating layer 13 is formed on the upper surface of the active region and the exposed channel region side of the active region, the first gate insulating layer formed on the exposed channel region side of the active region is removed. Next, the second gate insulating layer 14 is formed on the exposed channel region side of the active region from which the first gate insulating layer 13 and the first gate insulating layer are removed, thereby forming an upper surface of the active region and an exposed channel region of the active region. By varying the thickness of the gate insulating material formed on the side surface, it is possible to prevent the electric field concentration phenomenon occurring in the top corner portion.

따라서, 본 발명은 전기장 집중 현상을 방지할 수 있어, 활성영역의 폭 감소에 따른 문턱전압 감소를 억제할 수 있으며, 단채널마진(short channel margin) 확보 및 높은 전류구동 능력을 확보할 수 있다.Therefore, the present invention can prevent the electric field concentration phenomenon, it is possible to suppress the reduction of the threshold voltage due to the reduction of the width of the active area, it is possible to secure a short channel margin and high current driving capability.

도 3d를 참조하면, 상기 제2게이트절연막(14) 및 소자분리막(12) 상에 돌출된 활성영역을 감싸는 형태로 게이트전극(15)을 형성한다.Referring to FIG. 3D, the gate electrode 15 is formed to surround the active region protruding from the second gate insulating layer 14 and the device isolation layer 12.

여기서, 게이트전극(15)은 게이트도전막 및 하드마스크막이 적층된 구조를 가진다.Here, the gate electrode 15 has a structure in which a gate conductive film and a hard mask film are stacked.

도 3e는 도 3d를 A-A' 방향으로 자른 단면도이며, 도 3f는 도 3d를 B-B' 방향으로 자른 단면도이다. FIG. 3E is a cross-sectional view taken along the line AA ′ of FIG. 3D, and FIG. 3F is a cross-sectional view taken along the line B-B ′ of FIG. 3D.

이후, 도시하지는 않았으나, 상기 게이트(15) 양측 기판 영역에 소오스/드레인 영역을 형성하여 돌기형 트랜지스터를 제조방법을 완성한다. Subsequently, although not shown, a source / drain region is formed in both substrate regions of the gate 15 to complete the manufacturing method of the protruding transistor.

(다른 실시예)(Other embodiment)

도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 트랜지스터의 형성방법을 설명하기 위한 공정별 사시도이다.4A to 4E are perspective views illustrating processes for forming a transistor according to another embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(21)의 활성영역이 돌출되도록 필드영역을 식각하여 트랜치를 형성한 후, 상기 트랜치에 산화막을 매립시켜 필드산화막(22)을 형성한다. 상기 필드산화막(22)은 공지의 STI(shallow trench isolation) 공정에 따라 형성한다. 그런다음, 상기 필드산화막(22)의 일부 두께를 식각하여 활성영역을 돌출시킨다. 그런다음, 공지의 웰(well) 형성 및 채널 문턱전압 조절을 위한 이온주입을 수행한다.Referring to FIG. 4A, after forming a trench by etching a field region to protrude an active region of the semiconductor substrate 21, an oxide layer is embedded in the trench to form a field oxide layer 22. The field oxide film 22 is formed according to a known shallow trench isolation (STI) process. Then, the thickness of the field oxide layer 22 is etched to protrude the active region. Then, ion implantation for well-known well formation and channel threshold voltage adjustment is performed.

도 4b를 참조하면, 상기 활성영역의 상면 및 활성영역의 채널영역 측면 상에 제1게이트절연막(23)을 10∼50Å 두께로 형성한다. 그런다음, 상기 기판 결과물 상에 활성영역의 상면에 형성된 제1게이트절연막(23) 부분을 가리는 감광막패턴(미도시)을 형성한 후, 기판 결과물에 대해 습식식각을 수행하여 감광막패턴으로 가려지지 않은 활성영역의 노출된 채널영역 측면에 형성된 제1게이트절연막을 제거한다. Referring to FIG. 4B, a first gate insulating film 23 is formed on the upper surface of the active region and on the side of the channel region of the active region to have a thickness of 10 to 50 μm. Then, after forming a photoresist pattern (not shown) covering the portion of the first gate insulating film 23 formed on the upper surface of the active region on the substrate resultant, by performing wet etching on the substrate resultant is not covered by the photoresist pattern The first gate insulating layer formed on the exposed channel region side of the active region is removed.

여기서, 상기 제1게이트절연막(23)은 퍼니스(furnace) 및 급속열처리(Rapid thermal Porocess: RTP) 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건에서 O2, H2 및 H2O 증기 중에서 어느 하나 또는 혼합된 산화 소스를 사용하여 형성한다. Here, the first gate insulating film 23 is any one of O2, H2, and H2O steam at a temperature of 700 to 1000 ° C and a pressure of 1 to 10 torr by a furnace and rapid thermal treatment (RTP) process. It is formed using a mixed oxidation source.

도 4c를 참조하면, 상기 제1게이트절연막(23) 및 제1게이트절연막이 제거된 활성영역의 채널영역 측면 상에 제2게이트절연막(24)을 10∼50Å 두께로 형성한다.Referring to FIG. 4C, the second gate insulating film 24 is formed on the side of the channel region of the active region from which the first gate insulating film 23 and the first gate insulating film are removed.

여기서, 상기 제2게이트절연막(24)은 상기 제1게이트절연막 형성과정과 동일하게 퍼니스 및 급속열처리 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건 에서 O2, H2 및 H2O 증기 중에서 어느 하나 또는 혼합된 산화 소스를 사용하여 형성한다.Here, the second gate insulating film 24 may be any one of O 2, H 2, and H 2 O steam at a temperature of 700 to 1000 ° C. and a pressure of 1 to 10 torr by furnace and rapid heat treatment processes in the same manner as forming the first gate insulating film. It is formed using a mixed oxidation source.

여기서, 본 발명은 활성영역의 상면 및 활성영역의 채널영역 측면 상에 제1게이트절연막(23)을 형성한 후, 상기 활성영역의 채널영역 측면 상에 형성된 제1게이트절연막을 제거한 다음, 상기 제1게이트절연막(23) 및 제1게이트절연막이 제거된 활성영역의 채널영역 측면 상에 제2게이트절연막(24)을 형성하여 활성영역의 상면과 활성영역의 채널 영역 측면에 형성된 게이트절연물질 두께를 상이하게 하여 탑 코너 부분에 발생하는 전기장 집중 현상을 방지할 수 있다.Here, after the first gate insulating film 23 is formed on the upper surface of the active region and the side of the channel region of the active region, the first gate insulating layer formed on the side of the channel region of the active region is removed, and then the first gate insulating layer 23 is removed. The gate insulating material thickness formed on the upper surface of the active region and the channel region side of the active region is formed by forming the second gate insulating layer 24 on the side of the channel region of the active region from which the first gate insulating layer 23 and the first gate insulating layer are removed. By differently, the electric field concentration phenomenon which arises in a top corner part can be prevented.

따라서, 본 발명은 전기장 집중 현상을 방지할 수 있어, 활성영역의 폭 감소에 따른 문턱전압 감소를 억제할 수 있으며, 단채널마진(short channel margin) 확보 및 높은 전류구동 능력을 확보할 수 있다.Therefore, the present invention can prevent the electric field concentration phenomenon, it is possible to suppress the reduction of the threshold voltage due to the reduction of the width of the active area, it is possible to secure a short channel margin and high current driving capability.

도 4d를 참조하면, 상기 제2게이트절연막(24) 및 소자분리막(22) 상에 돌출된 활성영역을 감싸는 형태로 게이트전극(25)을 형성한다.Referring to FIG. 4D, the gate electrode 25 is formed to surround the active region protruding from the second gate insulating layer 24 and the device isolation layer 22.

여기서, 게이트전극(25)은 게이트도전막 및 하드마스크막이 적층된 구조를 가진다.Here, the gate electrode 25 has a structure in which a gate conductive film and a hard mask film are stacked.

도 4e는 도 4d를 A-A' 방향으로 자른 단면도이며, 도 4f는 도 4d를 B-B' 방향으로 자른 단면도이다. 4E is a cross-sectional view taken along the line AA ′ of FIG. 4D, and FIG. 4F is a cross-sectional view taken along the line B-B ′ of FIG. 4D.

이후, 도시하지는 않았으나, 상기 게이트(25) 양측 기판 영역에 소오스/드레인 영역을 형성하여 돌기형 트랜지스터를 제조방법을 완성한다. Subsequently, although not shown, a source / drain region is formed in both substrate regions of the gate 25 to complete the method of manufacturing the protruding transistor.

이상에서와 같이, 본 발명은 게이트절연물질의 두께를 활성영역의 상면과 활성영역의 노출된 채널 영역 측면에 상이하게 형성함으로써, 활성영역의 탑 코너에 발생하는 전기장 집중 현상을 방지할 수 있다. As described above, the present invention can prevent the electric field concentration phenomenon occurring at the top corner of the active region by forming the thickness of the gate insulating material differently on the upper surface of the active region and the side of the exposed channel region of the active region.

따라서, 본 발명은 활성영역의 탑 코너에 발생하는 전기장 집중 현상을 방지함으로 인해서, 활성영역의 폭 감소에 따른 문턱전압 감소 및 리프레쉬 특성 열화 문제를 억제할 수 있으며, 결과적으로, 단채널 마진을 확보할 수 있으며, 높은 전류구동 능력을 가질수 있다.Accordingly, the present invention can prevent the electric field concentration phenomenon occurring at the top corner of the active region, thereby reducing the problem of threshold voltage reduction and the deterioration of the refresh characteristics due to the width of the active region, resulting in short channel margin It can have high current driving capability.

이상, 여기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.Hereinbefore, the present invention has been illustrated and described with reference to specific preferred embodiments, but the present invention is not limited thereto, and it does not depart from the spirit or the field of the present invention provided by the following claims. It will be readily apparent to those skilled in the art that the present invention may be modified and changed in various ways.

Claims (8)

활성영역이 그 이외 영역 보다 돌출된 반도체기판; A semiconductor substrate in which the active region protrudes from the other regions; 상기 반도체기판의 활성영역 이외의 영역 상에 형성되며, 상기 활성영역의 채널영역 측면을 노출시키도록 형성된 소자분리막; An isolation layer formed on a region other than the active region of the semiconductor substrate and formed to expose side surfaces of the channel region of the active region; 상기 활성영역의 상면 상에 형성된 제1게이트절연막; A first gate insulating film formed on an upper surface of the active region; 상기 활성영역의 상면과 활성영역의 채널영역 측면 상에 서로 상이한 두께의 게이트 절연막이 형성되도록 상기 제1게이트절연막 및 활성영역의 노출된 채널영역 측면 상에 형성된 제2게이트절연막; 및A first gate insulating layer and a second gate insulating layer formed on an exposed channel region side of the active region such that a gate insulating layer having a different thickness is formed on an upper surface of the active region and a side of the channel region of the active region; And 상기 제2게이트절연막 및 소자분리막 상에 돌출된 활성영역을 감싸는 형태로 형성된 게이트전극;을 포함하는 것을 특징으로 하는 트랜지스터.And a gate electrode formed to surround an active region protruding from the second gate insulating layer and the device isolation layer. 제 1 항에 있어서, 상기 소자분리막은 상기 제1게이트절연막 및 제2게이트절연막을 포함한 돌출된 활성영역과 동일 높이를 갖도록 형성된 것을 특징으로 하는 트랜지스터.The transistor of claim 1, wherein the device isolation layer is formed to have the same height as a protruding active region including the first gate insulating layer and the second gate insulating layer. 제 1 항에 있어서, 상기 제1게이트절연막 및 제2게이트절연막은 각각 10∼50Å 두께를 갖는 것을 특징으로 하는 트랜지스터. The transistor according to claim 1, wherein the first gate insulating film and the second gate insulating film each have a thickness of 10 to 50 kHz. 활성영역이 돌출된 반도체기판을 마련하는 단계; Providing a semiconductor substrate on which an active region protrudes; 상기 반도체기판의 활성영역 이외 영역 상에 소자분리막을 형성하는 단계; Forming an isolation layer on a region other than an active region of the semiconductor substrate; 상기 활성영역의 채널영역 측면이 노출되도록 상기 소자분리막을 식각하는 단계; Etching the device isolation layer to expose side surfaces of the channel region of the active region; 상기 활성영역의 상면 및 활성영역의 노출된 채널영역 측면 상에 제1게이트절연막을 형성하는 단계; Forming a first gate insulating film on an upper surface of the active region and on an exposed channel region side of the active region; 상기 활성영역의 노출된 채널영역 측면 상에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계; Selectively removing a portion of the first gate insulating layer formed on an exposed channel region side of the active region; 상기 활성영역의 상면과 활성영역의 채널영역 측면 상에 서로 상이한 두께의 게이트 절연막이 형성되도록 상기 제1게이트절연막이 제거되어 활성영역의 노출된 채널영역 측면 및 제1게이트절연막이 형성된 활성영역의 상면 상에 제2게이트절연막을 형성하는 단계; 및The first gate insulating layer is removed so that a gate insulating layer having a different thickness is formed on the upper surface of the active region and the side of the channel region of the active region so that the exposed side of the channel region and the upper surface of the active region where the first gate insulating layer are formed. Forming a second gate insulating film on the substrate; And 상기 제2게이트절연막 및 소자분리막 상에 돌출된 활성영역을 감싸는 형태로 게이트전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법. And forming a gate electrode on the second gate insulating layer and the device isolation layer so as to surround the active region protruding from the second gate insulating layer and the device isolation layer. 제 4 항에 있어서, 상기 소자분리막을 식각하는 단계는 활성영역의 채널영역 측면을 노출시킴과 아울러 상기 제1 및 제2게이트절연막을 포함한 활성영역의 높이와 동일 높이를 갖도록 수행하는 것을 특징으로 하는 트랜지스터의 제조방법. The method of claim 4, wherein the etching of the device isolation layer exposes side surfaces of the channel region of the active region and has the same height as that of the active region including the first and second gate insulating layers. Method for manufacturing a transistor. 제 4 항에 있어서, 상기 제1게이트절연막 및 제2게이트절연막을 형성하는 단계는 퍼니스 및 급속열처리(RTP) 공정으로 700∼1000℃ 온도 및 1∼10torr 압력의 조건에서 O2, H2 및 H2O 증기로 구성되는 그룹으로 어느 하나 또는 혼합된 산화 소스를 사용하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법. The method of claim 4, wherein the forming of the first gate insulating film and the second gate insulating film is performed by O 2, H 2, and H 2 O steam at a temperature of 700 to 1000 ° C. and a pressure of 1 to 10 torr by furnace and rapid heat treatment (RTP) process. A method for manufacturing a transistor, characterized in that formed using any one or a mixed oxidation source in a group consisting. 제 4 항에 있어서, 상기 제1게이트절연막 및 제2게이트절연막은 각각 10∼50Å 두께로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법. The method of manufacturing a transistor according to claim 4, wherein the first gate insulating film and the second gate insulating film are each formed in a thickness of 10 to 50 kHz. 제 4 항에 있어서, 상기 활성영역의 채널영역 측면 상에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계는,The method of claim 4, wherein selectively removing the portion of the first gate insulating layer formed on the side of the channel region of the active region, 기판 결과물 상에 활성영역의 상면에 형성된 제1게이트절연막 부분을 가리도록 감광막패턴을 형성하는 단계; 상기 기판 결과물에 대해 습식식각을 수행하여 감광막패턴으로 가려지지 않은 활성영역의 노출된 채널영역 측면에 형성된 제1게이트절연막을 제거하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성되는 것을 특징으로 하는 트랜지스터의 제조방법. Forming a photoresist pattern on the substrate resultant to cover a portion of the first gate insulating layer formed on the upper surface of the active region; Performing a wet etch on the substrate result to remove the first gate insulating layer formed on the exposed channel region side of the active region not covered by the photoresist pattern; And removing the photoresist pattern.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050002259A (en) * 2003-06-30 2005-01-07 삼성전자주식회사 Method for fabricating a finfet in a semiconductor device
KR20050017584A (en) * 2003-08-14 2005-02-22 삼성전자주식회사 Silicon fin for finfet and method for fabricating the same

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