KR100712358B1 - 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된다마신 배선 구조체 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000010949 copper Substances 0.000 claims abstract description 83
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 78
- 229910052802 copper Inorganic materials 0.000 claims abstract description 78
- 230000008569 process Effects 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 239000010410 layer Substances 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 36
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 31
- 239000000956 alloy Substances 0.000 claims abstract description 31
- 238000010438 heat treatment Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 239000011777 magnesium Substances 0.000 claims description 9
- 239000011572 manganese Substances 0.000 claims description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 5
- 229910052749 magnesium Inorganic materials 0.000 claims description 5
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052748 manganese Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 229910016570 AlCu Inorganic materials 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 230000008901 benefit Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 60
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000001737 promoting effect Effects 0.000 description 3
- 229910018565 CuAl Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum (Al) Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
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Abstract
본 발명의 실시예에 따른 반도체 소자의 다마신 배선 형성 방법은 반도체 기판위에 층간 절연막이 형성되고, 상기 층간 절연막에 다마신 패턴이 형성되는 단계; 상기 층간 절연막 위에 씨드막이 증착되는 단계; 상기 씨드막 위에 금속막이 증착되는 단계; 상기 금속막 위에 구리배선이 채워지고, 열처리 공정이 수행되는 단계; 및 상기 열처리 공정에 의해 상기 금속막은 화학반응되고, 이에 따라 상기 금속막은 구리가 포함된 합금막이 되는 단계;가 포함된다.
제안되는 바와 같은 반도체 소자의 다마신 배선 형성 방법에 의해서, 구리배선의 경도가 증가하게 되고, 이에 따라 CMP 공정의 능력이 증가하게 되는 장점이 있다.
또한, 구리 배선층 아래에 합금층이 형성됨으로써, 금속배선에서 구리배선의 결정립 크기를 조절할 수 있는 장점이 있다.
또한, 반도체 소자의 고집적화에 따라 층간 상호접속 및 반도체 소자의 신뢰성이 향상되는 효과가 있다.
반도체 소자, 다마신 배선
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다마신 배선 형성 방법을 설명하는 도면.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 다마신 배선 형성 방법을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 제 1층간 절연막 3 : 제 2층간 절연막
4 : 확산 방지막 5 : 씨드막 6 : 금속막
7 : 구리배선 8 : 합금막 10 : 다마신 패턴
본 발명은 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자에 관한 것으로서, 상세하게는, 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 제조된 다마신 배선 구조체에 관한 것이다.
일반적으로, 반도체 소자의 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다. 이러한 금속배선의 재료로는 알루미늄(Al), 알루미늄 합금 및 텅스텐(W)등이 널리 사용되고 있다.
그러나, 반도체 소자가 고집적화됨에 따라 이러한 금속들은 낮은 녹는점과 높은 비저항으로 인하여 고집적화된 반도체 소자에 더이상 적용이 어렵게 되었다.
이러한 종래의 금속 배선을 대체하는 재료로서, 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni)등이 사용되고 있으며, 그 중에서 특히 비저항이 낮고 전자 이동(electro migration:EM)과 스트레스 이동(stress migration:SM)등에 대한 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 사용되고 있는 추세이다.
이러한 구리를 이용한 배선은 주로 다마신 공정에 의해 수행되고 있다. 다마신 공정은 사진 공정 및 식각 공정을 통해 절연막 속에 트렌치를 형성하고, 상기 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣은 후 필요한 배선 이외의 도전 물질을 에치백 또는 CMP(Chemical Mechanical Polishing)등의 방법을 이용하여 제거함으로써, 트렌치 모양의 배선을 형성하는 공정이다.
상기 다마신 공정에서, 트렌치를 완전히 매립하기 위해 충분한 두께의 도전막을 증착시킨 후에 트렌치 이외의 영역에 있는 두꺼운 도전막을 CMP 공정을 통해 연마(polishing)하게 되는데, 이때 과도한 연마 또는 증가된 CMP 공정속도에 의해 트렌치 내의 도전막 표면이 오목하게 파여지는 디싱(dishing) 현상 또는 스크래치(scratch)가 발생하게 된다.
그리고, 디싱 현상 또는 스크래치가 발생한 구리 배선은 상부 구리 금속 비아와의 연결이 원활히 이루어지지 않아, 전기가 통하지 않게 되거나 저항이 높아져서 소자의 신뢰성에 영향을 주게 되는 문제점이 있다.
나아가, 스크래치가 심할 경우에는 구리 배선이 상부 금속층과 연결이 되지 않아 소자 수율 저하를 유발하게 되는 문제점이 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 작은 선폭의 구리배선인 경우에도 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된 다마신 배선 구조체를 제안하는 것을 목적으로 한다.
또한, 구리배선의 평탄화 작업시 스크래치가 발생되지 않도록 하는 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된 다마신 배선 구조체를 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 다마신 배선 형성 방법은 반도체 기판위에 층간 절연막이 형성되고, 상기 층간 절연막에 다마신 패턴이 형성되는 단계; 상기 층간 절연막 위에 씨드막이 증착되는 단계; 상기 씨드막 위에 금속막이 증착되는 단계; 상기 금속막 위에 구리배선이 채워지고, 열처리 공정이 수행되는 단계; 및 상기 열처리 공정에 의해 상기 금속막은 화학반응되고, 이에 따라 상기 금속막은 구리가 포함된 합금막이 되는 단계;가 포 함된다.
또한, 반도체 소자의 다마신 패턴 형성 방법은 다마신 패턴에 구리를 채워 다마신 배선을 형성하는 방법에 있어서, 소정의 금속이 PVD 또는 CVD 공정에 의해 증착되어, 상기 다마신 패턴에 금속막이 형성되는 단계; 상기 금속막 위에 구리배선이 형성되고, 소정의 열처리 공정이 수행되는 단계; 및 상기 열처리 공정에 의해 상기 금속막은 주변의 구리와 화학반응하여, 구리원소가 포함되는 합금막으로 이루어지는 단계;가 포함된다.
다른 측면에 따른 본 발명의 다마신 배선 구조체는 반도체 기판; 상기 반도체 기판 위에 형성되고, 다마신 패턴이 포함되는 층간 절연막; 상기 다마신 패턴내에 형성되고, 소정의 열처리 공정에 의해 구리원소가 포함되는 합금으로 이루어지는 합금막; 및 상기 합금막 위에 채워지는 구리배선;이 포함된다.
제안되는 바와 같은 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된 다마신 배선 구조체에 의해서, 구리배선의 경도가 증가하게 되고, 이에 따라 CMP 공정의 능력이 증가하게 되는 장점이 있다.
또한, 구리 배선층 아래에 합금층이 형성됨으로써, 금속배선에서 구리배선의 결정립 크기를 조절할 수 있는 장점이 있다.
또한, 반도체 소자의 고집적화에 따라 층간 상호접속 및 반도체 소자의 신뢰성이 향상되는 효과가 있다.
이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다마신 배선 형성 방법을 설명하는 도면이다.
도 1을 참조하면, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 제 1층간 절연막(2)과 제 2층간 절연막(3)이 순차적으로 적층된다.
그리고, 상기 제 1 및 제 2층간 절연막(2,3)에 사진 및 식각 공정을 수행하여 도시된 바와 같이 다마신 패턴(10)을 형성시킨다.
한편, 상기 제 1층간 절연막(2)과 반도체 기판(1) 사이 즉, 상기 반도체 기판(1) 위에는 상기 제 1층간 절연막을 식각할 경우에 식각 정지점으로 이용하기 위한 제 1식각 저지막이 더 형성될 수 있다.
그리고, 상기 제 1층간 절연막(2)과 제 2층간 절연막(3) 사이 즉, 상기 제 1층간 절연막(2) 위에도 제 2식각 저지막이 더 형성될 수 있다. 이 경우, 식각 저지막은 PECVD(Plasma Enhanced CVD)장비를 이용하여 질화막(SiN)으로 형성될 수 있 다.
그 다음, 도 2를 참조하면, 다마신 패턴(10)이 형성됨에 따라 노출되는 부위에 확산 방지막(4)과 씨드막(5)을 순차적으로 증착시킨다.
상세히, 상기 확산 방지막(4)은 상기 다마신 패턴(10)에 채워질 구리배선의 구리가 층간 절연막(2)(3)으로 확산되는 것을 방지하는 역할을 수행한다.
그리고, 상기 확산 방지막(4)은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition)을 이용하여 형성하며, 그 물질로는 Ti, TiN 또는 이들의 적층구조가 사용될 수 있으며, Ta, TaN 또는 이들의 적층구조가 사용될 수도 있다.
또한, 상기 확산 방지막(4)위에는 씨드막(5)이 형성되고, 상기 씨드막(5)은 상기 다마신 패턴(1)에 채워질 구리배선에 전자를 원활히 공급하여, 상기 구리배선의 성장을 촉진시키는 역할을 수행한다.
그리고, 상기 씨드막(5)은 CVD(Chemical Vapor Deposition)에 의해 구리(Cu)가 증착될 수 있다.
그 다음 도 3을 참조하면, 상기 씨드막(5)위에 소정 두께의 금속막(6)을 증착시킨다.
상기 금속막(6)은 알루미늄(Al), 망간(Mn), 마그네슘(Mg), 은(Ag), 금(Au)등의 메탈류가 될 수 있으며, 실리콘으로 구성되는 것도 가능하다. 특히, 상기 다마신 패턴(10)에 채워질 구리와 반응성이 좋은 알루미늄(Al)이 될 수 있다.
그리고, 상기 금속막(6)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition)중 어느 하나의 방법으로 300Å 이하의 두께로 증착될 수 있다.
상기 금속막(6)은 두께는 후술되는 열처리에 의한 구리와의 반응을 고려하여 결정될 수 있다.
그 다음, 도 4를 참조하면, 상기 금속막(6) 위에 층간 상호접속을 위한 구리(Cu)를 ECP(Electro Copper Plating) 또는 CVD 방법으로 채워넣어, 구리배선(7)을 형성한다.
그리고, 상기 구리배선(7)에 대한 열처리(anneal) 공정을 수행한다. 상기 열처리는 300±100℃ 범위의 온도에서 이루어질 수 있다.
전면에 이루어지는 열처리 공정에 의해 상기 금속막(6)과 구리와의 반응이 이루어지는데 이에 대한 설명은 후술하기로 한다.
그 다음, 도 5를 참조하면, 상기 열처리 공정에 의해 상기 금속막(6)은 그 주변의 구리(Cu)와 반응하여, CuxYz 형태의 합금막(8)으로 존재하게 된다.
상세히, 상기 합금막(8)은 후속되는 단계에서 수행되는 CMP(Chemical Mechanical Polishing) 공정시 스크래치가 발생되는 것을 방지하는 역할을 수행하며, 상기 금속막(6)이 알루미늄으로 증착된 경우에 상기 합금막(8)은 CuAl이 될 수 있다.
따라서, CuAl과 같은 합금 배선에 의해 그 경도가 증가하게 되며, 이에 따라 CMP 공정 능력이 향상될 수 있다.
한편, 상기의 열처리 공정이 수행되기 전에 구리배선을 채워넣는 과정에서 상기 씨드막(5)은 채워지는 구리의 성장을 촉진시키면서, 상기 구리배선(7)으로 확산될 수 있다. 이에 따라, 상기 합금막(8)의 아래에는 확산 방지막(4)이 형성된다.
그 다음, 도 6을 참조하면, 상기 구리배선(7)이 형성된 다음에 CMP공정을 수행함으로써, 상기 구리배선(7) 표면의 평탄화 작업이 이루어진다.
특히, 상기 구리배선(7) 아래에 합금막(8)이 형섬됨에 따라, CMP 공정시 상기 구리배선(7)의 그 경도는 증가하게 되고, 이에 따라 상기 CMP 공정시 스크래치가 발생되는 현상이 방지된다.
이에 따라, 반도체 소자의 고집적화에 따라 층간 상호접속의 신뢰성이 향상되는 효과가 있다.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 다마신 배선 형성 방법을 설명하는 도면이다.
먼저, 도 7을 참조하면, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(110) 위에 제 1층간 절연막(120)이 비아 홀 패턴으로 형성되고, 상기 제 1층간 절연막(120) 위에 제 1확산 방지막(140), 제 1씨드막(150) 및 제 1금속막(160)이 순차적으로 형성된다.
그리고, 상기 제 1씨드막(150)은 구리가 증착형성된 것으로 이루어질 수 있으며, 상기 제 1금속막(160)은 전술한 바와 같이, 알루미늄, 망간, 마그네슘, 은, 금등의 메탈류로 이루어지거나 실리콘으로 구성될 수 있다.
상기 제 1금속막(160) 역시 PVD, CVD 및 ALD중 어느 하나의 방법으로 300Å 이하의 두께로 증착될 수 있다.
그 다음, 도 8을 참조하면, 전면에 구리를 채워넣어, 제 1구리배선(170)을 형성한다.
그리고, 상기 구리배선(170)에 대한 열처리 공정을 수행한다. 상기 열처리는 300±100℃ 범위의 온도에서 이루어질 수 있다.
그 다음 도 9를 참조하면, 상기의 열처리 공정에 의해 상기 제 1금속막(160)은 그 주변의 구리와 반응하여, CuxYz 형태의 제 1합금막(180)으로 존재하게 된다.
상세히, 상기 제 1합금막(180)은 후술되는 제 2합금막과 함께, CMP 공정시 스크래치가 발생되는 것을 방지하는 역할을 수행한다.
한편, 상기의 열처리 공정이 수행되기 전에 구리배선을 채워넣는 과정에서 상기 제 1씨드막(150)은 채워지는 구리의 성장을 촉진시키면서, 상기 제 1구리배선(170)으로 확산될 수 있다. 이에 따라, 상기 제 1합금막(180)의 아래에는 제 1확산 방지막(140)이 위치된다.
그 다음, 도 10을 참조하면, 상기 제 1구리배선(170)이 형성된 다음에 CMP공정을 수행함으로써, 상기 제 1구리배선(170) 표면의 평탄화 작업이 이루어진다.
그리고, 상기 제 1층간 절연막(120) 위에 트랜치 패턴을 갖도록 제 2층간 절연막(130)을 형성시킨다. 트랜치 패턴을 갖는 제 2층간 절연막(130)을 형성시키기 위한 방법은 일반적인 사진 공정에 의해 이루어질 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
그 다음, 도 11을 참조하면, 트랜치 패턴으로 형성된 제 2층간 절연막(130) 위에 제 2확산 방지막(141), 제 2 씨드막(151) 및 제 2금속막(161)을 순차적으로 적층시킨다.
그리고, 상기 제 2금속막(161) 위에 구리를 채워넣어 제 2구리배선(171)을 형성시킨다. 그 다음, 앞서 설명한 바와 같은 온도의 조건에서 상기 제 2금속막(161)이 주변의 구리와 반응하도록 하는 열처리 공정이 수행된다.
이에 대한 상세한 설명은 전술한 바와 같으므로 상세한 설명은 생략하기로 한다.
그 다음, 도 12를 참조하면, 상기의 열처리 공정에 의해 상기 제 2금속막(161)은 주변의 구리와 반응하여 소정의 제 2합금막(181)이 되며, 상기 제 2합금막(181)은 후속되는 CMP 공정시 스크래치가 발생되는 것을 방지하는 역할을 수행한다.
그 다음, 도 13을 참조하면, 트랜치 패턴에 형성된 제 2구리배선(171)이 형성된 다음에 CMP 공정을 수행함으로써, 상기 제 2구리배선(171) 표면의 평탄화 작업이 수행된다.
특히, 상기 제 1구리배선(170) 및 제 2구리배선(171) 아래에 합금막(180,181)이 형성됨에 따라, CMP 공정시 상기 구리배선(170,171)의 그 경도는 증가하게 되고, 이에 따라 CMP 공정시 스크래치가 발생되는 현상이 방지된다.
제안되는 바와 같은 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된 다마신 배선 구조체에 의해서, 구리배선의 경도가 증가하게 되고, 이에 따라 CMP 공정의 능력이 증가하게 되는 장점이 있다.
또한, 구리 배선층 아래에 합금층이 형성됨으로써, 금속배선에서 구리배선의 결정립 크기를 조절할 수 있는 장점이 있다.
또한, 반도체 소자의 고집적화에 따라 층간 상호접속 및 반도체 소자의 신뢰성이 향상되는 효과가 있다.
Claims (13)
- 반도체 기판위에 층간 절연막이 형성되고, 상기 층간 절연막에 다마신 패턴이 형성되는 단계;상기 층간 절연막 위에 씨드막이 증착되는 단계;상기 씨드막 위에 금속막이 증착되는 단계;상기 금속막 위에 구리배선이 채워지고, 열처리 공정이 수행되는 단계; 및상기 열처리 공정에 의해 상기 금속막은 화학반응되고, 이에 따라 상기 금속막은 구리가 포함된 합금막이 되는 단계;가 포함되는 반도체 소자의 다마신 배선 형성 방법.
- 제 1 항에 있어서,상기 씨드막이 증착되는 단계가 수행되기 이전에 상기 층간 절연막 위에 확산 방지막이 증착되는 단계가 더 수행되는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 제 1 항에 있어서,상기 금속막은 알루미늄(Al), 망간(Mn), 마그네슘(Mg), 은(Ag), 금(Au)중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 제 1 항에 있어서,상기 금속막은 알루미늄으로 이루어지고, 그 두께는 300Å 이하로 제공되는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정은 300±100℃ 범위의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정이 수행된 다음에는 상기 구리배선을 평탄화하는 CMP 공정이 수행되고,상기 합금막은 CMP 공정 능력을 향상시키는 역할을 수행하는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 다마신 패턴에 구리를 채워 다마신 배선을 형성하는 방법에 있어서,소정의 금속이 PVD 또는 CVD 공정에 의해 증착되어, 상기 다마신 패턴에 금속막이 형성되는 단계;상기 금속막 위에 구리배선이 형성되고, 소정의 열처리 공정이 수행되는 단계; 및상기 열처리 공정에 의해 상기 금속막은 주변의 구리와 화학반응하여, 구리원소가 포함되는 합금막으로 이루어지는 단계;가 포함되는 반도체 소자의 다마신 배선 형성 방법.
- 제 7 항에 있어서,상기 금속막은 알루미늄(Al), 망간(Mn), 마그네슘(Mg), 은(Ag), 금(Au)중에서 선택되는 어느 하나로 이루어지고, 그 두께는 300Å 이하로 제공되는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 제 7 항에 있어서,상기 열처리 공정은 300±100℃ 범위의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성 방법.
- 반도체 기판; 상기 반도체 기판 위에 형성되고, 다마신 패턴이 포함된 층간 절연막; 상기 다마신 패턴내에 형성되고, 소정의 열처리 공정에 의해 구리원소가 포함되는 합금으로 이루어진 합금막; 및 상기 합금막 위에 채워진 구리배선이 포함되며,상기 합금막은 알루미늄(Al), 망간(Mn), 마그네슘(Mg), 은(Ag), 금(Au)중에서 선택되는 어느 하나가 상기 열처리 공정에 의해 주변의 구리와 화학반응함으로써 형성되는 것을 특징으로 하는 다마신 배선 구조체.
- 삭제
- 제 10 항에 있어서,상기 합금막은 AlCu로 이루어지는 것을 특징으로 하는 다마신 배선 구조체.
- 제 10 항에 있어서,상기 층간 절연막 위에는 확산 방지막 및/또는 씨드막이 더 형성된 것을 특징으로 하는 다마신 배선 구조체.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131200A KR100712358B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된다마신 배선 구조체 |
| US11/613,512 US20070148944A1 (en) | 2005-12-28 | 2006-12-20 | Interconnection of Semiconductor Device and Method for Manufacturing the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131200A KR100712358B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된다마신 배선 구조체 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100712358B1 true KR100712358B1 (ko) | 2007-05-02 |
Family
ID=38194417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131200A KR100712358B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된다마신 배선 구조체 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070148944A1 (ko) |
| KR (1) | KR100712358B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8653664B2 (en) * | 2009-07-08 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layers for copper interconnect |
| US8336204B2 (en) * | 2009-07-27 | 2012-12-25 | International Business Machines Corporation | Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application |
| US8653663B2 (en) * | 2009-10-29 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for copper interconnect |
| US8361900B2 (en) | 2010-04-16 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for copper interconnect |
| CN102790170B (zh) * | 2011-05-19 | 2014-11-05 | 宇能电科技股份有限公司 | 磁阻感测元件及其形成方法 |
| US9245798B2 (en) | 2012-04-26 | 2016-01-26 | Applied Matrials, Inc. | Semiconductor reflow processing for high aspect ratio fill |
| US10541199B2 (en) | 2017-11-29 | 2020-01-21 | International Business Machines Corporation | BEOL integration with advanced interconnects |
| US10872861B2 (en) * | 2018-02-07 | 2020-12-22 | Advanced Semiconductor Engineering, Inc. Kaohsiung, Taiwan | Semiconductor packages |
| US20230067493A1 (en) * | 2021-08-30 | 2023-03-02 | International Business Machines Corporation | Top via patterning using metal as hard mask and via conductor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040077421A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 반도체 장치의 금속배선 형성 방법 |
| KR20050009616A (ko) * | 2003-07-18 | 2005-01-25 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
| KR20050046055A (ko) * | 2003-11-13 | 2005-05-18 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054398A (en) * | 1999-05-14 | 2000-04-25 | Advanced Micro Devices, Inc. | Semiconductor interconnect barrier for fluorinated dielectrics |
| US20030057526A1 (en) * | 2001-09-26 | 2003-03-27 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
-
2005
- 2005-12-28 KR KR1020050131200A patent/KR100712358B1/ko not_active IP Right Cessation
-
2006
- 2006-12-20 US US11/613,512 patent/US20070148944A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040077421A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 반도체 장치의 금속배선 형성 방법 |
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| KR20050046055A (ko) * | 2003-11-13 | 2005-05-18 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070148944A1 (en) | 2007-06-28 |
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