KR100712058B1 - 정전기 대책 부품 - Google Patents

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KR100712058B1
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도쿠나가히데아키
우리우에이이치
요네다나오츠구
오리타다케시
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마쯔시다덴기산교 가부시키가이샤
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Abstract

세라믹 소결체(25)의 표면에 적어도 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)을 설치한 구성이고, 세라믹 소결체(25)는 입력용 외부 전극(301)과 출력용 외부 전극(302)에 전기적으로 접속하는 인덕터부, 입력용 외부 전극(301)과 그라운드용 외부 전극(31)에 전기적으로 접속하는 배리스터부를 포함하는 구성으로 이루어진다. 이것을 전자 기기의 회로의 신호 라인에 인덕터를 접속하고, 신호 라인의 입력측과 그라운드간에 배리스터를 접속하는 배치 구성으로 함으로써, 0.5나노초∼2나노초 정도의 정전기 펄스를 효율적으로 억제할 수 있다.

Description

정전기 대책 부품{ELECTROSTATIC COUNTERMEASURE PARTS}
도 1은 본 발명의 실시예 1에 관한 정전기 대책 부품의 외관 사시도,
도 2는 동 실시예에 관한 정전기 대책 부품을 구성하는 세라믹 소결체의 모식적 분해 사시도,
도 3은 동 정전기 대책 부품의 등가 회로도,
도 4는 동 정전기 대책 부품의 임피던스의 주파수 특성의 측정 결과를 도시하는 도면,
도 5는 동 실시예에서의 정전기 시험의 회로 구성을 도시하는 도면,
도 6은 동 실시예에서, 정전기 시험 회로에서 평가 시료가 없는 경우에 정전기 펄스로서 8kV를 인가했을 때의 전압 파형을 도시하는 도면,
도 7은 종래의 적층 배리스터를 신호 라인과 그라운드 라인 사이에 접속한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 8은 동 실시예에서, 임피던스가 68nH인 정전기 대책 부품을 설치한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 9는 동 실시예에서, 임피던스가 220nH의 정전기 대책 부품을 설치한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 10은 본 발명의 실시예 2에 관한 정전기 대책 부품을 구성하는 세라믹 소 결체의 모식적 분해 사시도,
도 11은 동 실시예에 관한 정전기 대책 부품의 등가 회로도,
도 12는 동 실시예에 관한 정전기 대책 부품을 설치한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 13은 동 실시예에서, 인덕턴스가 220nH인 실시예 1의 정전기 대책 부품을 역으로 접속한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 14는 본 발명의 실시예 3에 관한 정전기 대책 부품을 구성하는 세라믹 소결체의 모식적 분해 사시도,
도 15는 동 실시예에 관한 정전기 대책 부품의 등가 회로도,
도 16은 동 실시예에 관한 정전기 대책 부품을 설치한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면,
도 17은 본 발명의 실시예 4에서의 정전기 대책 부품의 외관 사시도,
도 18은 동 실시예에 관한 정전기 대책 부품을 구성하는 세라믹 소결체의 모식적 분해 사시도,
도 19는 동 실시예에 관한 정전기 대책 부품의 등가 회로도,
도 20은 동 실시예에 관한 정전기 대책 부품의 임피던스의 주파수 특성의 측정 결과를 도시하는 도면,
도 21은 동 실시예에 관한 정전기 대책 부품을 설치한 경우의 피보호 기기에 인가되는 전압 파형을 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 420, 421 : 세라믹층 11, 111, 112, 422, 425 : 코일 도체
12, 123, 124, 423, 426 : 배선 도체
13, 133, 134, 135, 136, 424, 427 : 비어 도체
21 : 인덕터부 22 : 배리스터부
25, 40, 50, 60 : 세라믹 소결체 301 : 입력용 외부 전극
302 : 출력용 외부 전극
31, 410 : 그라운드용 외부 전극 101 : 직류 전원
102, 106 : 저항 103, 105 : 스위치
104 : 용량 박스 107 : 그라운드 라인
108 : 신호 라인 109 : 평가 시료
110 : 피보호 기기
121, 122, 1231, 1241, 4231, 4232, 4261, 4262 : 단부
141, 143, 145, 147, 428 : 제1 내부 전극
142, 144, 146, 148, 430 : 제2 내부 전극
201 : 배리스터 202 : 인덕터
203 : 입력용 외부 전극 204 : 출력용 외부 전극
205 : 그라운드용 외부 전극 206 : 용량 성분
211, 416 : 제1 인덕터부 212, 417 : 제2 인덕터부
221, 418 : 제1 배리스터부 222, 419 : 제2 배리스터부
223 : 제3 배리스터부
231, 232, 412, 413, 414, 415 : 무효층
402 : 제1 입력용 외부 전극 404 : 제1 출력용 외부 전극
406 : 제2 입력용 외부 전극 408 : 제2 출력용 외부 전극
429 : 제3 내부 전극 2011 : 제1 배리스터
2012 : 제2 배리스터 2013 : 제3 배리스터
2021 : 제1 인덕터 2022 : 제2 인덕터
본 발명은 전자 기기를 정전기로부터 보호하는 정전기 대책 부품에 관한 것이다.
최근, 휴대 전화 등의 전자 기기의 소형화, 고 성능화가 급속히 진행되고, 이에 따라 전자 기기에 이용되는 전자 부품의 내전압은 저하하는 경향이 있다. 이 때문에, 인체와 전자 기기의 단자가 접촉했을 때에 발생하는 정전기 펄스에 의한 기기 내부의 전기 회로의 파괴가 늘어나고 있다. 정전기가 발생하면, 0.5나노초∼2나노초 정도의 동안에 수백 볼트∼수 킬로볼트라는 고전압이 발생하여 전자 기기에 인가되기 때문이다.
종래, 이러한 정전기 펄스로의 대책으로는, 정전기가 들어가는 라인과 그라운드 사이에 배리스터나 제너 다이오드를 설치하고, 정전기를 바이패스시켜, 기기의 전기 회로에 인가되는 전압을 억제하는 방법이 제안되어 있다.
또한, 일본국 특개소 제63-56023호 공보에서는, 직류적으로 접지되어 있지 않은 위성 방송용의 평면 안테나와, 전단에 증폭 회로를 가지고 전송선을 통해 평면 안테나에 접속되는 컨버터 등을 포함하는 위성 방송 수신 장치에 있어서, 전송선과 어스 간을 접속하는 유도 소자와, 이 유도 소자와 전송선의 접속점의 후단에 접속된 용량 소자로 이루어지는 필터 회로를 평면 안테나와 증폭 회로 사이에 설치하여, 정전기에 의한 폐해를 방지하는 구성이 나타나 있다. 이 유도 소자로서는 공심 코일, 용량 소자로서는 컨덴서를 이용하는 것이 나타나 있다.
그러나, 배리스터나 제너 다이오드, 혹은 상기의 예와 같은 방법으로 정전기를 바이패스시켜 기기의 전기 회로에 인가되는 전압을 억제하고자 하면, 배리스터나 제너 다이오드 등의 소자의 정전기 펄스에 대한 반응 속도가 느리기 때문에 충분히 바이패스시킬 수 없다. 즉, 이들은 소자의 크기나 조성에 따라 다소의 차는 있지만, 0.5나노초∼2나노초 정도로 발생하는 정전기에 대해서는 충분히 바이패스할 수 없다. 따라서, 종래 일반적으로 정전기 대책용으로서 사용되는 부품에서는, 정전기로서 발생하는 0.5나노초∼2나노초 정도에서 가장 높은 피크 전압을 충분히 억제하는 것이 곤란하고, 전자 부품이나 전자 기기의 파괴를 확실히 방지하는 것이 곤란했다. 단, 배리스터나 제너 다이오드의 용량을 수 nF 이상의 매우 높은 용량으로 하면, 이러한 0.5나노초∼2나노초 정도의 피크 전압을 억제하는 것도 어느 정도 가능하다. 그러나, 이 경우에는 수십 MHz 이상의 고속 전송 회로에서는 사용할 수 없다는 과제도 있었다.
그래서, 본 발명은 이러한 과제를 감안하여 이루어진 것으로, 정전기로 발생하는 0.5나노초∼2나노초 정도의 펄스 형상의 피크 전압을 억제할 수 있는 정전기 대책 부품을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 정전기 대책 부품은 이하의 구성을 갖는다 :
적어도 입력용과 출력용과 그라운드용의 3개의 외부 전극을 세라믹 소결체의 표면에 설치한 구성에 있어서,
상기 세라믹 소결체는 상기 입력용 외부 전극과 상기 출력용 외부 전극에 전기적으로 접속하는 인덕터부; 및
상기 입력용 외부 전극과 상기 그라운드용 외부 전극에 전기적으로 접속하는 배리스터부를 포함하는 구성으로 이루어진다.
이에 따라, 전자 기기의 회로의 신호 라인에 대해, 이 정전기 대책 부품의 인덕터부를 접속하고, 신호 라인의 입력측과 그라운드 사이에 배리스터부를 접속함으로써 유효하게 정전기 펄스를 방지할 수 있다. 즉, 신호 라인에 직렬로 접속된 인덕터가, 정전기 펄스의 상승부의 고주파 성분에 대해서는 상대적으로 고 임피던스가 된다. 이 때문에, 이 인덕터가 정전기 펄스의 신호 라인에의 통과를 억제하여, 배리스터의 특성이 지배적으로 되고, 배리스터에 의해 단시간에 그라운드측에 바이패스시킬 수 있으므로, 피보호 회로에 걸리는 전압을 대폭 작게 할 수 있다. 이 결과, 종래의 정전기 대책 부품에서는 충분히 억제할 수 없었던 정전기 펄스의 0.5나노초∼2나노초 정도의 피크 전압을 억제하여, 전자 기기의 회로에 정전기 펄스가 인가되는 것을 방지할 수 있다.
또한, 인덕터가 신호 라인에 대해 직렬로, 배리스터가 병렬로 L형으로 배치되어 있으므로, 인덕터의 인덕턴스와 배리스터의 캐패시턴스에 의해, 로우 패스 필터(노이즈 필터)의 기능도 갖는다. 이에 의해, 2개의 기능을 동시에 실현할 수 있고, 이들을 1개의 부품으로 하고 있으므로, 기기의 소형화가 실현됨과 동시에 실장 비용의 저감도 도모할 수 있다.
이하, 본 발명의 실시예에 관해서, 도면을 참조하면서 설명한다. 또한, 동일한 요소에 대해서는 동일한 부호를 부가하고 있어, 설명을 생략하는 경우가 있다.
도 1은 본 발명의 실시예 1에 관한 정전기 대책 부품의 외관 사시도이고, 도 2는 이 정전기 대책 부품을 구성하는 세라믹 소결체를 분해하여 도시한 모식적 분해 사시도이다. 또한, 도 3은 이 정전기 대책 부품의 등가 회로도이다.
본 발명의 정전기 대책 부품은 세라믹 소결체(25)의 양쪽의 짧은 단변부에 입력용 외부 전극(301)과 출력용 외부 전극(302) 및 양쪽의 긴 장변부에 그라운드용 외부 전극(31)이 설치된 구성으로 이루어진다. 세라믹 소결체(25)의 내부 구조를 도 2에 도시한다. 세라믹 소결체(25)는 배리스터부(22), 인덕터부(21) 및 표면 보호층이 되는 무효층(231, 232)을 적층 일체화하여 이루어진다.
인덕터부(21)는 세라믹층(10)에 형성된 배선 도체(12)를 세라믹층(10)에 개구된 비아부(via; 도시하지 않음)를 충전한 비아 도체(via conductor; 13)로 접속하여 나선 형상의 코일 도체(11)로 하고, 이 코일 도체(11)의 단부(端部)(121, 122)를 세라믹 소결체(25)의 양 단변부로 인출한 형상으로 이루어진다. 또한, 도 2에서는 7매의 세라믹층(10) 상에 배선 도체(12)가 형성되고, 6개의 비아부에 형성된 비아 도체(13)로 접속하여 3.5턴의 코일 도체(11)를 형성하고 있다.
또한, 배리스터부(22)는 세라믹층(10)과, 이 세라믹층(10) 상에 형성된 형상이 상이한 제1 내부 전극(141)과 제2 내부 전극(142)을 교대로 4층 적층하고, 제1 내부 전극(141)의 단부를 세라믹 소결체(25)의 단변부의 한 쪽으로 인출하고, 제2 내부 전극(142)의 단부는 양 장변부로 인출되어 있다. 도면으로부터 알 수 있듯이, 제1 내부 전극(141)은 세라믹 소결체(25)의 단변부의 하나에 접하는데, 또 한쪽의 단변부에는 접하지 않도록 밀려 형성되어 있다. 또한, 제2 내부 전극(142)은 양 장변부에 접하도록 형성되어 있다. 또한, 제1 내부 전극(141)과 제2 내부 전극(142)은 각각 세라믹층(10) 상에 교대로 적층되어 있다. 단, 도 2에 도시하는 구성은 모식적인 것으로, 필요한 인덕턴스값이나 캐패시터값에 따라 적층수는 가변할 수 있다.
이러한 내부 구조를 갖는 세라믹 소결체(25)의 하나의 단변부에는 코일 도체(11)의 한쪽 단부(122)와 제1 내부 전극(141)의 단부에 전기적으로 접속하는 입력용 외부 전극(301)이 형성되어 있다. 또한, 세라믹 소결체(25)의 또 한쪽의 단변부에는 코일 도체(11)의 또 한쪽 단부(121)에 전기적으로 접속하는 출력용 외부 전극(302)이 형성되어 있다. 또한, 세라믹 소결체(25)의 양 장변부의 중앙부에는 제2 내부 전극(142)에 전기적으로 접속하는 그라운드용 외부 전극(31)이 형성되 어 있다. 이와 같이 세라믹 소결체(25)에 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)이 형성되어, 본 실시예의 정전기 대책 부품이 구성되어 있다.
즉, 본 실시예의 정전기 대책 부품은 인덕터와 배리스터를 세라믹 소결체(25) 내에 일체화하여 형성한 구조로 이루어진다. 인덕터부(21)의 단부(122)는 입력용 외부 전극(301)에 접속하고, 또 한쪽 단부(121)는 출력용 외부 전극(302)에 전기적으로 접속하고 있다. 또한, 배리스터부(22)는 제1 내부 전극(141)의 단부를 입력용 외부 전극(301)과 접속하고, 제2 내부 전극(142)의 단부를 그라운드용 외부 전극(31)에 각각 전기적으로 접속하고 있다.
도 3은 본 실시예의 정전기 대책 부품의 등가 회로도를 도시한다. 도 3에서, 배리스터(201)는 세라믹 소결체(25)에서는 배리스터부(22)이고, 인덕터(202)는 마찬가지로 세라믹 소결체(25)에서는 인덕터부(21)이다. 또한, 입력용 외부 전극(203), 출력용 외부 전극(204) 및 그라운드용 외부 전극(205)은 각각 도 1에 도시하는 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)에 대응하고 있다.
또한, 본 실시예에서는 도 1에 도시한 형상에 기초하여 입력용 외부 전극(301)과 출력용 외부 전극(302)이 형성된 영역부를 단변부로 했는데, 반드시 단변부에 이들 외부 전극을 설치할 필요는 없다. 즉, 내부 구조에 따라 장변부에 입력용 외부 전극(301)과 출력용 외부 전극(302)을 설치하고, 단변부에 그라운드용 외부 전극(31)을 설치해도 된다.
이하, 본 실시예에 관한 정전기 대책 부품의 제조 방법에 대해서, 도 1 및 도 2를 이용하여 설명한다.
우선, 산화아연을 주성분으로 하는 세라믹 분말과 유기 바인더로 이루어지는 산화아연 그린 시트(zinc oxide green sheet)를 제작한다. 이 때, 그린 시트의 두께는 약 50㎛로 했다. 본 실시예에서는, 이 산화아연 그린 시트가 소성 후 세라믹층(10)으로 되므로, 이하에서는 세라믹층(10)이라고 부르는 대신에 산화아연 그린 시트(10)로서 설명한다. 또, 내부 전극이나 배선 도체도 소성 전후에 동일한 표현을 이용한다.
다음에, 이 산화아연 그린 시트(10)를 다수매 적층하여 하측의 무효층(231)을 형성한다. 또한, 도 2에서 이 무효층(231)은 2매로 하고 있다. 계속해서, 마찬가지의 산화아연 그린 시트(10)를 무효층(231) 상에 적층하고, 이 위에 은을 주 성분으로 하는 금속 페이스트를 이용하여 스크린 인쇄법으로 제1 내부 전극(141)을 형성한다. 또한, 이 위에 동일한 형상의 산화아연 그린 시트(10)를 적층한 후, 다시 은 페이스트를 이용하여 스크린 인쇄법으로 제2 내부 전극(142)을 형성한다. 이후, 동일한 공정을 반복하여 배리스터부(22)를 형성했다.
다음에, 이 배리스터부(22) 상에, 동일한 형상의 산화아연 그린 시트(10)를 적층한 후, 은 페이스트를 이용하여 스크린 인쇄법으로, 절반 둘레분의 배선 도체(12)를 형성한다. 이 배선 도체(12)의 한쪽 단부와 전기적으로 접속하는 위치에 비아 도체(13)를 갖는 산화아연 그린 시트(10)를 적층한다. 또한, 이 비아 도체(13)는 산화아연 그린 시트(10)에 설치된 비아부(도시하지 않음)에 은 페이스트를 충전하여 형성되어 있다.
또한, 이 산화아연 그린 시트(10) 상에 은 페이스트를 이용하여 스크린 인쇄법으로, 또 하나의 절반 둘레분의 배선 도체(12)를 형성한다. 이후, 이러한 공정을 반복하여, 도 2에 도시하는 것과 같은 인덕터부(21)를 형성했다. 이 후, 이 위에 다시 동일한 형상의 산화아연 그린 시트(10)를 수매 적층하여, 상측의 무효층(232)을 형성하여 적층체 블록을 제작한다.
또, 제1 내부 전극(141), 제2 내부 전극(142) 및 배선 도체(12)의 두께는 약 2.5㎛로 했다. 또한, 실제 공정에서는 도 2에 도시하는 것과 같은 형상을 다수개 동시에 제작하고 있으므로, 이 적층체 블록을 절단하여 개개 조각의 그린 칩으로 한 후, 대기 중에서 가열하여 바인더를 제거(removing the binder)하고, 또한 대기 중에서 930℃까지 가열하여 소성했다.
다음에, 이 소결체의 단면부를 가공하여 단면부에 제1 내부 전극(141), 제2 내부 전극(142) 및 배선 도체(12)의 단부(121, 122)를 노출시켰다. 계속해서, 이 세라믹 소결체(25)의 단변부와 장변부에 은을 주 성분으로 하는 도체 페이스트를 도포한 후 800℃에서 달구어, 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)을 각각 형성했다. 또한, 이 위에, 니켈과 납땜의 적층 구성막을 도금에 의해 형성하여, 도 1에 도시하는 본 실시예의 정전기 대책 부품을 제작했다.
제작한 본 실시예의 정전기 대책 부품은, 길이 방향 치수가 1.6㎜, 폭 방향 치수가 0.8㎜이고 두께 방향 치수가 0.8㎜이다. 그리고, 입력용 외부 전극(301)과 그라운드용 외부 전극(31) 사이의 정전 용량은 75pF, 배리스터 전압 V(1mA), 즉 1mA의 전류가 흐를 때의 전압은 V=27V였다. 또한, 인덕터부(21)는 제작할 때에 적층수를 조정함으로써 코일 도체(11)의 길이를 바꾸면, 인덕턴스를 임의로 바꿀 수 있다. 본 실시예에서는 입력용 외부 전극(301)과 출력용 외부 전극(302) 간의 인덕턴스가, 각각 68nH 및 220nH인 2종류의 시료를 제작했다.
제작한 2종류의 시료에 관해서, 인덕터부(21), 즉 입력용 외부 전극(301)과 출력용 외부 전극(302) 간의 임피던스의 주파수 특성을 측정했다. 이 결과를 도 4에 도시한다. 도 4에 도시하는 바와 같이, 측정 주파수 300MHz에서 800MHz의 주파수 대역에서, 인덕턴스가 68nH인 시료의 임피던스는 200Ω 이하로 되었다. 한편, 인덕턴스가 220nH인 시료는 모든 대역에서 200Ω 이상이 되었다.
계속해서, 정전기 시험을 행하여 평가했다. 도 5는 이 정전기 시험을 행하기 위한 회로 구성을 도시한다. 스위치(103)를 접속하여 직류 전원(101)에서 저항(102)을 통해 소정의 전압을 인가하여, 정전 용량(150pF)의 용량 박스(104)에 전하를 차지(charge)한다. 다음에, 스위치(103)를 개방함과 동시에, 스위치(105)를 접속하여 용량 박스(104)에 차지한 전하를 정전기 펄스로 하여, 저항(106)을 통해 신호 라인(108)을 통해 피보호 기기(110)에 인가하는 방법이다.
도 5에 도시하는 바와 같이, 본 실시예의 정전기 대책 부품을 평가 시료(109)로서 접속한다. 즉, 입력용 외부 전극(203)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 출력용 외부 전극(204)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하고, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속한다. 이 접속 구성에서는, 인덕터(202)를 피보호 기기(110)에 접속하는 신호 라인(108)에 직렬로 접속하고, 배리스터(201)를 신호 라인(108)의 입력측과 그라운드 라인(107) 사이에 접속하고 있다. 이 회로 구성에서, 정전기 펄스를 인가하였을 때의 피보호 기기(110) 직전의 신호 라인(108)과 그라운드 라인(107) 사이의 전압 파형을 측정했다. 이 측정에 의해, 정전기 펄스를 바이패스시켜 피보호 기기(110)에 인가되는 전압을 억제하는 효과, 즉 평가 시료(109)인 정전기 대책 부품의 정전기 펄스에 대한 흡수 억제 효과를 평가했다. 또한, 비교를 위해, 정전 용량이 75pF, 배리스터 전압 V(lmA)이 27V인 종래의 적층 배리스터를 신호 라인(108)과 그라운드 라인(107) 사이에 접속한 경우의 정전기 펄스에 대한 흡수 억제 효과도 평가했다. 또한, 적층 배리스터나 본 실시예의 정전기 대책 부품을 설치하지 않은 경우에 대해서도 측정했다.
평가 결과의 전압 파형을, 도 6, 도 7, 도 8 및 도 9에 도시한다. 또한, 이들 도면에서, 가로축은 시간, 세로축은 측정 전압을 표시한다. 도 6은 정전기 대책 부품을 설치하지 않은 경우, 즉 도 5에 도시하는 정전기 시험 회로에서, 평가 시료(109)가 없는 경우에 정전기 펄스로서 8kV를 인가했을 때의 전압 파형이다.
도 7은 종래의 적층 배리스터를 신호 라인(108)과 그라운드 라인(107) 사이에 접속한 경우의 피보호 기기(110)에 인가되는 전압 파형이다.
도 8은 본 실시예의 정전기 대책 부품으로, 그 인덕턴스가 68nH인 정전기 대책 부품을 배치한 경우의 피보호 기기(110)에 인가되는 전압 파형이다. 또한, 도 9는 마찬가지로 본 실시예의 정전기 대책 부품으로, 그 인덕턴스가 220nH인 정전기 대책 부품을 배치한 경우의 피보호 기기(110)에 인가되는 전압 파형이다.
도 7, 도 8 및 도 9의 평가 결과로부터 명백한 바와 같이, 도 7의 종래의 적층 배리스터를 배치한 경우는 피크 전압이 155V이다. 이에 대해, 본 실시예의 정전기 대책 부품을 배치한 경우에는, 배리스터부(22)의 정전 용량 및 배리스터 전압 V(lmA)이 동일한데도 불구하고, 도 8에서는 피크 전압이 75V, 도 9에서는 피크 전압이 65V로 되어, 각각 큰 전압 억제 효과를 갖는 것이 확인되었다.
즉, 본 실시예의 정전기 대책 부품을 배치한 경우, 배리스터는 신호 라인 입력측과 그라운드 라인에 접속되고, 인덕터가 신호 라인에 직렬로 접속된 구성으로 되어 있다. 이 결과, 신호 라인에 직렬로 접속된 인덕터가 정전기 펄스의 상승부의 고주파 성분에 대해서는 상대적으로 고 임피던스가 되므로, 정전기 펄스의 신호 라인에의 통과를 억제하여 배리스터의 특성이 지배적으로 되고, 배리스터에 의해 단시간에 정전기 펄스를 그라운드측에 바이패스시킬 수 있어, 피보호 기기에 걸리는 전압을 대폭 작게 할 수 있다.
또한, 도 8과 도 9의 전압 파형의 비교로부터 명백한 바와 같이, 본 실시예의 정전기 대책 부품의 인덕터부(21)는 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 임피던스가 200Ω 이상인 경우에, 특히 뛰어난 정전기 펄스에 대한 흡수 억제 효과를 갖는다. 구체적으로는, 도 8의 전압 파형, 즉 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 임피던스가 200Ω 이하인 인덕턴스가 68nH의 정전기 대책 부품을 배치한 경우의 피보호 기기(110)에 인가되는 전압 파형은 0.5나노초∼2나노초 정도의 상승부에 피크 전압이 보여져 75V이다. 이에 대해, 도 9의 전압 파형, 즉 측정 주파수 300MHz에서 800MHz의 모든 주파수 대역에서 임피던 스가 200Ω 이상인 인덕턴스가 220nH의 정전기 대책 부품을 배치한 경우의 피보호 기기(110)에 인가되는 전압 파형은 0.5나노초∼2나노초 정도의 상승부에는 피크 전압을 볼 수 없고, 또한 피크 전압은 65V로 더욱 작다. 즉, 본 실시예의 정전기 대책 부품은 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 인덕터부(21)의 임피던스가 200Ω 이상인 경우에, 정전기 펄스의 상승부의 고주파 성분에 대해 더욱 현저한 흡수 억제 효과를 갖고, 피보호 기기에 걸리는 전압을 보다 작게 할 수 있다.
도 10은 본 발명의 실시예 2에 관한 정전기 대책 부품을 구성하는 세라믹 소결체(40)의 모식적 분해 사시도이다. 또한, 도 11은 이 정전기 대책 부품의 등가 회로도이다. 본 실시예의 정전기 대책 부품이, 실시예 1의 정전기 대책 부품과 상이한 점은 세라믹 소결체의 구조이다. 즉, 본 실시예에서는 세라믹 소결체에 1개의 인덕터부와 2개의 배리스터부를 형성하고 있는 것이 특징이다. 본 실시예의 정전기 대책 부품의 외관 형상은 도 1에 도시하는 실시예 1과 마찬가지이므로, 필요에 따라 도 1을 이용하여 설명한다. 또한, 동일한 구성 요소에 관해서는 동일한 부호를 붙이고 있다.
본 실시예의 정전기 대책 부품을 구성하는 세라믹 소결체(40)는 제1 배리스터부(221), 제2 배리스터부(222), 인덕터부(21) 및 표면 보호층이 되는 무효층(231, 232)을 적층 일체화하여 이루어진다.
인덕터부(21)는 세라믹층(10)에 형성한 배선 도체(12)를 세라믹층(10)의 비아부(도시하지 않음)를 충전한 비아 도체(13)로 접속하여 나선 형상의 코일 도체(11)로 한 형상으로 이루어진다. 이 코일 도체(11)의 단부(121, 122)는 세라믹 소결체(25)의 양 단변부로 인출한다. 이는, 실시예 1의 세라믹 소결체(25)의 경우와 동일한 구조이고, 도 10에서는 7매의 세라믹층(10) 상에 배선 도체(12)가 형성되고, 6개의 비아부에 형성된 비아 도체(13)로 접속하여 3.5턴의 코일 도체(11)를 형성하고 있다.
또한, 제1 배리스터부(221)는 세라믹층(10)과, 이 세라믹층(10) 상에 형성된 형상이 상이한 제1 내부 전극(143)과 제2 내부 전극(144)을 교대로 적층하여, 제1 내부 전극(143)의 단부를 세라믹 소결체(40)의 단변부의 한 쪽으로 인출하고, 제2 내부 전극(144)의 단부는 이 단변부와 수직 방향의 양 장변부로 인출된다.
또한, 제2 배리스터부(222)도 마찬가지로, 세라믹층(10)과, 이 세라믹층(10) 상에 형성된 제1 내부 전극(145)과 제2 내부 전극(146)을 교대로 적층하여, 제1 내부 전극(145)을 세라믹 소결체(40)의 단변부의 다른 쪽으로 인출하고, 제2 내부 전극(146)의 단부는 이 단변부와 수직 방향면의 양 장변부로 인출한다.
도면으로부터 알 수 있듯이, 제1 배리스터부(221)의 제1 내부 전극(143)의 단부와 제2 배리스터부(222)의 제1 내부 전극(145)의 단부는, 각각 상이한 단변부로 인출되어 있다. 한편, 제1 배리스터부(221)의 제2 내부 전극(144)과 제2 배리스터부(222)의 제2 내부 전극(146)은 양 장변부로 함께 인출된다.
또한, 도시하는 바와 같이, 제1 배리스터부(221)와 제2 배리스터부(222)는, 인덕터부(21)를 개재하도록 형성되어 있다. 또한, 도 10에 도시하는 구성에서는, 인덕터부(21)는 7매의 세라믹층(10)을 적층하고, 제1 배리스터부(221)와 제2 배리스터부(222)는 3매의 세라믹층(10)을 적층하고 있는데, 이들은 모식적으로 설명하 기 위한 것으로, 필요한 인덕턴스값이나 캐패시터값에 따라 적층수는 가변할 수 있다.
이러한 내부 구조를 갖는 세라믹 소결체(40)의 하나의 단변부에는, 코일 도체(11)의 한쪽 단부(122)와 제1 배리스터부(221)의 제1 내부 전극(143)의 단부에 전기적으로 접속하는 입력용 외부 전극(301)이 형성되어 있다. 또한, 세라믹 소결체(40)의 또 한쪽의 단변부에는 코일 도체(11)의 또 한쪽의 단부(121)와 제2 배리스터부(222)의 제1 내부 전극(145)에 전기적으로 접속하는 출력용 외부 전극(302)이 형성되어 있다. 또한, 세라믹 소결체(40)의 양 장변부의 중앙부에는 제1 배리스터부(221)의 제2 내부 전극(144)과 제2 배리스터부(222)의 제2 내부 전극(146)에 전기적으로 접속하는 그라운드용 외부 전극(31)이 형성되어 있다. 이와 같이 세라믹 소결체(40)에 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)이 형성되고, 본 실시예의 정전기 대책 부품이 구성되어 있다. 따라서, 본 실시예의 정전기 대책 부품의 외관 구성은 도 1에 도시한 실시예 1의 정전기 대책 부품과 같다.
그러나, 본 실시예의 정전기 대책 부품은 1개의 인덕터부(21)와 2개의 배리스터부, 즉 제1 배리스터부(221)와 제2 배리스터부(222)를, 세라믹 소결체(40) 내에 일체적으로 형성하고 있다. 또한, 인덕터부(21)는 입력용 외부 전극(301)과 출력용 외부 전극(302)에 전기적으로 접속하고, 제1 배리스터부(221)는 입력용 외부 전극(301)과 그라운드용 외부 전극(31)에 전기적으로 접속하고, 또한 제2 배리스터부(222)는 출력용 외부 전극(302)과 그라운드용 외부 전극(31)에 전기적으로 접속 한 구성으로 하고 있다.
또한, 본 실시예에서는, 도 1에 도시한 형상에 기초하여 입력용 외부 전극(301)과 출력용 외부 전극(302)이 형성된 영역부를 단변부로 했는데, 반드시 단변부에 이들 외부 전극을 설치할 필요는 없다. 즉, 내부 구조에 따라 장변부에 입력용 외부 전극(301)과 출력용 외부 전극(302)을 설치하고, 단변부에 그라운드용 외부 전극(31)을 설치해도 된다.
도 11은 본 실시예의 정전기 대책 부품의 등가 회로도이다. 도 11에서, 제1 배리스터(2011)와 제2 배리스터(2012)는, 각각 제1 배리스터부(221)와 제2 배리스터부(222)를 도시하고 있다. 또한, 인덕터(202)는 인덕터부(21)를 도시하고 있다. 도 1에 도시하는 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)을, 도 11에서는 각각 입력용 외부 전극(203), 출력용 외부 전극(204) 및 그라운드용 외부 전극(205)으로서 도시하고 있다.
도 11에 도시하는 등가 회로에서 알 수 있듯이, 본 실시예의 정전기 대책 부품은 제1 배리스터(2011)와 제2 배리스터(2012)가, 인덕터(202)의 양단과 그라운드용 외부 전극(205)을 접속하도록 병렬로 배치되어 있다.
본 실시예의 정전기 대책 부품의 제조 방법에 대해서도, 실시예 1에서 나타낸 제조 방법과 거의 같은 방법으로 제조할 수 있으므로 상세한 설명은 생략한다. 단, 본 실시예에서는 제1 배리스터부(221) 및 인덕터부(21)를 형성한 후, 다시 세라믹층(10)을 적층하고, 제2 내부 전극(146)을 형성하여, 다시 세라믹층(10)을 적층하고, 제1 내부 전극(145)을 형성하는 공정을 반복하여, 제2 배리스터부(222)를 형성하는 공정을 추가하고 있다. 이 공정후, 무효층(232)을 형성하여 적층체 블록을 제작했다. 이 적층체 블록을 실시예 1과 마찬가지의 공정을 이용하여 절단, 소성 및 전극 형성 등을 행하고, 본 실시예의 정전기 대책 부품을 제작했다. 또한, 본 실시예에서도 세라믹층(10)으로는, 산화아연 그린 시트를 소성하여 얻어지는 산화아연 시트를 이용했다.
제작한 본 실시예의 정전기 대책 부품은 길이 방향 치수가 1.6㎜, 폭 방향 치수가 0.8㎜, 두께 방향 치수가 0.8㎜이다. 그리고, 입력용 외부 전극(301)과 그라운드용 외부 전극(31) 간의 정전 용량이 75pF, 배리스터 전압 V(lmA)이 27V이고, 출력용 외부 전극(302)과 그라운드용 외부 전극(31) 간의 정전 용량이 75pF, 배리스터 전압 V(lmA)이 27V이다. 또한, 입력용 외부 전극(301)과 출력용 외부 전극(302) 간의 인덕턴스는 220nH이다. 그 임피던스는 도 4에 도시한 실시예 1의 정전기 대책 부품으로, 그 인덕턴스가 220nH인 시료와 마찬가지로 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 200Ω 이상이었다.
다음에, 본 실시예의 정전기 대책 부품에 관해서, 정전기 펄스에 대한 억제 효과를 평가했다. 평가 방법은 실시예 1에서 설명한 정전기 시험과 마찬가지로, 본 실시예의 정전기 대책 부품을 도 5에 도시하는 평가 시료(109)로서 행했다. 즉, 본 실시예의 경우도, 입력용 외부 전극(203)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 출력용 외부 전극(204)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하여, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속한다. 이 접속 상태에서, 도 5에 도시하는 회로에 의해 인가되는 정전기 펄스의 8kV를 인가하여, 피보호 기기(110)에 인가되는 전압 파형을 측정하여, 그 억제 효과를 평가했다. 그 평가 결과를 도 12에 도시한다.
도 12에 도시하는 바와 같이, 본 실시예의 정전기 대책 부품을 배치한 경우에는, 피보호 기기(110)에 인가되는 전압 파형의 피크 전압은 65V이고, 큰 전압 억제 효과를 갖는 것을 알 수 있다. 또한, 상기 구성과는 반대로, 본 실시예의 정전기 대책 부품의 입력용 외부 전극(203)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하고, 출력용 외부 전극(204)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하여, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속하는 구성으로 하여 마찬가지의 정전기 시험을 행했다. 이 경우도, 도 5에 도시하는 회로에 의해 인가되는 정전기 펄스의 8kV를 인가하여, 피보호 기기(110)에 인가되는 전압 파형을 측정하여 평가했다. 이 결과, 이 구성에서도 마찬가지로, 피보호 기기(110)에 인가되는 전압 파형의 피크 전압은 65V이고, 큰 전압 억제 효과를 나타냈다.
또한, 비교를 위해, 실시예 1의 정전기 대책 부품으로, 그 인덕턴스가 220nH인 시료에 대해서도, 실시예 1의 경우의 정전기 시험의 접속 구성과는 반대의 접속을 행했다. 즉, 이 시료의 입력용 외부 전극(203)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하고, 출력용 외부 전극(204)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속했다. 이 구성으로서, 도 5에 도시하는 회로에 의해 인가되는 정전기 펄스의 8kV를 인가하여, 피보호 기기(110)에 인가되는 전압 파형을 측정하여 평가했다. 그 평가 결과를 도 13에 도시한다.
도 13에 도시하는 바와 같이, 이 시료를 이용하여 역으로 접속한 경우에는, 피보호 기기(110)에 인가되는 전압 파형의 피크 전압은 180V로 되고, 도 9에 도시하는 접속 구성의 경우에 비교해 전압 억제 효과가 악화되는 것을 알았다.
그러나, 도 11의 등가 회로도 및 정전기 시험 결과로부터도 명백한 바와 같이, 본 실시예의 정전기 대책 부품은 입력측과 출력측의 구별이 없고, 어느측에서 정전기 방전을 행한 경우라도 도 12에 도시하는 것과 같은 전압 억제 효과가 얻어지는 것을 알았다. 이로부터, 본 실시예의 정전기 대책 부품을 이용하면 실장 시에 부품의 방향성을 확인하는 작업이 필요없어져, 전자 기기의 조립 작업을 대폭 간략화할 수 있다.
이하, 본 발명의 실시예 3의 정전기 대책 부품에 관해서, 도면을 참조하면서 상세히 설명한다. 도 14는 본 실시예의 정전기 대책 부품을 구성하는 세라믹 소결체(50)의 모식적 분해 사시도이다. 또한, 도 15는 이 정전기 대책 부품의 등가 회로도이다.
본 실시예의 정전기 대책 부품이, 실시예 1 및 실시예 2의 정전기 대책 부품과 상이한 점은, 세라믹 소결체의 구조이다. 본 실시예에서는 세라믹 소결체에 2개의 인덕터부와 3개의 배리스터부를 형성하고 있는 것이 특징이다. 그러나, 본 실시예의 정전기 대책 부품의 외관도, 실시예 1과 실시예 2의 정전기 대책 부품과 마찬가지이므로, 외관 형상을 설명하는 경우에는 도 1을 이용한다. 또한, 실시예 1과 실시예 2에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고 있 다. 본 실시예의 정전기 대책 부품을 구성하는 세라믹 소결체(50)는 무효층(231, 232), 제1 인덕터부(211), 제2 인덕터부(212), 제1 배리스터부(221), 제2 배리스터부(222) 및 제3 배리스터부(223)를 적층 일체화한 구성으로 이루어진다.
무효층(231, 232), 제1 배리스터부(221) 및 제2 배리스터부(222)는 실시예 2의 세라믹 소결체(40)와 동일한 구성이다. 본 실시예에서는 제1 인덕터부(211)와 제2 인덕터부(212)에서 개재하도록 제3 배리스터부(223)를 형성하고 있는 것이 특징이다. 이하, 이들을 주체로 설명한다.
제1 인덕터부(211)는 제1 배리스터부(221) 상에 형성되어 있다. 나선 형상의 코일 도체(111)는 세라믹층(10) 상에 형성된 배선 도체(123)를 세라믹층(10)의 비아부(도시하지 않음)를 충전한 비아 도체(133)로 접속하여 형성되어 있다. 도 14에서는 이 나선 형상의 코일 도체(111)는 약 1.5턴이다. 이 코일 도체(111)의 한 쪽 단부(1231)는 세라믹 소결체(50)의 단변부의 한쪽으로 인출된다. 또한, 코일 도체(111)의 다른 쪽의 단부는 비어 도체(136)에 의해 제3 배리스터부(223)의 제1 내부 전극(147)과 중앙부에 접속되어 있다.
이 제1 인덕터부(211) 상에 제3 배리스터부(223)가 형성되어 있다. 이 제3 배리스터부(223)는 세라믹층(10) 상에 제1 내부 전극(147)과 제2 내부 전극(148)을 교대로 적층하고 있다. 또한, 제1 내부 전극(147)끼리는 비아 도체(135)에 의해 세라믹 소결체(50)의 내부에 접속되어 있다. 또한, 상층측 세라믹층(10)에 형성된 제1 내부 전극(147)의 중앙부에 설치된 비아 도체(136)에 의해 코일 도체(112)의 배선 도체(124)에 접속하고 있다. 한편, 제2 내부 전극(148)의 양단부는 세라믹 소결체(50)의 양측의 장변부로 인출된다. 또한, 도 14에서는, 이 제3 배리스터부(223)는 세라믹층(10)을 3매 적층하여 형성되어 있다.
또한, 제2 인덕터부(212)도 마찬가지로, 나선 형상의 코일 도체(112)를 세라믹 소결체(50)의 내부에 형성하고 있다. 즉, 배선 도체(124)를 세라믹층(10) 상에 형성하고, 이 배선 도체(124)끼리를 비어 도체(134)에 의해 접속하여 대략 1턴 구성의 제2 인덕터부(212)를 형성하고 있다. 이 코일 도체(112)의 한 쪽 단부(1241)는 세라믹 소결체(50)의 단변부로 인출된다. 또한, 다른 쪽 단부는 상술한 바와 같이 비아 도체(136)에 의해 제3 배리스터부(223)의 제1 내부 전극(147)과 중앙부에 접속되어 있다.
이 제2 인덕터부(212) 상에 제2 배리스터부(222)가 형성되어 있다. 또, 제1 배리스터부(221)는 세라믹층(10)과 제1 내부 전극(143), 제2 내부 전극(144)을 교대로 적층하여 형성하고 있다. 제1 내부 전극(143)을 세라믹층(10)의 한 쪽 단부에 밀리게 해 형성하고, 제2 내부 전극(144)은 양측의 장변부로 단부를 인출한다. 제2 배리스터부(222)도 마찬가지로, 세라믹층(10)과 제1 내부 전극(145), 제2 내부 전극(146)을 교대로 적층하여 형성하고 있다. 제1 내부 전극(145)을 세라믹층(10)의 한 쪽 단부에 밀리게 형성하고, 제2 내부 전극(146)은 양측의 장변부로 단부를 인출한다.
이상의 구성으로 적층한 후, 실시예 1에 나타낸 제조 방법에 의해 절단, 소결 및 소정의 가공을 실시한다. 그 후, 이 세라믹 소결체(50)에 외부 전극을 형성한다. 즉, 세라믹 소결체(50)의 한 쪽 단변부에, 제1 인덕터부(211)를 구성하는 코일 도체(111)의 한 쪽 단부(1231)와 제1 배리스터부(221)의 제1 내부 전극(143)에 전기적으로 접속하는 입력용 외부 전극(301)을 형성한다. 또한, 세라믹 소결체(50)의 또 한쪽의 단변부에는 제2 인덕터부(212)를 구성하는 코일 도체(112)의 한쪽 단부(1241)와 제2 배리스터부(222)의 제1 내부 전극(145)에 전기적으로 접속하는 출력용 외부 전극(302)을 형성한다. 또한, 세라믹 소결체(50)의 양측 장변부에는 제1 배리스터부(221)의 제2 내부 전극(144), 제2 배리스터부(222)의 제2 내부 전극(146) 및 제3 배리스터부(223)의 제2 내부 전극(148)의 각각의 단부와 전기적으로 접속하는 그라운드용 외부 전극(31)을 형성한다.
이에 따라, 외관적으로는 도 1에 도시하는 실시예 1의 정전기 대책 부품과 마찬가지의 형상이 얻어진다. 또한, 본 실시예에서는 제1 배리스터부(221), 제2 배리스터부(222), 제3 배리스터부(223)는 각각 3매의 세라믹층(10)을 적층한 구성인데, 이 적층수는 특별히 한정되지 않는다. 설계상 필요한 층수를 적절하게 적층할 수 있다. 마찬가지로, 제1 인덕터부(211)와 제2 인덕터부(212)에 대해서도, 본 실시예에서는 대략 1턴 구성으로 하고 있는데, 더 적층하여 턴 수를 증가시켜도 된다.
또한, 본 실시예에서도, 세라믹층(10)으로는 산화아연 그린 시트를 소성하여 얻어지는 산화아연 시트를 이용하고 있다.
상기한 바와 같이, 본 실시예의 정전기 대책 부품은, 2개의 인덕터부(211, 212)와 3개의 배리스터부(221, 222, 223)를 일체적으로 소결하여 형성되어 있다. 제1 인덕터부(211)와 제2 인덕터부(212)를 전기적으로 직렬로 접속하고, 입력용 외 부 전극(301)과 출력용 외부 전극(302)에 전기적으로 접속하고 있다. 또한, 제1 배리스터부(221)는 입력용 외부 전극(301)과 그라운드용 외부 전극(31)에 전기적으로 접속하고 있다. 또한, 제2 배리스터부(222)는 출력용 외부 전극(302)과 그라운드용 외부 전극(31)에 전기적으로 접속하고 있다. 또한, 제3 배리스터부(223)는 한 쪽이 제1 인덕터부(211)와 제2 인덕터부(212)에 접속되고, 다른 쪽은 그라운드용 외부 전극(31)에 전기적으로 접속하고 있다.
또한, 본 실시예에서는, 도 1에 도시한 형상에 기초하여 입력용 외부 전극(301)과 출력용 외부 전극(302)이 형성된 영역부를 단변부로 했는데, 반드시 단변부에 이들 외부 전극을 설치할 필요는 없다. 즉, 내부 구조에 따라 장변부에 입력용 외부 전극(301)과 출력용 외부 전극(302)을 설치하고, 단변부에 그라운드용 외부 전극(31)을 설치해도 된다.
이 정전기 대책 부품의 회로 구성은 도 15에 도시하는 등가 회로로 된다. 도 15에서, 제1 배리스터(2011), 제2 배리스터(2012), 제3 배리스터(2013), 제1 인덕터(2021) 및 제2 인덕터(2022)는, 정전기 대책 부품에서 각각 제1 배리스터부(221), 제2 배리스터부(222), 제3 배리스터부(223), 제1 인덕터부(211) 및 제2 인덕터부(212)에 상당한다. 또한, 입력용 외부 전극(203), 출력용 외부 전극(204) 및 그라운드용 외부 전극(205)은 마찬가지로 정전기 대책 부품에서 입력용 외부 전극(301), 출력용 외부 전극(302) 및 그라운드용 외부 전극(31)에 상당한다.
제작한 본 실시예의 정전기 대책 부품은 길이 방향 치수가 1.6㎜, 폭방향 치수가 0.8㎜, 두께 방향 치수가 0.8㎜이다. 그리고, 입력용 외부 전극(301)과 그라 운드용 외부 전극(31) 간의 정전 용량이 75pF, 배리스터 전압 V(lmA)이 27V이고, 출력용 외부 전극(302)과 그라운드용 외부 전극(31) 간의 정전 용량이 75pF, 배리스터 전압 V(lmA)이 27V이다. 또한, 입력용 외부 전극(301)과 출력용 외부 전극(302) 간의 인덕턴스는 68nH이다. 그 임피던스는 도 4에 도시한 실시예 1의 정전기 대책 부품으로, 그 인덕턴스가 68nH인 시료와 마찬가지로 측정 주파수 300MHz에서 800MHz의 대역 내에서는 200Ω 이하였다.
다음에, 본 실시예의 정전기 대책 부품에 관해서, 정전기 펄스에 대한 억제 효과를 평가했다. 평가는 실시예 1에서 설명한 정전기 시험과 마찬가지로, 본 실시예의 정전기 대책 부품을 도 5에 도시하는 평가 시료(109)로서 행했다. 즉, 본 실시예의 정전기 대책 부품의 입력용 외부 전극(301)을 도 5에 도시하는 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 출력용 외부 전극(302)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하여, 그라운드용 외부 전극(31)을 그라운드 라인(107)에 접속한다. 그 후, 도 5에 도시하는 회로에 의해 인가되는 정전기 펄스의 8kV를 인가하고, 피보호 기기(110)에 인가되는 전압 파형을 측정하여, 그 억제 효과를 평가했다. 그 평가 결과를 도 16에 도시한다.
도 16에 도시하는 바와 같이, 본 실시예의 정전기 대책 부품을 배치한 경우에는, 피보호 기기(110)에 인가되는 전압 파형의 피크 전압은 65V이고, 큰 전압 억제 효과를 갖는 것을 알 수 있다.
또한, 도 8에 도시하는 정전기 대책 부품으로, 그 인덕터부의 인덕턴스가 68nH인 시료와 비교하여, 억제 효과를 나타내는 피크 전압은 약 10V 낮은 결과가 얻어졌다. 이 결과, 본 실시예의 정전기 대책 부품은 임피던스값이 작더라도, 큰 전압 억제 효과를 갖는 것이 발견되었다.
또한, 도 15에 도시하는 등가 회로도로부터 명백한 바와 같이, 본 실시예의 정전기 대책 부품은 입력측과 출력측의 구별이 없고, 어느 쪽측부터 정전기 방전을 행했던 경우라도 도 16에 도시하는 전압 억제 효과를 나타낸다. 따라서, 본 실시예의 정전기 대책 부품은 실장 시에 부품의 방향성을 확인하는 작업이 불필요해, 전자 기기를 조립할 때의 작업성을 대폭 향상시킬 수 있다.
도 17은 본 발명의 실시예 4에 관한 정전기 대책 부품의 외관 사시도이다. 또한, 도 18은 이 정전기 대책 부품을 구성하는 세라믹 소결체(60)의 모식적 분해 사시도이다. 또한, 도 19는 이 정전기 대책 부품의 등가 회로도이다.
도 17에 도시하는 바와 같이, 본 실시예의 정전기 대책 부품은 세라믹 소결체(60)의 각각의 단면부에 제1 입력용 외부 전극(402), 제1 출력용 외부 전극(404), 제2 입력용 외부 전극(406), 제2 출력용 외부 전극(408) 및 그라운드용 외부 전극(410)이 형성되어 있다. 또, 제1 입력용 외부 전극(402)과 제1 출력용 외부 전극(404)이 쌍으로 되고, 제2 입력용 외부 전극(406)과 제2 출력용 외부 전극(408)이 쌍으로 되어 구성되어 있다.
또한, 도 18에 도시하는 세라믹 소결체(60)의 모식적 분해 사시도로부터 알 수 있듯이, 세라믹 소결체(60)는 무효층(412, 413, 414, 415), 제1 인덕터부(416), 제2 인덕터부(417), 제1 배리스터부(418) 및 제2 배리스터부(419)를 적층하여 일체화한 구조로 이루어진다.
이하, 이 세라믹 소결체(60)의 구성에 대해 설명한다.
제1 인덕터부(416)는 세라믹층(420)에 형성한 배선 도체(423)를 세라믹층(420)의 거의 중앙부에 설치된 비아부(도시하지 않음)를 충전한 비아 도체(424)로 접속한 나선 형상의 코일 도체(422)에 의해 형성되어 있다. 이 코일 도체(422)를 구성하는 배선 도체(423)의 한 쪽 단부(4231)와 다른 쪽 단부(4232)는 각각 반대 단면부로 인출된다.
또한, 제2 인덕터부(417)도 마찬가지로, 세라믹층(420)에 형성한 배선 도체(426)를 세라믹층(420)의 거의 중앙부에 설치된 비아부(도시하지 않음)에 충전한 비아 도체(427)로 접속한 나선 형상의 코일 도체(425)에 의해 형성되어 있다. 이 코일 도체(425)를 구성하는 배선 도체(426)의 한 쪽 단부(4261)와 다른 쪽 단부(4262)는 각각 반대 단면부로 인출된다.
또한, 제1 인덕터부(416)의 배선 도체(423)의 단부(4231, 4232)와 제2 인덕터부(417)의 배선 도체(426)의 단부(4261, 4262)는 동일한 단면부이지만, 상이한 위치로 인출된다.
제1 배리스터부(418)는 세라믹층(421)과 제1 내부 전극(428) 및 제2 내부 전극(430)을 도시하도록 교대로 적층하여 형성되어 있다. 제1 내부 전극(428)은 한 쪽 단부가 제1 인덕터부(416)의 배선 도체(423)의 단부(4231)와 동일한 단면부에서 동일한 위치로 인출된다. 한편, 제2 내부 전극(430)은 양 단부가 상기의 단면부에 대해 수직 방향의 단면부 중앙부로 인출된다.
또한, 제2 배리스터부(419)도 마찬가지로, 세라믹층(421)과 제3 내부 전극(429) 및 제2 내부 전극(430)을 도시하도록 교대로 적층하여 형성되어 있다. 제3 내부 전극(429)은 한 쪽 단부가 제2 인덕터부(417)의 배선 도체(426)의 단부(4261)와 동일한 단면부에서 동일한 위치로 인출된다. 한편, 제2 내부 전극(430)의 양 단부는 상기 단면부에 대해 직교하는 방향의 단면부의 중앙부로 인출된다.
또한, 도시하는 바와 같이, 제1 내부 전극(428)과 제3 내부 전극(429)은 같은 세라믹층(421) 상에 형성되어 있고, 제2 내부 전극(430)에 비해 약 1/2의 크기이다. 또한, 제1 내부 전극(428)과 제3 내부 전극(429)은 전기적으로 분리된 형상으로 되어 있다.
이상의 구성으로 적층한 후, 소정의 형상으로 절단하여, 소성하고, 단면부를 가공하여 전극면을 노출시키면 세라믹 소결체(60)가 얻어진다. 세라믹 소결체(60)에는 각각의 단면부에 외부 전극이 형성되어 있다. 제1 입력용 외부 전극(402)은 코일 도체(422)의 배선 도체(423)의 한 쪽 단부(4231) 및 제1 배리스터부(418)의 제1 내부 전극(428)에 전기적으로 접속하도록 형성되어 있다. 또한, 제2 입력용 외부 전극(406)은 코일 도체(425)의 배선 도체(426)의 한 쪽 단부(4261) 및 제2 배리스터부(419)의 제3 내부 전극(429)에 전기적으로 접속하도록 형성되어 있다. 또한, 코일 도체(422)의 배선 도체(423)의 다른 쪽 단부(4232)에 전기적으로 접속하는 제1 출력용 외부 전극(404)이 형성되어 있다. 또한, 코일 도체(425)의 배선 도체(426)의 다른 쪽 단부(4262)에 전기적으로 접속하는 제2 출력용 외부 전극(408)도 형성되어 있다. 또한, 제1 배리스터부(418)와 제2 배리스터부(419)에 공통의 제2 내부 전극(430)의 양측 단부에 전기적으로 접속하는 그라운드용 외부 전극(410)이 형성되어 있다. 이에 따라, 도 17에 도시하는 외부 전극이 구성된다. 또한, 도 17에서 알 수 있듯이, 이들 외부 전극은 각각 전기적으로 분리되어 있다.
이상 설명한 바와 같이, 본 실시예의 정전기 대책 부품은 2개의 인덕터와 2개의 배리스터를 세라믹 소결체(60) 내에 일체적으로 제작하고 있다. 즉, 도 19에 도시하는 등가 회로 구성을 실현하고 있다. 이 등가 회로와 본 실시예의 정전기 대책 부품의 관계를 설명한다. 도 19에서, 제1 배리스터(2011)와 제2 배리스터(2012)는, 정전기 대책 부품에서 각각 제1 배리스터부(418)와 제2 배리스터부(419)에 대응한다. 또한, 제1 인덕터(2021)와 제2 인덕터(2022)는 각각 제1 인덕터부(416)와 제2 인덕터부(417)에 대응한다. 또한, 제1 입력용 외부 전극(2031), 제2 입력용 외부 전극(2032), 제1 출력용 외부 전극(2041), 제2 출력용 외부 전극(2042) 및 그라운드용 외부 전극(205)은 각각 제1 입력용 외부 전극(402), 제2 입력용 외부 전극(406), 제1 출력용 외부 전극(404), 제2 출력용 외부 전극(408) 및 그라운드용 외부 전극(410)에 대응한다.
또한, 제1 인덕터부(416)의 코일 도체(422)와 제2 인덕터부(417)의 코일 도체(425)는 근접하고 있으므로 서로 용량 성분(206)을 통해 등가적으로 전기적으로 결합하고 있다.
이상 설명한 바와 같이, 본 실시예의 정전기 대책 부품은 인덕터부를 입력용 외부 전극과 출력용 외부 전극에 전기적으로 접속하고, 배리스터부를 입력용 외부 전극과 그라운드용 외부 전극에 전기적으로 접속한 회로 구성을 2라인분 갖는다.
계속해서, 본 실시예의 정전기 대책 부품의 제조 방법에 관해서, 도 17 및 도 18을 이용하여 설명한다.
우선, 소성후 세라믹층(420, 421)이 되는 2종류의 시트를 제작한다. 페라이트를 주 성분으로 하는 세라믹 분말과 유기 바인더로부터 페라이트 그린 시트(ferrite green sheet) 및 산화아연을 주 성분으로 하는 세라믹 분말과 유기 바인더로 이루어지는 산화아연 그린 시트이다. 이 때, 각각의 그린 시트의 두께는 약 50㎛로 했다. 또한, 이들은 소성 후에 페라이트 시트로 이루어지는 세라믹층(420)과 산화아연 시트로 이루어지는 세라믹층(421)으로 되는데, 이후의 설명에서는 소성 전후에서는 구별하지 않고, 각각 페라이트 그린 시트(420)와 산화아연 그린 시트(421)라고 부르기로 한다.
다음에, 이 페라이트 그린 시트(420)를 다수매 적층하여 하측 무효층(412)을 형성한다. 계속해서, 이 무효층(412) 상에 은을 주 성분으로 하는 도체 페이스트를 이용하여 스크린 인쇄법으로 배선 도체(423)를 형성한다. 그 위에, 배선 도체(423)에 전기적으로 접속하는 위치에 은 페이스트가 충전된 비아 도체(424)가 형성되어 있는 페라이트 그린 시트(420)를 적층한다. 적층후, 다시 그 위에 은 페이스트를 이용하여 스크린 인쇄법으로 배선 도체(423)를 형성한다. 이 공정에 의해, 제1 인덕터부(416)를 형성한다.
같은 공정을 반복하여 배선 도체(426)를 형성하고, 제2 인덕터부(417)를 형성한다. 제2 인덕터부(417)를 형성 후, 이 시트 상에 다시 페라이트 그린 시트(420)를 다수매 적층하여 중간의 무효층(413)을 형성한다. 이에 따라, 코일 도체(422)로 이루어지는 제1 인덕터부(416)와 코일 도체(425)로 이루어지는 제2 인덕터부(417)를 제작할 수 있다.
다음에, 그 위에, 산화아연 그린 시트(421)를 다수매 적층하여 중간 무효층(414)을 형성한다. 계속해서, 이 무효층(414) 상에 은을 주 성분으로 하는 도체 페이스트를 이용하여 스크린 인쇄법으로 제1 내부 전극(428)과 제3 내부 전극(429)을 같은 시트 상에 형성한다. 또한, 이 위에 산화아연 그린 시트(421)를 적층한 후, 은 페이스트를 이용하여 스크린 인쇄법으로 제2 내부 전극(430)을 형성한다. 이 공정을 수회 반복함으로써, 제1 배리스터부(418)와 제2 배리스터부(419)를 형성한다.
또한 이 위에 산화아연 그린 시트(421)를 다수매 적층하여 상측의 무효층(415)을 형성하여, 적층체 블록을 얻었다.
또한, 각각의 도체층의 두께는 약 2.5㎛로 했다. 또한, 도 18에 도시하는 적층 구성은 절단후에 도 18에 도시하는 형상이 되도록 다수개 동시에 인쇄 형성되어 있다.
다음에, 형성된 적층체 블록을 소정의 위치에서 절단 분리하고, 개개 조각의 그린 칩으로 했다. 이 그린 칩을 대기 중에서 가열하여 바인더를 제거한 후, 대기 중에서 930℃까지 가열하여 소성하여 소결체를 얻었다.
다음에, 이 소결체의 단면부를 가공하고, 그 표면에 소결체 내에 형성되어 있는 배선 도체나 내부 전극을 노출시킴으로써, 세라믹 소결체(60)를 제작했다. 계속해서, 세라믹 소결체(60)의 각각의 단면부에 은을 주 성분으로 하는 도체 페이스트를 도포한 후, 800℃에서 달구어 제1 입력용 외부 전극(402), 제2 입력용 외부 전극(406), 제1 출력용 외부 전극(404), 제2 출력용 외부 전극(408) 및 그라운드용 외부 전극(410)을 형성하고, 다시 이 위에 니켈, 납땜 도금을 실시함으로써 본 실시예의 정전기 대책 부품을 제작했다.
제작한 정전기 대책 부품은 길이 방향 치수가 1.4㎜, 폭 방향 치수가 1.0㎜, 두께 방향 치수가 0.8㎜이다. 그리고, 제1 입력용 외부 전극(402)과 그라운드용 외부 전극(410) 간의 정전 용량은 75pF, 배리스터 전압 V(lmA)은 27V였다. 또한, 제1 입력용 외부 전극(402)과 제1 출력용 외부 전극(404) 간의 임피던스는, 도 20에 도시한는 것과 같은 결과가 얻어졌다. 즉, 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 200Ω 이상이었다. 또한, 제2 입력용 외부 전극(406)과 그라운드용 외부 전극(410) 간의 정전 용량, 배리스터 전압 및 제2 입력용 외부 전극(406)과 제2 출력용 외부 전극(408) 간의 임피던스도 상기와 동일했다.
이렇게 하여 제작한 본 실시예의 정전기 대책 부품에 대해서, 정전기 시험을 행하여 평가했다. 평가는 실시예 1에서 설명한 정전기 시험과 동일한 방법으로 했다. 즉, 본 실시예의 정전기 대책 부품을 도 5에 도시하는 평가 시료(109)로 하여, 제1 입력용 외부 전극(2031)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 제1 출력용 외부 전극(2041)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하고, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속했다. 이 접속 후, 도 5에 도시하는 회로에 의해 인가되는 정전기 펄스의 8kV를 인가하여, 피보호 기기(110)에 인가되는 전압 파형을 측정하여, 그 억제 효과를 평가했다. 그 평가 결과를 도 21에 도시한다.
도 21에 도시하는 바와 같이, 본 실시예의 정전기 대책 부품을 배치한 경우에는, 피보호 기기(110)에 인가되는 전압 파형의 피크 전압은 60V이고, 실시예 1, 실시예 2 및 실시예 3과 비교해도, 더욱 큰 전압 억제 효과를 갖는 것이 발견되었다.
또한, 제2 입력용 외부 전극(2032)을 신호 라인(108)의 입력측, 즉 저항(106)측에 접속하고, 제2 출력용 외부 전극(2042)을 신호 라인(108)의 출력측, 즉 피보호 기기(110)측에 접속하고, 그라운드용 외부 전극(205)을 그라운드 라인(107)에 접속했을 때의 억제 효과도 평가했는데, 도 21에 도시하는 결과와 마찬가지였다.
본 실시예의 정전기 대책 부품은 1개로 2라인에 대응할 수 있으므로, 부품 점수나 실장 비용의 삭감도 가능하다. 또한, 페라이트 시트에 개재된 2개의 인덕터가 상호 용량 결합하고 있으므로, 커먼 모드 노이즈 필터(common mode noise filter)로서의 기능도 갖고 있다. 예를 들면, 2개의 신호 라인의 각각에 실시예 1의 정전기 대책 부품을 각각 1개 장착한 경우, 커먼 모드에서의 100MHz의 임피던스는 수Ω∼수십Ω이다. 이에 대해, 본 실시예와 같이 2라인을 갖는 정전기 대책 부품을 2개의 신호 라인에 장착한 경우, 커먼 모드에서의 100MHz의 임피던스는 100Ω 이상이 되었다. 이 결과, 커먼 모드에서의 노이즈 필터로서 큰 효과를 갖는 것이 확인되었다.
또한, 실시예 1부터 실시예 4에서는, 배리스터부는 산화아연 시트로 이루어지는 세라믹층 안에 설치한 예를 나타냈는데, 티탄산 스트론튬을 주 성분으로 하는 세라믹층 안에 설치해도 된다. 또한, 인덕터부는 실시예 1부터 실시예 3까지에 대해서는 산화아연 시트로 이루어지는 세라믹층 안, 실시예 4에서는 페라이트 시트로 이루어지는 세라믹층 안에 설치한 예를 나타냈는데, 저 유전율의 유리 세라믹층 안에 설치해도 된다.
또한, 실시예 4에서는 산화아연 시트로 이루어지는 세라믹층을 이용한 배리스터부와 페라이트 시트로 이루어지는 세라믹층을 이용한 인덕터부의 일체 소성을 행하여, 세라믹 소결체(60)를 제작했다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들면, 각각을 따로 따로 절단, 소성한 후에 접착제 등으로 접착하여 세라믹 소결체(60)로 해도 된다. 이러한 세라믹 소결체(60)로 한 후, 외부 전극을 형성하면 마찬가지의 성능을 갖는 정전기 대책 부품을 실현할 수 있다. 또한, 기계적 강도나 치수의 허용 한도 내에서, 배리스터 및 인덕터를 내장하는 개수를, 예를 들면 각각 4개, 8개로 늘려 라인을 4개, 8개로 해도 된다.
또한, 실시예 1부터 실시예 4까지의 정전기 대책 부품은 인덕터의 인덕턴스와 배리스터의 캐패시턴스에 의해 로우 패스 필터의 기능도 갖고 있으므로, 인덕턴스와 캐패시턴스를 적당한 값으로 설정함으로써, L형이나 π형의 다단의 로우 패스 필터로 할 수도 있어, 로우 패스 필터로서의 기능을 더욱 높일 수도 있다.
또한, 본 발명의 정전기 대책 부품은 이하와 같은 특성을 갖는다. 즉, 본 발명의 정전기 대책 부품에서는 인덕터가 측정 주파수 300MHz에서 800MHz의 주파수 대역에서 200Ω 이상의 임피던스로 한 경우에는, 보다 확실히 정전기 펄스의 0.5나 노초∼2나노초 정도의 피크 전압을 억제할 수 있어, 기기의 전자 회로에 대한 보호 효과를 보다 확실하게 할 수 있다.
또한, 인덕터가 신호 라인에 대해 직렬로, 이 인덕터를 개재하여 배리스터가 병렬로 들어가는 π형으로 배치하면, 인덕터의 인덕턴스와 배리스터의 캐패시턴스에 의해, 노이즈 제거 효과가 보다 높은 로우 패스 필터(노이즈 필터)의 기능도 가질 수 있다.
또한, 다수의 인덕터와 다수의 배리스터를 형성한 구성으로서, 인덕터의 인덕턴스와 배리스터의 캐패시턴스를 최적으로 설정하면, 소망의 다단 로우 패스 필터(노이즈 필터)의 기능도 가질 수 있다.
또한, 입력용 외부 전극과 출력용 외부 전극을 다수조 설치한 구성으로 해도 되고, 이러한 구성으로 하면 상이한 라인에 존재하는 인덕터를 전기적으로 용량 결합하도록 배치하는 것도 가능하고, 커먼 모드 초크 필터(common mode choke filter) 등의 기능도 갖는 소자도 실현할 수 있다.

Claims (6)

  1. 세라믹 소결체; 및
    상기 세라믹 소결체의 단면부를 포함하는 1개 이상의 표면에 형성된 입력용 외부 전극, 출력용 외부 전극 및 그라운드용 외부 전극을 갖고,
    상기 세라믹 소결체는,
    상기 입력용 외부 전극과 상기 출력용 외부 전극에 전기적으로 접속하는 인덕터부 - 상기 인덕터부는 1개 이상의 인덕터층을 포함함 - ; 및
    상기 입력용 외부 전극과 상기 그라운드용 외부 전극에 전기적으로 접속하는 배리스터부 - 상기 배리스터부는 1개 이상의 배리스터층을 포함함 - ; 를 포함하며,
    상기 인덕터부는 1개 이상의 상기 인덕터층의 사이에 배치된 코일형상의 도전체층으로 형성되고,
    상기 인덕터층과 상기 배리스터층은 동일한 배리스터 재료의 그린 시트(green sheet)를 적층하여 소결시켜 생성되는, 정전기 대책 부품.
  2. 청구항 1에 있어서,
    상기 인덕터부는 측정 주파수 300MHz 내지 800MHz의 주파수 대역에서 임피던스가 200Ω 이상인, 정전기 대책 부품.
  3. 청구항 1에 있어서,
    상기 세라믹 소결체는 상기 출력용 외부 전극과 상기 그라운드용 외부 전극에 전기적으로 접속하는 제2 배리스터부를 더 갖는, 정전기 대책 부품.
  4. 청구항 1에 있어서,
    상기 인덕터부는 상기 입력용 외부 전극과 상기 출력용 외부 전극 사이에 직렬로 배치된 복수개의 인덕터부를 포함하며,
    상기 출력용 외부 전극과 상기 그라운드용 외부 전극을 전기적으로 접속하는 제2 배리스터부가 배치되고, 상기 직렬로 배치된 복수개의 인덕터 각각이 공통 노드에 및 상기 그라운드용 외부 전극에 전기적으로 접속하는 또 다른 하나 이상의 배리스터부가 배치되는, 정전기 대책 부품.
  5. 청구항 1에 있어서,
    상기 입력용 외부 전극은 복수개의 입력용 외부 전극을 포함하고, 상기 출력용 외부 전극은 복수개의 출력용 외부 전극을 포함하고, 상기 인덕터부는 복수개의 인더터부를 포함하고, 상기 배리스터부는 복수개의 배리스터부를 포함하며,
    상기 복수개의 입력용 외부 전극 각각에 및 상기 출력용 외부 전극 각각에 전기적으로 접속하는 상기 복수개의 인덕터부가 배치되며,
    상기 복수개의 입력용 외부 전극 각각에 및 상기 그라운드용 외부 전극 각각에 전기적으로 접속하는 상기 복수개의 배리스터부가 배치되는, 정전기 대책 부품.
  6. 세라믹 소결체; 및
    상기 세라믹 소결체의 단면부를 포함하는 하나 이상의 표면에 형성되는 입력용 외부 전극, 출력용 외부 전극 및 접지용 외부 전극을 포함하며,
    상기 세라믹 소결체는
    상기 입력용 외부 전극과 상기 출력용 외부 전극을 전기적으로 접속하는 2개 이상의 인덕터부; 및
    상기 입력용 외부 전극 및 상기 그라운드용 외부 전극을 전기적으로 접속하는 2개 이상의 배리스터부를 포함하며,
    상기 인덕터부 각각은 상기 세라믹 소결체의 하나 이상의 층들 사이에 배치된 코일 형상 콘덕터로 형성되며,
    상기 2개 이상의 인덕터부 및 상기 2개 이상의 배리스터부는 일체화되기 이전에 페라이트 및 산화아연으로 제조된 중간 보호층을 이용하여 소결되는, 정전기 대책 부품.
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