KR100709474B1 - Delay locked loop for generating stable internal clock signal regardless of variation of external condition - Google Patents

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Abstract

본 발명은 외부 환경 변화에 무관하게 안정된 내부 클록 신호를 발생하는 DLL에 관한 것으로, 본 발명에 따른 DLL은 코스 락킹 동작이 종료된 후, 외부 클록 신호와 기준 클록 신호 간의 위상 차의 크기에 따라, 코스 지연부를 선택적으로 강제 동작시킴으로써, 화인 락킹 동작시간을 감소시킬 수 있고, 외부 환경 변화에 신속하게 반응하여, 안정적인 내부 클록 신호를 발생시킬 수 있다.The present invention relates to a DLL that generates a stable internal clock signal regardless of an external environment change. The DLL according to the present invention, after completion of a coarse locking operation, depends on the magnitude of the phase difference between the external clock signal and the reference clock signal. By selectively forcibly operating the coarse delay portion, the fine locking operation time can be reduced, and in response to changes in the external environment, a stable internal clock signal can be generated.

코스 지연부, 화인 지연부, 코스 단위 지연 시간, 코스 지연 클록 신호, 화인 지연 클록 신호 Coarse delay, Fine delay, Coarse delay, Coarse delay clock signal, Fine delay clock signal

Description

외부 환경 변화에 무관하게 안정된 내부 클록 신호를 발생하는 ＤＬＬ{Delay locked loop for generating stable internal clock signal regardless of variation of external condition}Delay locked loop for generating stable internal clock signal regardless of variation of external condition}

도 1은 종래의 DLL을 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing a conventional DLL.

도 2는 도 1에 도시된 DLL의 동작과 관련한 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the DLL illustrated in FIG. 1.

도 3은 본 발명의 일실시예에 따른 DLL을 개략적으로 도시한 블록도이다.3 is a block diagram schematically illustrating a DLL according to an embodiment of the present invention.

도 4는 도 3에 도시된 위상 검출기의 상세한 블록도이다.4 is a detailed block diagram of the phase detector shown in FIG.

도 5 및 도 6은 도 4에 도시된 위상 검출기의 동작과 관련된 신호들의 타이밍도이다.5 and 6 are timing diagrams of signals related to the operation of the phase detector shown in FIG.

도 7은 도 3에 도시된 서브 컨트롤 회로를 상세히 나타내는 도면의 일례이다.FIG. 7 is an example of a diagram illustrating in detail a sub-control circuit shown in FIG. 3.

도 8은 도 3에 도시된 서브 컨트롤 회로를 상세히 나타내는 도면의 다른 예이다.FIG. 8 is another example of the diagram of the sub-control circuit shown in FIG. 3 in detail.

도 9는 도 3에 도시된 코스 락킹 검출기의 상세한 블록도이다.9 is a detailed block diagram of the coarse locking detector shown in FIG. 3.

도 10은 도 9에 도시된 락킹 신호 발생기를 상세히 나타내는 도면의 일례이다.10 is an example of the figure which shows the locking signal generator shown in FIG. 9 in detail.

도 11은 도 9에 도시된 락킹 신호 발생기를 상세히 나타내는 도면의 다른 예 이다.FIG. 11 illustrates another example of the locking signal generator illustrated in FIG. 9.

도 12는 도 3에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다.12 is a timing diagram of signals related to the operation of the DLL illustrated in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : DLL 110 : 입력 클록 버퍼100: DLL 110: input clock buffer

120 : 위상 검출기 130 : 제어 신호 발생기120: phase detector 130: control signal generator

140 : 코스 지연부 150 : 화인 지연부140: course delay unit 150: fine delay unit

160 : 리플리카 지연부 170 : 출력 드라이버160: replica delay unit 170: output driver

본 발명은 반도체 장치에 관한 것으로서, 특히, 내부 클록 신호를 발생하는 DLL(Delay Locked Loop)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a DLL (Delay Locked Loop) for generating an internal clock signal.

일반적으로, 동기식 디램(synchronous dynamic random access memory)과 같이 클록 신호에 동기하여 데이터의 입출력 동작을 실행하는 반도체 메모리 장치는 내부 클록 발생기를 포함한다. 상기 내부 클록 발생기는 외부 장치로부터 수신되는 외부 클록 신호에 기초하여, 내부 클록 신호를 발생한다. 이러한 내부 클록 발생기로서 DLL이 사용될 수 있다. 도 1은 종래의 DLL을 개략적으로 도시한 블록도이다. 도 1을 참고하면, DLL(10)은 클록 입력 버퍼(11), 위상 검출기(12), 지연 제어부(13), 코스(coarse) 지연부(14), 화인(fine) 지연부(15), 리플리카(replica) 지연부(15), 및 출력 드라이버(17)를 포함한다. 상기 클록 입력 버퍼(11)는 외부 입력 클록 신호들(ECLK, ECLKB)을 수신하고, 외부 클록 신호(RECLK)를 출력한다. 상기 위상 검출기(12)는 상기 외부 클록 신호(RECLK)와 기준 클록 신호(FBCLK)의 위상을 비교하고, 그 비교 결과에 따라 검출 신호(DET)를 출력한다. 상기 지연 제어부(13)는 상기 검출 신호(DET)에 응답하여, 지연 제어 신호들(CSCTL, FNCTL)을 출력한다. 상기 코스 지연부(14)는 상기 지연 제어 신호(CSCTL)에 응답하여, 자신의 지연 시간을 조절하고, 그 조절된 지연 시간 동안 상기 외부 클록 신호(RECLK)를 지연시켜, 코스 지연 클록 신호들(RCLK, LCLK)을 출력한다. 상기 화인 지연부(15)는 상기 지연 제어 신호(FNCTL)에 응답하여, 자신의 지연 시간을 조절하고, 그 조절된 지연 시간 동안, 상기 코스 지연 클록 신호들(RCLK, LCLK)을 지연시켜, 화인 지연 클록 신호(MXCLK)를 출력한다. 상기 리플리카 지연부(16)는 상기 화인 지연 클록 신호(MXCLK)를 설정된 시간 동안 지연시키고, 상기 기준 클록 신호(FBCLK)를 출력한다. 상기 출력 드라이버(17)는 상기 화인 지연 클록 신호(MXCLK)에 응답하여, 내부 클록 신호(OUTCLK)를 출력한다.In general, a semiconductor memory device that performs an input / output operation of data in synchronization with a clock signal, such as a synchronous dynamic random access memory, includes an internal clock generator. The internal clock generator generates an internal clock signal based on an external clock signal received from an external device. As such an internal clock generator, a DLL can be used. 1 is a block diagram schematically showing a conventional DLL. Referring to FIG. 1, the DLL 10 includes a clock input buffer 11, a phase detector 12, a delay controller 13, a coarse delay unit 14, a fine delay unit 15, A replica delay unit 15 and an output driver 17 are included. The clock input buffer 11 receives external input clock signals ECLK and ECLKB and outputs an external clock signal RECLK. The phase detector 12 compares the phases of the external clock signal RECLK and the reference clock signal FBCLK, and outputs a detection signal DET according to the comparison result. The delay control unit 13 outputs delay control signals CSCTL and FNCTL in response to the detection signal DET. The coarse delay unit 14 adjusts its delay time in response to the delay control signal CSCTL, delays the external clock signal RECCLK during the adjusted delay time, and outputs coarse delay clock signals ( RCLK, LCLK) is output. The fine delay unit 15 adjusts its delay time in response to the delay control signal FNCTL, delays the coarse delay clock signals RCLK and LCLK during the adjusted delay time, Output the delayed clock signal MXCLK. The replica delay unit 16 delays the fine delay clock signal MXCLK for a predetermined time and outputs the reference clock signal FBCLK. The output driver 17 outputs an internal clock signal OUTCLK in response to the fine delay clock signal MXCLK.

그러나, 상기 DLL(10)은 예를 들어, 상기 DLL(10)에 공급되는 전원 전압(미도시)의 변화, 또는 상기 외부 클록 신호(RECLK)의 주파수의 변화 등과 같은 외부 환경(condition) 변화가 발생할 때, 이에 대해 신속하게 대응할 수 없다. 따라서, 상기 DLL(10)은 상기 외부 환경 변화 시, 상기 내부 클록 신호(OUTCLK)를 안정적으로 발생할 수 없는 문제점이 있다. 도 2를 참고하여, 상기 DLL(10)의 상기 코스 지연부(14)와 상기 화인 지연부(15)의 동작을 좀 더 상세히 설명하면 다음과 같다. 도면의 간략화를 위해, 도 2에서는 상기 코스 지연 클록 신호들(RCLK, LCLK)과 상 기 화인 지연 클록 신호(MXCLK)의 타이밍 도의 일부만이 도시되어 있다. 도 2에서 참조되는 것과 같이, 바람직하게, 상기 코스 지연 클록 신호(RCLK)의 위상은 상기 코스 지연 클록 신호(LCLK)의 위상보다 항상 설정된 시간(△D)만큼 더 앞선다. A1, B1, 및 C1은 상기 코스 지연 클록 신호(RCLK)의 서로 다른 위상들을 나타내고, 상기 위상들(A1, B1, C1)은 서로 코스 단위 지연 시간(△CO)만큼의 위상 차를 갖는다. A2, B2, C2는 상기 코스 지연 클록 신호(LCLK)의 서로 다른 위상들을 나타내고, 상기 위상들(A2, B2, C2)은 서로 상기 코스 단위 지연 시간(△CO)만큼의 위상 차를 갖는다.However, the DLL 10 has a change in an external condition such as a change in a power supply voltage (not shown) supplied to the DLL 10 or a change in the frequency of the external clock signal RECLK. When it occurs, it can't respond quickly. Therefore, the DLL 10 may not stably generate the internal clock signal OUTCLK when the external environment changes. Referring to Figure 2, the operation of the coarse delay unit 14 and the fine delay unit 15 of the DLL 10 will be described in more detail as follows. For the sake of simplicity, only part of the timing diagram of the coarse delay clock signals RCLK and LCLK and the delayed clock signal MXCLK is shown in FIG. 2. As referred to in FIG. 2, preferably, the phase of the coarse delay clock signal RCLK is always ahead of the phase of the coarse delay clock signal LCLK by a predetermined time DELTA D. A1, B1, and C1 represent different phases of the coarse delay clock signal RCLK, and the phases A1, B1, and C1 have a phase difference from each other by a coarse delay time DELTA CO. A2, B2, and C2 represent different phases of the coarse delay clock signal LCLK, and the phases A2, B2, and C2 each have a phase difference equal to the coarse delay time DELTA CO.

예를 들어, 상기 코스 지연부(14)가 'A1'의 위상을 갖는 상기 코스 지연 클록 신호(RCLK)를 출력하는 동안, 상기 코스 지연부(14)의 지연 시간이 상기 코스 단위 지연 시간(△CO)만큼 증가하면, 상기 코스 지연부(14)는 'B1'의 위상을 갖는 상기 코스 지연 클록 신호(RCLK)를 출력한다. 이와 유사하게, 상기 코스 지연부(14)가 'B2'의 위상을 갖는 상기 코스 지연 클록 신호(LCLK)를 출력하는 동안, 상기 코스 지연부(14)의 지연 시간이 변경되면, 상기 코스 지연부(14)는 상기 코스 지연 클록 신호(LCLK)의 위상을 'B2'에서 'A2' 또는 'C2'로 상기 코스 단위 지연 시간(△CO)만큼 이동시킨다. 상술한 것과 같이, 상기 코스 지연부(14)의 지연 시간이 조절됨에 따라, 상기 코스 지연 클록 신호들(RCLK, LCLK)의 위상이 변경되고, 그 결과, 상기 외부 클록 신호(RECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차가 점차 감소한다. 이처럼 상기 외부 클록 신호(RECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차가 감소하여, 상기 코스 단위 지연 시간(△CO)보다 작아지는 시점이 될 때, 상기 코스 지연부(14)의 지연 시간이 락킹된다(locked). 이때, 상기 코스 지연부(14)는 락킹된 지연 시간에 따라, 고정된 특정 위상들(예를 들어, 'B1' 및 'B2')을 갖는 상기 코스 지연 클록 신호들(RCLK, LCLK)을 출력한다. 상기 코스 지연부(14)의 코스 락킹 동작이 종료된 후, 상기 화인 지연부(15)가 화인 락킹 동작을 실행한다. 이때, 상기 화인 지연부(15)는 상기 코스 지연 클록 신호들(RCLK, LCLK)를 혼합(mixing)하여, 다수의 화인 단위 지연 시간(△FN)들을 생성한다. 상기 화인 지연부(15)는 상기 지연 제어 신호(FNCTL)에 응답하여, 상기 화인 단위 지연 시간(△FN) 단위로, 상기 화인 지연 클록 신호(MXCLK)의 위상을 변경시킨다. 예를 들어, 상기 코스 지연부(14)가 상기 위상들(B1, B2)을 각각 갖는 상기 코스 지연 클록 신호들(RCLK, LCLK)을 출력할 때, 상기 화인 지연부(15)는 상기 코스 지연 클록 신호들(RCLK, LCLK)에 의해 정의되는 화인 락킹 구간(즉, P1에서 P2까지) 내에서 상기 화인 지연 클록 신호(MXCLK)의 위상을 변경시킨다. 이때, 시점(P1)에 일치하는 상기 화인 클록 신호(MXCLK)의 라이징 에지(rising edge)가 최종적으로 상기 화인 락킹 구간을 벗어나서 존재하는 시점(TD1)에 일치하도록 조절되어야 하는 경우가 존재할 수 있다. 이 경우, 상기 화인 지연부(15)는 상기 시점(P1)에서 상기 시점(P2)까지 상기 화인 단위 지연 시간(△FN) 단위로 상기 화인 지연 클록 신호(MXCLK)의 위상을 순차적으로 쉬프트시킨다. 상기 화인 클록 신호(MXCLK)의 라이징 에지가 상기 시점(P2)에 도달하면, 상기 화인 지연부(15)가 상기 화인 지연 클록 신호(MXCLK)의 위상을 더 이상 변경할 수 없기 때문에, 상기 지연 제어부(13)는 상기 코스 지연부(14)가 강제적으로 동작할 수 있도록 상기 지연 제어 신호(CSCTL)를 발생한다. 그 결과, 상기 코스 지연부(14)가 상기 코스 지연 클록 신호(RCLK)를 상기 코스 단위 지연 시간(△CO)만큼 지연시켜, 상기 코스 지연 클록 신호(RCLK)의 위상을 'B1'에서 'C1'로 변경하고, 상기 코스 지연 클록 신호(LCLK)의 위상은 'B2'로 유지한 채, 락킹된다. 이 후, 상기 화인 지연부(15)는 상기 코스 지연 클록 신호들(RCLK, LCLK)에 의해 새롭게 정의된 화인 락킹 구간(즉, P2에서 P3까지) 내에서 상기 화인 단위 지연 시간(△FN) 단위로, 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지를 쉬프트시킨다. 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지가 최종적으로 상기 목표 시점(TD1)에 도달하면, 상기 화인 지연부(15)의 지연 시간이 락킹된다. 이때, 상기 화인 지연부(15)는 락킹된 지연 시간에 따라, 고정된 특정 위상을 가지는 상기 화인 지연 클록 신호(MXCLK)를 출력한다. 이처럼, 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지가 조절되어야 할 목표 지점이, 상기 화인 락킹 구간에 인접하여 존재하는 경우, 상기 DLL(10)의 락킹 동작은 정상적으로 이루어질 수 있다. 하지만, 상기 목표 지점이 상기 화인 락킹 구간에서 멀리 떨어진 시점(TD2)에 존재할 경우(즉, 상기 외부 환경의 변화로 인하여, 상기 외부 클록 신호(RECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차가 갑작스럽게 상기 코스 단위 지연 시간(△CO)보다 커지는 경우), 상기 화인 지연부(15)의 화인 락킹 동작이 종료될 때까지는 비교적 오랜 시간이 걸리게 된다. 그 이유는, 상기 코스 지연부(14)의 코스 락킹 동작이 종료된 이 후에는 상기 화인 지연부(15)가 상기 코스 단위 지연 시간(△CO)보다 훨씬 더 작은 상기 화인 단위 지연 시간(△FN) 단위로 상기 화인 지연 클록 신호(MXCLK)의 위상을 변화시키기 때문이다. 결국, 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지가 상기 시점(P1)에 위치할 경우, 상기 화인 지연부(15)는 상기 시점(P1)에서 상기 시점(P2)까지 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지를 이동시킨다. 이 후, 상기 코스 지연부(14)의 강제적인 동작에 의해, 상기 코스 지연 클록 신호(RCLK)의 위상이 'B1'에서 'C1'로 변경되면, 상기 화인 지연부(15)가 상기 화인 지연 클록 신호(MXCLK)의 라이징 에지를 상기 시점(P2)에서 상기 시점(TD2)까지 더 이동시켜야 한다. 예를 들어, 상기 화인 지연 클록 신호(MXCLK)의 위상이 상기 시점(P1)에서 상기 시점(P3)보다 더 우측으로 이동되어야 할 경우, 상기 화인 지연부(15)는 상기 화인 지연 클록 신호(MXCLK)의 위상을 상기 시점(P1)에서 상기 시점(P2)까지 이동시킨 후, 다시, 상기 시점(P2)에서 상기 시점(P3)까지 이동시킨다. 이 후, 상기 화인 지연부(15)는 상기 화인 지연 클록 신호(MXCLK)의 위상을 상기 시점(P3)에서 목표 시점까지 또 이동시켜야 한다. 결과적으로, 상기 화인 지연부(15)가 화인 락킹 동작을 종료할 때까지 오랜 시간이 걸리게 되므로, 상기 DLL(10)은 외부 환경의 변화가 발생할 때, 안정적인 상기 내부 클록 신호(OUTCLK)를 신속하게 발생할 수 없는 문제점이 있다.For example, while the coarse delay unit 14 outputs the coarse delay clock signal RCLK having a phase of 'A1', the delay time of the coarse delay unit 14 is the coarse delay time (Δ). When increasing by CO), the coarse delay unit 14 outputs the coarse delay clock signal RCLK having a phase of 'B1'. Similarly, if the delay time of the coarse delay unit 14 is changed while the coarse delay unit 14 outputs the coarse delay clock signal LCLK having the phase of 'B2', the coarse delay unit is changed. 14 shifts the phase of the coarse delay clock signal LCLK from 'B2' to 'A2' or 'C2' by the coarse delay time DELTA CO. As described above, as the delay time of the coarse delay unit 14 is adjusted, the phases of the coarse delay clock signals RCLK and LCLK are changed. As a result, the external clock signal RECLK and the reference are changed. The phase difference between the clock signals FBCLK gradually decreases. As such, when the phase difference between the external clock signal RECLK and the reference clock signal FBCLK decreases and becomes less than the course unit delay time ΔCO, the delay time of the coarse delay unit 14 is increased. Locked. At this time, the coarse delay unit 14 outputs the coarse delay clock signals RCLK and LCLK having fixed specific phases (eg, 'B1' and 'B2') according to the locked delay time. do. After the course locking operation of the course delay unit 14 is completed, the fine delay unit 15 executes the fine locking operation. In this case, the fine delay unit 15 mixes the coarse delay clock signals RCLK and LCLK to generate a plurality of fine unit delay times DELTA FN. The fine delay unit 15 changes the phase of the fine delay clock signal MXCLK in units of the delay unit ΔFN in response to the delay control signal FNCTL. For example, when the coarse delay unit 14 outputs the coarse delay clock signals RCLK and LCLK having the phases B1 and B2, respectively, the fine delay unit 15 may perform the coarse delay. The phase of the fine delay clock signal MXCLK is changed within a fine locking period defined by the clock signals RCLK and LCLK. In this case, there may be a case where the rising edge of the fine clock signal MXCLK coinciding with the time point P1 needs to be adjusted to coincide with the time point TD1 which finally exists outside the fine locking period. In this case, the fine delay unit 15 sequentially shifts the phase of the fine delay clock signal MXCLK from the time point P1 to the time point P2 in units of the fine unit delay time DELTA FN. When the rising edge of the fine clock signal MXCLK reaches the time point P2, the delay delay unit 15 can no longer change the phase of the fine delay clock signal MXCLK. 13 generates the delay control signal CSCTL so that the coarse delay unit 14 can be forcibly operated. As a result, the coarse delay unit 14 delays the coarse delay clock signal RCLK by the coarse delay time DELTA CO, thereby shifting the phase of the coarse delay clock signal RCLK from 'B1' to 'C1'. ', And the phase of the coarse delay clock signal LCLK is locked while being kept at' B2 '. Subsequently, the fine delay unit 15 is in the fine unit delay time ΔFN in a fine locking period defined by the coarse delay clock signals RCLK and LCLK (ie, P2 to P3). Thus, the rising edge of the fine delay clock signal MXCLK is shifted. When the rising edge of the fine delay clock signal MXCLK finally reaches the target time point TD1, the delay time of the fine delay unit 15 is locked. At this time, the fine delay unit 15 outputs the fine delay clock signal MXCLK having a fixed specific phase according to the locked delay time. As such, when the target point to which the rising edge of the fine delay clock signal MXCLK is to be adjusted is adjacent to the fine locking period, the locking operation of the DLL 10 may be normally performed. However, when the target point is present at a time point TD2 far from the fine locking period (that is, due to a change in the external environment, a phase difference between the external clock signal RECLK and the reference clock signal FBCLK is sudden). In this case, it takes a relatively long time until the fine lock operation of the fine delay unit 15 is completed. The reason is that after the course locking operation of the course delay unit 14 is terminated, the fine unit delay time DELTA FN is much smaller than the coarse delay time DELTA CO. This is because the phase of the fine delay clock signal MXCLK is changed in units of. As a result, when the rising edge of the fine delayed clock signal MXCLK is located at the time point P1, the fine delayed part 15 may perform the fine delayed clock signal from the time point P1 to the time point P2. Move the rising edge of MXCLK). Thereafter, when the phase of the coarse delay clock signal RCLK is changed from 'B1' to 'C1' by a forced operation of the coarse delay unit 14, the fine delay unit 15 causes the fine delay. The rising edge of the clock signal MXCLK must be further moved from the time point P2 to the time point TD2. For example, when the phase of the fine delay clock signal MXCLK needs to be shifted to the right side from the time point P1 to the right side than the time point P3, the fine delay unit 15 may perform the fine delay clock signal MXCLK. ) Is moved from the viewpoint P1 to the viewpoint P2, and then again from the viewpoint P2 to the viewpoint P3. Thereafter, the fine delay unit 15 must shift the phase of the fine delay clock signal MXCLK from the time point P3 to the target time point. As a result, since it takes a long time until the fine delay unit 15 finishes the fine locking operation, the DLL 10 quickly generates the stable internal clock signal OUTCLK when a change in the external environment occurs. There is a problem that cannot occur.

따라서, 본 발명이 이루고자 하는 기술적 과제는 코스 락킹 동작이 종료된 후, 외부 클록 신호와 기준 클록 신호 간의 위상 차의 크기에 따라, 코스 지연부를 선택적으로 강제 동작시킴으로써, 화인 락킹 동작시간을 감소시킬 수 있고, 외부 환경 변화에 무관하게 안정된 내부 클록 신호를 발생시킬 수 있는 DLL을 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to reduce the fine locking operation time by selectively forcibly operating the coarse delay unit according to the magnitude of the phase difference between the external clock signal and the reference clock signal after the coarse locking operation is completed. In addition, the present invention provides a DLL capable of generating a stable internal clock signal regardless of external environment changes.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 DLL은, 위상 검출기, 제어 신호 발생기, 코스 지연부, 및 화인 지연부를 포함한다. 위상 검출기는 외부 클록 신호와 기준 클록 신호의 위상 차를 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들을 출력하고, 위상 차의 크기에 따라, 제3 및 제4 검출 신호들을 출력한다. 제어 신호 발생기는 외부 클록 신호, 기준 클록 신호, 및 제1 내지 제4 검출 신호들에 응답하여, 제1 및 제2 코스(coarse) 제어 신호들과 화인(fine) 제어 신호를 발생한다. 코스 지연부는 제1 및 제2 코스 제어 신호들에 응답하여, 코스 지연 시간을 조절하고, 그 조절된 코스 지연 시간 동안 외부 클록 신호를 지연시키고, 코스 지연 클록 신호들을 출력한다. 화인 지연부는 코스 지연 클록 신호들을 혼합하여, 서로 다른 위상을 가지는 화인 단위 스텝 신호들을 생성하고, 화인 제어 신호에 응답하여 조절되는 화인 지연 시간에 기초하여, 화인 단위 스텝 신호들 중 하나를 선택하여, 화인 지연 클록 신호로서 출력한다.The DLL according to the present invention for achieving the above technical problem includes a phase detector, a control signal generator, a coarse delay unit, and a fine delay unit. The phase detector detects a phase difference between the external clock signal and the reference clock signal, outputs first and second detection signals according to the detection result, and outputs third and fourth detection signals according to the magnitude of the phase difference. . The control signal generator generates first and second coarse control signals and a fine control signal in response to the external clock signal, the reference clock signal, and the first to fourth detection signals. The coarse delay unit adjusts the coarse delay time in response to the first and second coarse control signals, delays the external clock signal during the adjusted coarse delay time, and outputs coarse delay clock signals. The fine delay unit mixes coarse delay clock signals to generate fine unit step signals having different phases, and selects one of the fine unit step signals based on a fine delay time adjusted in response to the fine control signal. Output as a fine delay clock signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 DLL을 개략적으로 도시한 블록도이다. 도 3을 참고하면, DLL(100)은 클록 입력 버퍼(110), 위상 검출기(120), 제어 신호 발 생기(130), 코스 지연부(140), 화인 지연부(150), 리플리카 지연부(160), 및 출력 드라이버(170)를 포함한다. 상기 클록 입력 버퍼(110)는 외부 입력 클록 신호들(ECLK, ECLKB)를 수신하고, 상기 외부 클록 신호(RECLK)를 출력한다.3 is a block diagram schematically illustrating a DLL according to an embodiment of the present invention. Referring to FIG. 3, the DLL 100 includes a clock input buffer 110, a phase detector 120, a control signal generator 130, a coarse delay unit 140, a fine delay unit 150, and a replica delay unit. 160, and output driver 170. The clock input buffer 110 receives the external input clock signals ECLK and ECLKB and outputs the external clock signal RECLK.

상기 위상 검출기(120)는 상기 외부 클록 신호(RECLK)와 기준 클록 신호(FBCLK)의 위상 차를 검출하고, 그 검출 결과에 따라 검출 신호들(SL, SR)을 출력하고, 상기 위상 차의 크기에 따라, 검출 신호들(SLF, SRF)을 출력한다. 도 4 내지 도 6을 참고하여, 상기 위상 검출기(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 먼저, 도 4를 참고하면, 상기 위상 검출기(120)는 코스 단위 지연부들(121, 122), 제1 내지 제3 검출기들(123∼125), 및 인버터(126)를 포함한다. 상기 코스 단위 지연부(121)는 상기 기준 클록 신호(FBCLK)를 설정 시간 동안 지연시키고, 지연 클록 신호(DFBCLK)를 출력한다. 상기 코스 단위 지연부(122)는 상기 외부 클록 신호(RECLK)를 상기 설정 시간 동안 지연시키고, 지연 클록 신호(DRECLK)를 출력한다. 바람직하게, 상기 설정 시간은 상기 코스 지연부(140)에 포함되는 단위 지연부(예를 들어, FDL1)에 의한 지연 시간인, 코스 단위 지연 시간(△CO)과 동일하게 될 수 있다. 상기 제1 검출기(123)는 상기 외부 클록 신호(RECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 검출 신호(SL)를 출력한다. 좀 더 상세하게는, 상기 제1 검출기(123)는 도 6에서 참고되는 것과 같이, 상기 외부 클록 신호(RECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 빠를 때(즉, 앞설 때), 상기 검출 신호(SL)를 로직 로우로 디세이블시킨다. 또, 상기 제1 검출기(123)는 도 5에서 참고되는 것과 같이, 상기 외부 클록 신호(RECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 느릴 때(즉, 뒤질 때), 상기 검출 신호(SL)를 로직 하이로 인에이블시킨다. 상기 제2 검출기(124)는 상기 외부 클록 신호(RECLK)와 상기 지연 클록 신호(DFBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 검출 신호(SLF)를 출력한다. 좀 더 상세하게는, 상기 제2 검출기(124)는 도 5에서 참고되는 것과 같이, 상기 외부 클록 신호(RECLK)의 위상이 상기 지연 클록 신호(DFBCLK)의 위상보다 빠를 때(즉, DFBCLK''인 경우), 상기 검출 신호(SLF)를 로직 로우로 디세이블시킨다. 또, 상기 제2 검출기(124)는 도 5에서 참고되는 것과 같이, 상기 외부 클록 신호(RECLK)의 위상이 상기 지연 클록 신호(DFBCLK)의 위상보다 느릴 때(즉, DFBCLK'인 경우), 상기 검출 신호(SLF)를 로직 하이로 인에이블시킨다. 상기 제3 검출기(125)는 상기 지연 클록 신호(DRECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 검출 신호(SRF)를 출력한다. 좀 더 상세하게는, 상기 제3 검출기(125)는 도 6에서 참고되는 것과 같이, 상기 지연 클록 신호(DRECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 빠를 때(즉, DRECLK'인 경우), 상기 검출 신호(SRF)를 로직 하이로 인에이블시킨다. 또, 상기 제3 검출기(125)는 상기 지연 클록 신호(DRECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 느릴 때(즉, DRECLK''인 경우), 상기 검출 신호(SRF)를 로직 로우로 디세이블시킨다. 결과적으로, 상기 외부 클록 신호(RECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 더 클 때, 상기 검출 신호(SLF 또는 SRF)가 인에이블되고, 상기 위상 차의 크기가 상기 코스 단위 지연 시간(△CO) 보다 더 작을 때, 상기 검출 신호(SLF 또는 SRF)가 디세이블되는 것을 알 수 있다.The phase detector 120 detects a phase difference between the external clock signal RECLK and the reference clock signal FBCLK, outputs detection signals SL and SR according to the detection result, and magnitudes of the phase difference. Accordingly, the detection signals SLF and SRF are output. 4 to 6, the configuration and specific operation of the phase detector 120 will be described in more detail as follows. First, referring to FIG. 4, the phase detector 120 includes coarse delay units 121 and 122, first to third detectors 123 to 125, and an inverter 126. The course unit delay unit 121 delays the reference clock signal FBCLK for a set time and outputs a delayed clock signal DFBCLK. The course unit delay unit 122 delays the external clock signal RECLK for the set time and outputs a delayed clock signal DRECLK. Preferably, the set time may be equal to the course unit delay time ΔCO, which is a delay time by the unit delay unit (eg, FDL1) included in the course delay unit 140. The first detector 123 detects a phase difference between the external clock signal RECLK and the reference clock signal FBCLK, and outputs the detection signal SL according to the detection result. More specifically, when the first detector 123 is faster than the phase of the reference clock signal FBCLK, the phase of the external clock signal RECLK is referred to in FIG. 6. The detection signal SL is disabled to a logic low. In addition, the first detector 123 may detect the detection signal when the phase of the external clock signal RECLK is slower (ie, behind) the phase of the reference clock signal FBCLK, as referred to in FIG. 5. Enable (SL) to logic high. The second detector 124 detects a phase difference between the external clock signal RECLK and the delayed clock signal DFBCLK, and outputs the detection signal SLF according to the detection result. More specifically, the second detector 124 may be configured to have a phase higher than that of the delayed clock signal DFBCLK (ie, DFBCLK '') when the phase of the external clock signal RECLK is referenced in FIG. 5. Is disabled), the detection signal SLF is disabled to a logic low. In addition, when the phase of the external clock signal RECLK is slower than the phase of the delayed clock signal DFBCLK (ie, DFBCLK ') as described in FIG. Enable detection signal SLF to logic high. The third detector 125 detects a phase difference between the delayed clock signal DRECLK and the reference clock signal FBCLK and outputs the detection signal SRF according to the detection result. More specifically, as illustrated in FIG. 6, the third detector 125 has a phase when the phase of the delayed clock signal DRECLK is earlier than the phase of the reference clock signal FBCLK (ie, DRECLK ′). Case), enable the detection signal SRF to logic high. In addition, when the phase of the delayed clock signal DRECLK is slower than the phase of the reference clock signal FBCLK (ie, DRECLK ''), the third detector 125 may be configured to logic the detection signal SRF. Disable low. As a result, when the magnitude of the phase difference between the external clock signal RECLK and the reference clock signal FBCLK is greater than the coarse delay time DELTA CO, the detection signal SLF or SRF is enabled. When the magnitude of the phase difference is smaller than the coarse delay time DELTA CO, it can be seen that the detection signal SLF or SRF is disabled.

다시 도 3을 참고하면, 상기 제어 신호 발생기(130)는 상기 외부 클록 신호(RECLK), 상기 기준 클록 신호(FBCLK), 및 상기 검출 신호들(SL, SR, SLF, SRF)에 응답하여, 코스 제어 신호들(CCTL1, CCTL2)과 화인 제어 신호(FCTL)를 발생한다. 좀 더 상세하게는, 상기 제어 신호 발생기(130)가 메인 컨트롤 회로(131), 코스 락킹 검출기(132), 및 서브 컨트롤 회로(133)를 포함한다. 상기 메인 컨트롤 회로(131)는 상기 검출 신호들(SL, SR), 내부 검출 신호들(NLF, NRF), 및 락킹 검출 신호(COLOCK)에 응답하여, 내부 제어 신호들(SHL1, SHR1)을 출력한다. 바람직하게, 상기 락킹 검출 신호(COLOCK)가 인에이블될 때, 상기 검출 신호(SL) 및 상기 내부 검출 신호(NLF)가 인에이블되거나, 또는 상기 검출 신호(SR) 및 상기 내부 검출 신호들(NRF)가 인에이블되면, 상기 메인 컨트롤 회로(131)가 상기 내부 제어 신호들(SHL1, SHR1) 중 하나를 인에이블시킨다. 또, 상기 락킹 검출 신호(COLOCK)가 디세이블되거나, 또는 내부 검출 신호들(NLF, NRF)이 모두 디세이블될 때, 상기 메인 컨트롤 회로(131)가 상기 내부 제어 신호들(SHL1, SHR1)을 모두 디세이블시킨다.Referring to FIG. 3 again, the control signal generator 130 may respond to the external clock signal RECLK, the reference clock signal FBCLK, and the detection signals SL, SR, SLF, and SRF. The control signals CCTL1 and CCTL2 and the fine control signal FCTL are generated. More specifically, the control signal generator 130 includes a main control circuit 131, a coarse locking detector 132, and a sub control circuit 133. The main control circuit 131 outputs internal control signals SHL1 and SHR1 in response to the detection signals SL and SR, internal detection signals NLF and NRF, and a locking detection signal COLOCK. do. Preferably, when the locking detection signal COLOCK is enabled, the detection signal SL and the internal detection signal NLF are enabled, or the detection signal SR and the internal detection signals NRF. Is enabled, the main control circuit 131 enables one of the internal control signals SHL1 and SHR1. In addition, when the locking detection signal COLOCK is disabled or the internal detection signals NLF and NRF are both disabled, the main control circuit 131 sends the internal control signals SHL1 and SHR1 to each other. Disable all.

또, 상기 메인 컨트롤 회로(131)는 상기 검출 신호들(SL, SR), 내부 제어 신호들(SHLF, SHRF), 및 상기 락킹 검출 신호(COLOCK)에 응답하여, 상기 코스 제어 신호들(CCTL1, CCTL2)을 출력하거나, 또는 상기 화인 제어 신호(FCTL)를 출력한다. 좀 더 상세하게는, 상기 코스 제어 신호(CCTL1)는 쉬프트 신호들(FBL, FBR)을 포함하고, 상기 코스 제어 신호(CCTL2)는 쉬프트 신호들(SBL, SBR)을 포함한다. 또, 상기 화인 제어 신호(FCTL)는 쉬프트 신호들(TBL, TBR)을 포함한다. 상기 락킹 검출 신호(COLOCK)가 디세이블될 때, 상기 메인 검출 회로(131)는 상기 검출 신호들(SL, SR)에 응답하여, 상기 코스 제어 신호들(CCTL1, CCTL2)을 출력한다. 예를 들어, 상기 검출 신호(SL)가 인에이블될 때, 상기 메인 검출 회로(131)는 상기 쉬프트 신호(SBL)를 발생한다. 또, 상기 검출 신호(SR)가 인에이블될 때, 상기 메인 검출 회로(131)는 상기 쉬프트 신호(SBR)를 발생한다.In addition, the main control circuit 131 may respond to the coarse control signals CCTL1, in response to the detection signals SL and SR, internal control signals SHLF and SHRF, and the locking detection signal COLOCK. CCTL2) or the fine control signal FCTL. More specifically, the coarse control signal CCTL1 includes shift signals FBL and FBR, and the coarse control signal CCTL2 includes shift signals SBL and SBR. In addition, the fine control signal FCTL includes shift signals TBL and TBR. When the locking detection signal COLOCK is disabled, the main detection circuit 131 outputs the course control signals CCTL1 and CCTL2 in response to the detection signals SL and SR. For example, when the detection signal SL is enabled, the main detection circuit 131 generates the shift signal SBL. In addition, when the detection signal SR is enabled, the main detection circuit 131 generates the shift signal SBR.

또, 상기 락킹 검출 신호(COLOCK)가 인에이블되고, 상기 검출 신호(SL)가 인에이블될 때, 상기 메인 검출 회로(131)는 상기 쉬프트 신호(TBL)를 발생한다. 상기 락킹 검출 신호(COLOCK)가 인에이블되고, 상기 검출 신호(SR)가 인에이블될 때, 상기 메인 검출 회로(131)는 상기 쉬프트 신호(TBR)를 발생한다. 바람직하게, 상기 메인 검출 회로(131)는 상기 쉬프트 신호들(FBL, FBR, SBL, SBR, TBL, TBR)을 각각 펄스 형태로 발생할 수 있다.In addition, when the locking detection signal COLOCK is enabled and the detection signal SL is enabled, the main detection circuit 131 generates the shift signal TBL. When the locking detection signal COLOCK is enabled and the detection signal SR is enabled, the main detection circuit 131 generates the shift signal TBR. Preferably, the main detection circuit 131 may generate the shift signals FBL, FBR, SBL, SBR, TBL, and TBR in the form of pulses, respectively.

상기 락킹 검출 신호(COLOCK)가 인에이블되고, 상기 내부 제어 신호들(SHLF, SHRF)이 모두 디세이블될 때, 상기 메인 컨트롤 회로(131)는 상기 검출 신호들(SL, SR)에 응답하여, 상기 화인 제어 신호(FCTL)를 출력한다. 또, 상기 락킹 검출 신호(COLOCK)가 인에이블되고, 상기 내부 제어 신호들(SHLF, SHRF) 중 어느 하나가 인에이블될 때, 상기 메인 컨트롤 회로(131)는 상기 코스 제어 신호들(CCTL1, CCTL2)을 출력한다.When the locking detection signal COLOCK is enabled and the internal control signals SHLF and SHRF are both disabled, the main control circuit 131 responds to the detection signals SL and SR. The fine control signal FCTL is output. In addition, when the locking detection signal COLOCK is enabled and any one of the internal control signals SHLF and SHRF is enabled, the main control circuit 131 performs the coarse control signals CCTL1 and CCTL2. )

상기 코스 락킹 검출기(132)는 상기 외부 클록 신호(RECLK), 상기 기준 클록 신호(FBCLK), 및 상기 검출 신호들(SL, SR)에 기초하여, 상기 코스 지연부(140)의 코스 락킹(locking) 여부를 검출하고, 상기 내부 검출 신호들(NLF, NRF)과 상기 락 킹 검출 신호(COLOCK)를 출력한다. 도 9 내지 도 11을 참고하여, 상기 코스 락킹 검출기(132)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 코스 락킹 검출기(132)는 지연 회로들(210, 220), 제1 및 제2 검출기들(230, 240), 및 락킹 신호 발생기(250)를 포함한다. 상기 지연 회로(210)는 상기 기준 클록 신호(FBCLK)를 설정된 시간 동안 지연시키고, 지연 클록 신호(TFBCLK)를 출력한다. 상기 지연 회로(220)는 상기 외부 클록 신호(RECLK)를 상기 설정된 시간 동안 지연시키고, 지연 클록 신호(TRECLK)를 출력한다. 바람직하게, 상기 설정된 시간은 상기 코스 지연부(140)에 포함되는 단위 지연부(예를 들어, FDL1)에 의한 지연 시간인, 코스 단위 지연 시간(△CO)보다 작게 설정될 수 있다. 상기 제1 검출기(230)는 상기 외부 클록 신호(RECLK)와 상기 지연 클록 신호(TFBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 내부 제어 신호(NLF)를 출력한다. 좀 더 상세하게는, 상기 외부 클록 신호(RECLK)의 위상이 상기 지연 클록 신호(TFBCLK)의 위상보다 더 느릴 때(즉, 더 뒤질 때), 상기 제1 검출기(230)가 상기 내부 제어 신호(NLF)를 디세이블시킨다. 또, 상기 외부 클록 신호(RECLK)의 위상이 상기 지연 클록 신호(TFBCLK)의 위상보다 더 빠를 때(즉, 더 앞설 때), 상기 제1 검출기(230)가 상기 내부 제어 신호(NLF)를 인에이블시킨다.The coarse locking detector 132 performs coarse locking of the coarse delay unit 140 based on the external clock signal RECLK, the reference clock signal FBCLK, and the detection signals SL and SR. ) And outputs the internal detection signals NLF and NRF and the locking detection signal COLOCK. 9 to 11, the configuration and specific operation of the coarse locking detector 132 will be described in more detail as follows. The coarse locking detector 132 includes delay circuits 210 and 220, first and second detectors 230 and 240, and a locking signal generator 250. The delay circuit 210 delays the reference clock signal FBCLK for a set time and outputs a delayed clock signal TFBCLK. The delay circuit 220 delays the external clock signal RECLK for the set time and outputs a delayed clock signal TRECLK. Preferably, the set time may be set smaller than the course unit delay time ΔCO, which is a delay time by the unit delay unit (eg, FDL1) included in the course delay unit 140. The first detector 230 detects a phase difference between the external clock signal RECLK and the delayed clock signal TFBCLK and outputs the internal control signal NLF according to the detection result. More specifically, when the phase of the external clock signal RECLK is slower (ie, further behind) than the phase of the delayed clock signal TFBCLK, the first detector 230 causes the internal control signal ( NLF) is disabled. In addition, when the phase of the external clock signal RECCLK is earlier than the phase of the delay clock signal TFBCLK (ie, earlier), the first detector 230 recognizes the internal control signal NLF. Enable it.

상기 제2 검출기(240)는 상기 지연 클록 신호(TRECLK)와 상기 기준 클록 신호(FBCLK) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 내부 제어 신호(NRF)를 출력한다. 좀 더 상세하게는, 상기 지연 클록 신호(TRECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 더 빠를 때, 상기 제2 검출기(240)가 상기 내부 제어 신호(NRF)를 디세이블시킨다. 또, 상기 지연 클록 신호(TRECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 더 느릴 때, 상기 제2 검출기(240)가 상기 내부 제어 신호(NRF)를 인에이블시킨다. 결과적으로, 상기 외부 클록 신호(RECLK)와 상기 상기 기준 클록 신호(FBCLK) 간의 위상 차의 크기가 상기 지연 회로(210 또는 220)에 의한 지연 시간 보다 작을 때, 상기 내부 제어 신호(NLF 또는 NRF)가 인에이블되는 것을 알 수 있다.The second detector 240 detects a phase difference between the delayed clock signal TRECLK and the reference clock signal FBCLK and outputs the internal control signal NRF according to the detection result. More specifically, when the phase of the delayed clock signal TRECLK is faster than the phase of the reference clock signal FBCLK, the second detector 240 disables the internal control signal NRF. In addition, when the phase of the delayed clock signal TRECLK is slower than the phase of the reference clock signal FBCLK, the second detector 240 enables the internal control signal NRF. As a result, when the magnitude of the phase difference between the external clock signal RECLK and the reference clock signal FBCLK is smaller than the delay time by the delay circuit 210 or 220, the internal control signal NLF or NRF. It can be seen that is enabled.

상기 락킹 신호 발생기(250)는 상기 내부 제어 신호들(NLF, NRF)과, 상기 검출 신호들(SL, SR)에 응답하여, 상기 락킹 검출 신호(COLOCK)를 출력한다. 도 10을 참고하면, 상기 락킹 신호 발생기(250)는 내부 로직 회로들(251, 252)을 포함한다. 상기 내부 로직 회로(251)는 상기 내부 제어 신호들(NLF, NRF)과, 상기 검출 신호들(SL, SR)에 응답하여, 내부 로직 신호들(SHL3, SHR3)을 발생한다. 좀 더 상세하게는, 상기 내부 로직 회로(251)는 로직 회로들(260, 270)을 포함한다. 상기 로직 회로(260)는 NAND 게이트(261)와 인버터(262)를 포함한다. 상기 NAND 게이트(261)는 상기 내부 제어 신호(NRF)와 상기 검출 신호(SR)에 응답하여 로직 신호(G1)를 출력한다. 상기 인버터(262)는 상기 로직 신호(G1)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(SHR3)로서 출력한다. 결과적으로, 상기 로직 회로(260)는 상기 내부 제어 신호(NRF)와 상기 검출 신호(SR)가 모두 인에이블될 때, 상기 내부 로직 신호(SHR3)를 인에이블시킨다. 상기 로직 회로(270) 역시 NAND 게이트(271)와 인버터(272)를 포함한다. 상기 NAND 게이트(271)는 상기 내부 제어 신호(NLF)와 상기 검출 신호(SL)에 응답하여 로직 신호(G2)를 출력한다. 상기 인버터(272)는 상기 로직 신호(G2)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(SHL3)로서 출력한다. 결과적으로, 상기 로직 회로(270)는 상기 내부 제어 신호(NLF)와 상기 검출 신호(SL)가 모두 인에이블될 때, 상기 내부 로직 신호(SHL3)를 인에이블시킨다. 택일적으로, 상기 로직 회로들(260, 270) 각각은, 도 11에 도시된 것과 같이, OR 게이트로서 구현될 수도 있다. The locking signal generator 250 outputs the locking detection signal COLOCK in response to the internal control signals NLF and NRF and the detection signals SL and SR. Referring to FIG. 10, the locking signal generator 250 includes internal logic circuits 251 and 252. The internal logic circuit 251 generates internal logic signals SHL3 and SHR3 in response to the internal control signals NLF and NRF and the detection signals SL and SR. More specifically, the internal logic circuit 251 includes logic circuits 260 and 270. The logic circuit 260 includes a NAND gate 261 and an inverter 262. The NAND gate 261 outputs a logic signal G1 in response to the internal control signal NRF and the detection signal SR. The inverter 262 inverts the logic signal G1 and outputs the inverted signal as the internal logic signal SHR3. As a result, the logic circuit 260 enables the internal logic signal SHR3 when both the internal control signal NRF and the detection signal SR are enabled. The logic circuit 270 also includes a NAND gate 271 and an inverter 272. The NAND gate 271 outputs a logic signal G2 in response to the internal control signal NLF and the detection signal SL. The inverter 272 inverts the logic signal G2 and outputs the inverted signal as the internal logic signal SHL3. As a result, the logic circuit 270 enables the internal logic signal SHL3 when both the internal control signal NLF and the detection signal SL are enabled. Alternatively, each of the logic circuits 260, 270 may be implemented as an OR gate, as shown in FIG. 11.

상기 내부 로직 회로(252)는 상기 내부 로직 신호들(SHR3, SHL3)에 응답하여, 상기 락킹 검출 신호(COLOCK)를 발생한다. 바람직하게, 상기 내부 로직 회로(252)는 OR 게이트로서 구현될 수 있다. 상기 내부 로직 회로(252)는 상기 내부 로직 신호들(SHR3, SHL3) 중 어느 하나가 인에이블될 때, 상기 락킹 검출 신호(COLOCK)를 인에이블시킨다.The internal logic circuit 252 generates the locking detection signal COLOCK in response to the internal logic signals SHR3 and SHL3. Preferably, the internal logic circuit 252 may be implemented as an OR gate. The internal logic circuit 252 enables the locking detection signal COLOCK when any one of the internal logic signals SHR3 and SHL3 is enabled.

다시 도 3을 참고하면, 상기 서브 컨트롤 회로(133)는 상기 검출 신호들(SL, SR, SLF, SRF), 상기 락킹 검출 신호(COLOCK), 및 상기 내부 제어 신호들(SHR1, SHL1)에 응답하여, 내부 제어 신호들(SHRF, SHLF)을 출력한다. 도 7 및 도 8을 참고하여, 상기 서브 컨트롤 회로(133)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 서브 컨트롤 회로(133)는 내부 로직 회로들(180, 190)을 포함한다. 상기 내부 로직 회로(180)는 상기 검출 신호들(SL, SR, SLF, SRF)과, 상기 락킹 검출 신호(COLOCK)에 응답하여, 내부 로직 신호들(SHL2, SHR2)을 발생한다. 상기 내부 로직 회로(180)는 로직 회로들(181, 182)을 포함한다. 상기 로직 회로(181)는 NAND 게이트(183)와 인버터(184)를 포함한다. 상기 NAND 게이트(183)는 상기 검출 신호들(SRF, SR)과 상기 락킹 검출 신호(COLOCK)에 응답하여, 로직 신호 (L1)를 출력한다. 상기 인버터(184)는 상기 로직 신호(L1)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(SHR2)로서 출력한다. 결과적으로, 상기 로직 회로(181)는 상기 검출 신호들(SRF, SR)과 상기 락킹 검출 신호(COLOCK)이 모두 인에이블될 때, 상기 내부 로직 신호(SHR2)를 인에이블시킨다.Referring back to FIG. 3, the sub control circuit 133 responds to the detection signals SL, SR, SLF, and SRF, the locking detection signal COLOCK, and the internal control signals SHR1 and SHL1. As a result, the internal control signals SHRF and SHLF are output. Referring to FIGS. 7 and 8, the configuration and specific operation of the sub control circuit 133 will be described in more detail as follows. The sub control circuit 133 includes internal logic circuits 180 and 190. The internal logic circuit 180 generates internal logic signals SHL2 and SHR2 in response to the detection signals SL, SR, SLF, and SRF and the locking detection signal COLOCK. The internal logic circuit 180 includes logic circuits 181 and 182. The logic circuit 181 includes a NAND gate 183 and an inverter 184. The NAND gate 183 outputs a logic signal L1 in response to the detection signals SRF and SR and the locking detection signal COLOCK. The inverter 184 inverts the logic signal L1 and outputs the inverted signal as the internal logic signal SHR2. As a result, the logic circuit 181 enables the internal logic signal SHR2 when both the detection signals SRF and SR and the locking detection signal COLOCK are enabled.

상기 로직 회로(182)는 NAND 게이트(185)와 인버터(186)를 포함한다. 상기 NAND 게이트(185)는 상기 검출 신호들(SLF, SL)과 상기 락킹 검출 신호(COLOCK)에 응답하여, 로직 신호(L2)를 출력한다. 상기 인버터(186)는 상기 로직 신호(L2)를 반전시키고, 그 반전된 신호를 상기 내부 로직 신호(SHL2)로서 출력한다. 결과적으로, 상기 로직 회로(182)는 상기 검출 신호들(SLF, SL)과 상기 락킹 검출 신호(COLOCK)이 모두 인에이블될 때, 상기 내부 로직 신호(SHL2)를 인에이블시킨다. 택일적으로, 상기 로직 회로들(181, 182) 각각은 도 8에서 참고되는 것과 같이, AND 게이트로서 구현될 수도 있다.The logic circuit 182 includes a NAND gate 185 and an inverter 186. The NAND gate 185 outputs a logic signal L2 in response to the detection signals SLF and SL and the locking detection signal COLOCK. The inverter 186 inverts the logic signal L2 and outputs the inverted signal as the internal logic signal SHL2. As a result, the logic circuit 182 enables the internal logic signal SHL2 when both the detection signals SLF and SL and the locking detection signal COLOCK are enabled. Alternatively, each of the logic circuits 181, 182 may be implemented as an AND gate, as referenced in FIG. 8.

상기 내부 로직 회로(190)는 상기 내부 로직 신호들(SHR2, SHL2)과, 상기 내부 제어 신호들(SHR1, SHL1)에 응답하여, 상기 내부 제어 신호들(SHRF, SHLF)을 출력한다. 상기 내부 로직 회로(190)는 로직 회로들(191, 192)을 포함한다. 상기 로직 회로(191)는 NOR 게이트(193)와 인버터(194)를 포함한다. 상기 NOR 게이트(193)는 상기 내부 로직 신호(SHR2)와 상기 내부 제어 신호(SHR1)에 응답하여, 로직 신호(L3)를 출력한다. 상기 인버터(194)는 상기 로직 신호(L3)를 반전시키고, 그 반전된 신호를 상기 내부 제어 신호(SHRF)로서 출력한다. 결과적으로, 상기 로직 회로(191)는 상기 내부 로직 신호(SHR2)와 상기 내부 제어 신호(SHR1) 중 어느 하나 가 인에이블될 때, 상기 내부 제어 신호(SHRF)를 인에이블시킨다.The internal logic circuit 190 outputs the internal control signals SHRF and SHLF in response to the internal logic signals SHR2 and SHL2 and the internal control signals SHR1 and SHL1. The internal logic circuit 190 includes logic circuits 191 and 192. The logic circuit 191 includes a NOR gate 193 and an inverter 194. The NOR gate 193 outputs a logic signal L3 in response to the internal logic signal SHR2 and the internal control signal SHR1. The inverter 194 inverts the logic signal L3 and outputs the inverted signal as the internal control signal SHRF. As a result, the logic circuit 191 enables the internal control signal SHRF when either one of the internal logic signal SHR2 and the internal control signal SHR1 is enabled.

상기 로직 회로(192)는 NOR 게이트(195)와 인버터(196)를 포함한다. 상기 NOR 게이트(195)는 상기 내부 로직 신호(SHL2)와 상기 내부 제어 신호(SHL1)에 응답하여, 로직 신호(L4)를 출력한다. 상기 인버터(196)는 상기 로직 신호(L4)를 반전시키고, 그 반전된 신호를 상기 내부 제어 신호(SHLF)로서 출력한다. 결과적으로, 상기 로직 회로(192)는 상기 내부 로직 신호(SHL2)와 상기 내부 제어 신호(SHL1) 중 어느 하나가 인에이블될 때, 상기 내부 제어 신호(SHLF)를 인에이블시킨다. 택일적으로, 상기 로직 회로들(191, 192) 각각은 도 8에서 참고되는 것과 같이, OR 게이트로서 구현될 수도 있다.The logic circuit 192 includes a NOR gate 195 and an inverter 196. The NOR gate 195 outputs a logic signal L4 in response to the internal logic signal SHL2 and the internal control signal SHL1. The inverter 196 inverts the logic signal L4 and outputs the inverted signal as the internal control signal SHLF. As a result, the logic circuit 192 enables the internal control signal SHLF when either one of the internal logic signal SHL2 and the internal control signal SHL1 is enabled. Alternatively, each of the logic circuits 191, 192 may be implemented as an OR gate, as referenced in FIG. 8.

다시 도 3을 참고하면, 상기 코스 지연부(140)는 상기 코스 제어 신호들(CCTL1, CCTL2)에 응답하여, 코스 지연 시간을 조절하고, 그 조절된 상기 코스 지연 시간 동안 상기 외부 클록 신호(RECLK)를 지연시키고, 코스 지연 클록 신호들(FCLK, SCLK)을 출력한다. 좀 더 상세하게는, 상기 코스 지연부(140)는 제1 선택부(141), 제2 선택부(142), 제1 지연부(142), 및 제2 지연부(143)를 포함한다.Referring to FIG. 3 again, the coarse delay unit 140 adjusts a coarse delay time in response to the coarse control signals CCTL1 and CCTL2 and controls the external clock signal RECELK during the coarse delay time. ) And outputs coarse delay clock signals FCLK and SCLK. In more detail, the course delay unit 140 includes a first selector 141, a second selector 142, a first delayer 142, and a second delayer 143.

상기 제1 선택부(141)는 상기 코스 제어 신호(CCTL1)의 쉬프트 신호(FBL 또는 FBR)에 응답하여, 상위 선택 신호들(FSE1∼FSEM)(M은 정수)을 발생한다. 좀 더 상세하게는, 상기 제1 선택부(141)는 상기 쉬프트 신호(FBL)를 수신할 때, 상기 제1 지연부(143)의 지연 시간이 증가하는 방향으로, 상기 상위 선택 신호들(FSE1∼FSEM) 중 하나를 선택적으로 인에이블시킨다. 예를 들어, 상기 상위 선택 신호(FSE10)만이 인에이블 된 상태에서, 상기 쉬프트 신호(FBL)를 수신할 때마다, FSE9, FSE8, FSE7,...FSE1의 순서로 하나씩 선택적으로 인에이블시킨다. 또, 상기 제1 선택부(141)는 상기 쉬프트 신호(FBR)를 수신할 때마다 상기 제1 지연부(143)의 지연 시간이 감소하는 방향으로, 상기 상위 선택 신호들(FSE1∼FSEM) 중 하나를 선택적으로 인에이블시킨다. 예를 들어, 상기 선택 신호(FSE5)만이 인에이블 된 상태에서, 상기 제1 선택부(141)는 상기 쉬프트 신호(FBR)를 수신할 때마다, FSE6, FSE7,...FSEM의 순서로 하나씩 선택적으로 인에이블시킨다. 바람직하게, 상기 상위 선택 신호들(FSE1∼FSEM) 중 어느 하나(예를 들어, FSE8)가 인에이블될 때, 나머지 상위 선택 신호들(FSE1∼FSE7, FSE9∼FSEM)은 디세이블된다.The first selector 141 generates higher selection signals FSE1 to FSEM (M is an integer) in response to the shift signal FBL or FBR of the coarse control signal CCTL1. More specifically, when the first selector 141 receives the shift signal FBL, the higher selector signals FSE1 in a direction in which a delay time of the first delay unit 143 increases. FSEM) is selectively enabled. For example, in the state where only the upper selection signal FSE10 is enabled, each time the shift signal FBL is received, the signals are selectively enabled one by one in the order of FSE9, FSE8, FSE7, ... FSE1. In addition, the first selector 141 may be configured such that the delay time of the first delay unit 143 decreases whenever the shift signal FBR is received, and among the upper select signals FSE1 to FSEM. Selectively enable one. For example, when only the selection signal FSE5 is enabled, each time the first selector 141 receives the shift signal FBR, one by one in the order of FSE6, FSE7, ... FSEM Optionally enable. Preferably, when any one of the upper select signals FSE1 to FSEM (eg, FSE8) is enabled, the remaining upper select signals FSE1 to FSE7 and FSE9 to FSEM are disabled.

상기 제2 선택부(142)는 상기 코스 제어 신호(CCTL2)의 쉬프트 신호(SBL 또는 SBR)에 응답하여, 하위 선택 신호들(SSE1∼SSE(M+1))을 발생한다. 상기 제1 선택부(141)와 유사하게, 상기 제2 선택부(142)는 상기 쉬프트 신호(SBL)를 수신할 때마다, 상기 제2 지연부(144)의 지연 시간이 증가하는 방향으로, 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 하나를 선택적으로 인에이블시킨다. 또, 상기 제2 선택부(142)는 상기 쉬프트 신호(SBR)를 수신할 때마다, 상기 제2 지연부(144)의 지연 시간이 감소하는 방향으로, 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 하나를 선택적으로 인에이블시킨다. The second selector 142 generates lower selection signals SSE1 to SSE (M + 1) in response to the shift signal SBL or SBR of the coarse control signal CCTL2. Similarly to the first selector 141, the second selector 142 increases the delay time of the second delay unit 144 each time the shift signal SBL is received. One of the lower selection signals SSE1 to SSE (M + 1) is selectively enabled. In addition, whenever the second selector 142 receives the shift signal SBR, the lower selector signals SSE1 to SSE (in the direction in which the delay time of the second delay unit 144 decreases). Selectively enable one of M + 1)).

상기 제1 지연부(143)는 서로 직렬로 연결되는 상위 단위 지연부들(FDL1∼FDLM)(M은 정수)을 포함한다. 상기 상위 단위 지연부들(FDL1∼FDLM)에는 각각 상기 외부 클록 신호(RECLK)가 입력된다. 또, 상기 상위 단위 지연부(FDLM)로부터 코스 지연 클록 신호(FCLK)가 출력된다. 상기 상위 단위 지연부들(FDL1∼FDLM)은 상기 상위 선택 신호들(FSE1∼FSEM)에 각각 응답하여, 각각 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 상위 선택 신호들(FSE1∼FSEM)이 각각 인에이블될 때, 상기 단위 지연부들(FDL1∼FDLM)이 각각 인에이블되고, 상기 상위 선택 신호들(FSE1∼FSEM)이 각각 디세이블될 때, 상기 상위 단위 지연부들(FDL1∼FDLM)이 각각 디세이블된다. 예를 들어, 상기 상위 단위 지연부(FDL1)는 상기 상위 선택 신호(FSE1)가 인에이블될 때 인에이블되고, 상기 상위 선택 신호(FSE1)가 디세이블될 때 디세이블된다. The first delay unit 143 includes upper unit delay units FDL1 to FDLM (M is an integer) connected in series with each other. The external clock signal RECLK is input to the upper unit delay units FDL1 to FDLM, respectively. The coarse delay clock signal FCLK is outputted from the upper unit delay unit FDLM. The upper unit delay units FDL1 to FDLM are enabled or disabled in response to the upper select signals FSE1 to FSEM, respectively. More specifically, when the upper select signals FSE1 to FSEM are enabled, the unit delay units FDL1 to FDLM are enabled, and the upper select signals FSE1 to FSEM are respectively. When disabled, the upper unit delay units FDL1 to FDLM are each disabled. For example, the higher unit delay unit FDL1 is enabled when the higher select signal FSE1 is enabled and is disabled when the higher select signal FSE1 is disabled.

상기 상위 단위 지연부들(FDL1∼FDLM)은 각각 인에이블될 때, 입력되는 신호들을 각각 코스 단위 지연 시간(△CO, 도 12참고) 동안 지연시키고, 상위 출력 신호들(FCK1∼ FCK(M-1))을 각각 출력한다. 바람직하게, 상기 상위 단위 지연부들(FDL1∼FDLM)의 상기 코스 단위 지연 시간들은 서로 동일하게 설정될 수 있다. 또, 상기 상위 단위 지연부들(FDL2∼FDLM)은 상기 상위 출력 신호들(FCK1∼ FCK(M-1))에 각각 더 응답하여 인에이블되거나 또는 디세이블된다. 예를 들어, 상기 상위 단위 지연부(FDL10)가 인에이블될 때, 상기 외부 클록 신호(RECLK)를 상기 코스 단위 지연 시간(△CO) 동안 지연시키고, 상기 상위 출력 신호(FCK1)를 출력한다. 상기 외부 클록 신호(RECLK)가 토글(toggle)함에 따라, 상기 상위 출력 신호(FCK1)가 토글한다. 결국, 상기 상위 출력 신호(FCK1)가 토글할 때, 상기 상위 단위 지연부(FDL11)가 인에이블된다. 따라서, 상기 상위 단위 지연부들(FDL10∼FDLM)이 인에이블되고, 상기 상위 단위 지연부들(FDL1∼FDL9)은 디세이블된다. 상기 외부 클록 신호(RECLK)는 상기 상위 단위 지연부들(FDL10∼FDLM)에 의한 지연 시간(즉, 제1 코 스 지연 시간) 동안 지연되고, 그 지연된 신호가 상기 상위 단위 지연부(FDLM)로부터 상기 코스 지연 클록 신호(FCKO)로서 출력된다. 결과적으로, 상기 제1 코스 지연 시간은 상기 상위 단위 지연부들(FDL1∼FDLM) 중 인에이블되는 상위 단위 지연부들의 수에 따라 결정된다. 예를 들어, 상기 상위 선택 신호(FSE1)가 인에이블될 때, 상기 제1 지연부(143)의 제1 코스 지연 시간이 최대로 된다. 반대로, 상기 상위 선택 신호(FSEM)가 인에이블될 때, 상기 제1 코스 지연 시간이 최소로 된다.When the upper unit delay units FDL1 to FDLM are enabled, respectively, the input signals delay the input signals for the course unit delay time ΔCO (see FIG. 12), respectively, and the upper output signals FCK1 to FCK (M-1). Print each)). Preferably, the course unit delay times of the upper unit delay units FDL1 to FDLM may be set to be the same. In addition, the upper unit delay units FDL2 to FDLM are enabled or disabled in response to the upper output signals FCK1 to FCK (M-1), respectively. For example, when the higher unit delay unit FDL10 is enabled, the external clock signal RECLK is delayed for the course unit delay time DELTA CO, and the upper output signal FCK1 is output. As the external clock signal RECLK toggles, the upper output signal FCK1 toggles. As a result, when the upper output signal FCK1 toggles, the upper unit delay unit FDL11 is enabled. Therefore, the upper unit delay units FDL10 to FDLM are enabled, and the upper unit delay units FDL1 to FDL9 are disabled. The external clock signal RECLK is delayed for a delay time (ie, a first coarse delay time) by the upper unit delay units FDL10 to FDLM, and the delayed signal is received from the upper unit delay unit FDLM. It is output as a coarse delay clock signal FCKO. As a result, the first coarse delay time is determined according to the number of upper unit delay units enabled among the upper unit delay units FDL1 to FDLM. For example, when the higher selection signal FSE1 is enabled, the first coarse delay time of the first delay unit 143 is maximized. In contrast, when the higher select signal FSEM is enabled, the first coarse delay time is minimized.

상기 제2 지연부(144)는 서로 직렬로 연결되는 하위 단위 지연부들(SDL1∼SDL(M+1))(M은 정수)을 포함한다. 상기 하위 단위 지연부들(SDL1∼SDL(M+1))에는 각각 상기 외부 클록 신호(RECLK)가 입력된다. 또 상기 하위 단위 지연부(SDL(M+1))는 코스 지연 클록 신호(SCLK)를 출력한다. 상기 하위 단위 지연부들(SDL1∼SDL(M+1))은 상기 하위 선택 신호들(SSE1∼SSE(M+1))에 각각 응답하여, 각각 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 하위 선택 신호들(SSE1∼SSE(M+1))이 각각 인에이블될 때, 상기 하위 단위 지연부들(SDL1∼SDL(M+1))이 각각 인에이블되고, 상기 하위 선택 신호들(SSE1∼SSE(M+1))이 각각 디세이블될 때, 상기 하위 단위 지연부들(SDL1∼SDL(M+1))이 각각 디세이블된다. 예를 들어, 상기 하위 단위 지연부(SDL1)는 상기 하위 선택 신호(SSE1)가 인에이블될 때 인에이블되고, 상기 하위 선택 신호(SSE1)가 디세이블될 때 디세이블된다. The second delay unit 144 includes lower unit delay units SDL1 to SDL (M + 1) (M is an integer) connected in series with each other. The external clock signal RECCLK is input to the lower unit delay units SDL1 to SDL (M + 1), respectively. The lower unit delay unit SDL (M + 1) outputs a coarse delay clock signal SCLK. The lower unit delay units SDL1 to SDL (M + 1) are enabled or disabled in response to the lower selection signals SSE1 to SSE (M + 1), respectively. More specifically, when the lower selection signals SSE1 to SSE (M + 1) are enabled, the lower unit delay units SDL1 to SDL (M + 1) are enabled, respectively. When the lower select signals SSE1 to SSE (M + 1) are respectively disabled, the lower unit delay units SDL1 to SDL (M + 1) are respectively disabled. For example, the lower unit delay unit SDL1 is enabled when the lower selection signal SSE1 is enabled, and is disabled when the lower selection signal SSE1 is disabled.

상기 하위 단위 지연부들(SDL1∼SDL(M+1))은 각각 인에이블될 때, 입력되는 신호들을 각각 상기 코스 단위 지연 시간(△CO) 동안 지연시키고, 하위 출력 신호들(SCK1∼ SCKM)을 각각 출력한다. 바람직하게, 상기 하위 단위 지연부들(SDL1∼ SDL(M+1))의 상기 코스 단위 지연 시간들은 서로 동일하게 설정될 수 있다. 또, 상기 하위 단위 지연부들(SDL2∼SDL(M+1))은 상기 하위 출력 신호들(SCK1∼SCKM)에 각각 더 응답하여 인에이블되거나 또는 디세이블된다. 예를 들어, 상기 하위 단위 지연부(SDL10)가 인에이블될 때, 상기 외부 클록 신호(RECLK)를 상기 코스 단위 지연 시간 동안 지연시키고, 상기 하위 출력 신호(SCK1)를 출력한다. 상기 외부 클록 신호(RECLK)가 토글함에 따라, 상기 하위 출력 신호(SCK1)가 토글한다. 결국, 상기 하위 출력 신호(SCK1)가 토글할 때, 상기 하위 단위 지연부(SDL11)가 인에이블된다. 따라서, 상기 하위 단위 지연부들(SDL10∼SDLM)이 인에이블되고, 상기 하위 단위 지연부들(SDL1∼SDL9)은 디세이블된다. 상기 외부 클록 신호(RECLK)는 상기 하위 단위 지연부들(SDL10∼SDLM)에 의한 지연 시간(즉, 제2 코스 지연 시간) 동안 지연되고, 그 지연된 신호가 상기 하위 단위 지연부(SDLM)로부터 상기 코스 지연 클록 신호(SCLK)로서 출력된다. 결과적으로, 상기 제2 코스 지연 시간은 상기 하위 단위 지연부들(SDL1∼SDL(M+1)) 중 인에이블되는 하위 단위 지연부들의 수에 따라 결정된다. 예를 들어, 상기 하위 선택 신호(SSE1)가 인에이블될 때, 상기 제2 지연부(144)의 제2 코스 지연 시간이 최대로 된다. 반대로, 상기 하위 선택 신호(SSE(M+1))가 인에이블될 때, 상기 제2 코스 지연 시간이 최소로 된다.When the lower unit delay units SDL1 to SDL (M + 1) are each enabled, delay the input signals for the course unit delay time DELTA CO, respectively, and lower the lower output signals SCK1 to SCKM. Print each. Preferably, the course unit delay times of the lower unit delay units SDL1 to SDL (M + 1) may be set to be the same. Further, the lower unit delay units SDL2 to SDL (M + 1) are enabled or disabled in response to the lower output signals SCK1 to SCKM, respectively. For example, when the lower unit delay unit SDL10 is enabled, the external clock signal RECLK is delayed for the course unit delay time, and the lower output signal SCK1 is output. As the external clock signal RECLK toggles, the lower output signal SCK1 toggles. As a result, when the lower output signal SCK1 toggles, the lower unit delay unit SDL11 is enabled. Accordingly, the lower unit delay units SDL10 to SDLM are enabled, and the lower unit delay units SDL1 to SDL9 are disabled. The external clock signal RECLK is delayed for the delay time (ie, the second coarse delay time) by the lower unit delay units SDL10 to SDLM, and the delayed signal is delayed from the lower unit delay unit SDLM. It is output as a delay clock signal SCLK. As a result, the second coarse delay time is determined according to the number of lower unit delay units enabled among the lower unit delay units SDL1 to SDL (M + 1). For example, when the lower selection signal SSE1 is enabled, the second coarse delay time of the second delay unit 144 is maximized. On the contrary, when the lower selection signal SSE (M + 1) is enabled, the second coarse delay time is minimized.

상기 화인 지연부(150)는 상기 코스 지연 클록 신호들(FCLK, SCLK)을 혼합하여, 서로 다른 위상을 가지는 화인 단위 스텝 신호들(ST, 도 12참고)을 생성한다. 바람직하게, 상기 화인 단위 스텝 신호들(ST)은 각각 화인 단위 지연 시간(△FN)만큼의 위상 차를 가진다. 상기 화인 지연부(150)는 상기 화인 제어 신호(FCTL)에 응 답하여 조절되는 화인 지연 시간에 기초하여, 상기 화인 단위 스텝 신호들(ST) 중 하나를 선택하여, 화인 지연 클록 신호(MCLK)로서 출력한다. 좀 더 상세하게는, 상기 화인 제어 신호(FCTL)의 쉬프트 신호(TBL)를 수신할 때, 상기 화인 지연부(150)는 상기 화인 지연 시간이 증가하는 쪽으로 상기 화인 단위 스텝 신호들(ST) 중 하나를 선택한다. 또, 화인 제어 신호(FCTL)의 쉬프트 신호(TBR)를 수신할 때, 상기 화인 지연부(150)는 상기 화인 지연 시간이 감소하는 쪽으로 상기 화인 단위 스텝 신호들(ST) 중 하나를 선택한다. 상기 리플리카 지연부(160)는 상기 화인 지연 클록 신호(MCLK)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 기준 클록 신호(FBCLK)로서 출력한다. 상기 출력 드라이버(170)는 상기 화인 지연 클록 신호(MCLK)에 응답하여, 내부 클록 신호(DLLCLK)를 출력한다.The fine delay unit 150 mixes the coarse delay clock signals FCLK and SCLK to generate fine unit step signals ST having different phases (see FIG. 12). Preferably, the fine unit step signals ST each have a phase difference equal to a fine unit delay time ΔFN. The fine delay unit 150 selects one of the fine unit step signals ST based on a fine delay time adjusted in response to the fine control signal FCTL, and selects one of the fine delay clock signals MCLK as a fine delay clock signal MCLK. Output More specifically, when the shift signal TBL of the fine control signal FCTL is received, the fine delay unit 150 is configured to increase the fine delay time among the fine unit step signals ST. Choose one. In addition, when receiving the shift signal TBR of the fine control signal FCTL, the fine delay unit 150 selects one of the fine unit step signals ST in order to decrease the fine delay time. The replica delay unit 160 delays the fine delay clock signal MCLK for a predetermined time and outputs the delayed signal as the reference clock signal FBCLK. The output driver 170 outputs an internal clock signal DLLCLK in response to the fine delayed clock signal MCLK.

다음으로, 도 12를 참고하여, 상기 DLL(100)의 동작 과정을 상세히 설명한다. 도 12는 도 3에 도시된 DLL의 동작과 관련된 신호들의 타이밍도이다. 도면의 간략화를 위해, 도 12에서는 상기 코스 지연 클록 신호들(FCLK, SCLK)과 상기 화인 지연 클록 신호(MCLK)의 타이밍 도의 일부만이 도시되어 있다. 도 12에서 참조되는 것과 같이, 바람직하게, 상기 코스 지연 클록 신호(FCLK)의 위상은 상기 코스 지연 클록 신호(SCLK)의 위상보다 항상 설정된 시간(△D)만큼 더 앞선다. 예를 들어, 상기 설정된 시간(△D)은 상기 코스 단위 지연 시간(△CO)의 1/2로서 설정될 수 있다. D1, E1, 및 F1은 상기 코스 지연 클록 신호(FCLK)의 서로 다른 위상들을 나타내고, 상기 위상들(D1, E1, F1)은 서로 상기 코스 단위 지연 시간(△CO)만큼의 위상 차를 갖는다. D2, E2, F2는 상기 코스 지연 클록 신호(SCLK)의 서로 다른 위상 들을 나타내고, 상기 위상들(D2, E2, F2)은 서로 상기 코스 단위 지연 시간(△CO)만큼의 위상 차를 갖는다.Next, referring to Figure 12, the operation of the DLL 100 will be described in detail. 12 is a timing diagram of signals related to the operation of the DLL illustrated in FIG. 3. For simplicity, only a portion of the timing diagrams of the coarse delay clock signals FCLK and SCLK and the fine delay clock signal MCLK are shown in FIG. 12. As referenced in FIG. 12, preferably, the phase of the coarse delay clock signal FCLK always precedes the phase of the coarse delay clock signal SCLK by a predetermined time DELTA D. For example, the set time ΔD may be set as 1/2 of the course unit delay time ΔCO. D1, E1, and F1 represent different phases of the coarse delay clock signal FCLK, and the phases D1, E1, and F1 have phase differences from each other by the coarse delay time DELTA CO. D2, E2, and F2 represent different phases of the coarse delay clock signal SCLK, and the phases D2, E2, and F2 each have a phase difference equal to the coarse delay time DELTA CO.

먼저, 본 실시예에서는, 상기 클록 입력 버퍼(110)가 상기 외부 입력 클록 신호들(ECLK, ECLKB)을 수신하고, 상기 외부 클록 신호(RECLK)를 출력한다. 상기 위상 검출기(120)는 상기 외부 클록 신호(RECLK)와 기준 클록 신호(FBCLK)의 위상 차를 검출하고, 그 검출 결과에 따라 상기 검출 신호들(SL, SR)을 출력한다. 예를 들어, 상기 외부 클록 신호(RECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 느릴 경우, 상기 위상 검출기(120)는 상기 검출 신호(SL)를 인에이블시키고, 상기 기준 신호(SR)를 디세이블시킨다. 상기 제어 신호 발생기(130)의 메인 컨트롤 회로(131)는 상기 검출 신호(SL)에 응답하여, 코스 제어 신호들(CCTL1, CCTL2)의 쉬프트 신호들(FBL, SBL)을 번갈아가며 발생한다. 그 결과, 상기 코스 지연부(140)의 상기 제1 선택부(141)가 상기 쉬프트 신호(FBL)에 응답하여 상기 제1 지연부(143)의 제1 코스 지연 시간이 증가하는 쪽으로 상기 상위 선택 신호들(FSE1∼FSEM) 중 하나를 인에이블시킨다. 예를 들어, 초기에, 상기 제1 선택부(141)가 상기 상위 선택 신호(FSE10)를 인에이블시킨 상태라면, 상기 쉬프트 신호(FBL)를 수신할 때마다 FSE10, FSE9, FSE8,...의 순서로 하나씩 인에이블시킨다. 또, 상기 제1 선택부(141)와 유사하게, 상기 제2 선택부(142)가 상기 쉬프트 신호(SBL)에 응답하여 상기 제2 지연부(144)의 제2 코스 지연 시간이 증가하는 쪽으로 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 하나를 인에이블시킨다. 이때, 상기 제1 선택부(141)와 상기 선택부(142)가 번갈아서 동작한다. 결국, 상기 코스 지연부(140)의 코스 지연 시간이 조절됨에 따라, 코스 지연 클록 신호들(FCLK, SCLK)의 위상들이 변경된다. 예를 들어, 상기 코스 지연부(140)가 위상들(D1, D2)을 갖는 상기 코스 지연 클록 신호들(FCLK, SCLK)를 출력하는 상태에서, 상기 쉬프트 신호(FBL)를 수신하면, 상기 코스 지연부(140)는 상기 코스 지연 클록 신호(FCLK)의 위상을 'D1'에서 'E1'으로 상기 코스 단위 지연 시간(△CO)만큼 이동시킨다. 이와 유사하게, 상기 코스 지연부(140)가 상기 쉬프트 신호(SBL)를 수신하면, 상기 코스 지연 클록 신호(SCLK)의 위상을 'D2'에서 'E2'로 이동시킨다. 상술한 것과 같이, 상기 코스 지연부(140)가 상기 코스 제어 신호들(CCTL1, CCTL2)에 응답하여, 상기 코스 지연 시간을 조절하는 동작이 상기 코스 지연부(140)의 코스 락킹 동작이다.First, in the present embodiment, the clock input buffer 110 receives the external input clock signals ECLK and ECLKB and outputs the external clock signal RECLK. The phase detector 120 detects a phase difference between the external clock signal RECLK and the reference clock signal FBCLK and outputs the detection signals SL and SR according to the detection result. For example, when the phase of the external clock signal RECLK is slower than the phase of the reference clock signal FBCLK, the phase detector 120 enables the detection signal SL and the reference signal SR. Disable). The main control circuit 131 of the control signal generator 130 alternately generates shift signals FBL and SBL of the coarse control signals CCTL1 and CCTL2 in response to the detection signal SL. As a result, the first selection unit 141 of the course delay unit 140 selects the higher order in which the first course delay time of the first delay unit 143 increases in response to the shift signal FBL. Enable one of the signals FSE1-FSEM. For example, initially, when the first selector 141 enables the higher selection signal FSE10, whenever the shift signal FBL is received, FSE10, FSE9, FSE8, ... Enable one by one in the order of. Also, similar to the first selector 141, the second selector 142 increases the second course delay time of the second delayer 144 in response to the shift signal SBL. One of the lower selection signals SSE1 to SSE (M + 1) is enabled. At this time, the first selector 141 and the selector 142 alternately operate. As a result, as the coarse delay time of the coarse delay unit 140 is adjusted, the phases of the coarse delay clock signals FCLK and SCLK are changed. For example, when the coarse delay unit 140 receives the shift signal FBL while the coarse delay signals 140 output the coarse delay clock signals FCLK and SCLK having phases D1 and D2, the coarse delay unit 140 receives the coarse delay signal FBL. The delay unit 140 shifts the phase of the coarse delay clock signal FCLK from 'D1' to 'E1' by the coarse delay time DELTA CO. Similarly, when the coarse delay unit 140 receives the shift signal SBL, the coarse delay unit 140 shifts the phase of the coarse delay clock signal SCLK from 'D2' to 'E2'. As described above, an operation of adjusting the course delay time by the course delay unit 140 in response to the course control signals CCTL1 and CCTL2 is a course locking operation of the course delay unit 140.

한편, 상기 화인 지연부(150)는 상기 코스 지연 클록 신호들(FCLK, SCLK)을 혼합하여, 서로 다른 위상을 가지는 다수의 화인 단위 스텝 신호들(ST)을 생성한다. 이때, 상기 화인 지연부(150)는 초기 설정 값의 화인 지연 시간에 기초하여, 다수의 화인 단위 스텝 신호들(ST) 중 하나를 선택하여, 상기 화인 지연 클록 신호(MCLK)로서 출력한다. 결과적으로, 초기에, 상기 화인 지연 클록 신호(MCLK)의 위상은 상기 코스 지연부(140)의 코스 락킹 동작에 따라 변경되는 상기 코스 지연 클록 신호들(FCLK, SCLK)에 의해 조절된다.Meanwhile, the fine delay unit 150 generates the plurality of fine unit step signals ST having different phases by mixing the coarse delay clock signals FCLK and SCLK. In this case, the fine delay unit 150 selects one of the plurality of fine unit step signals ST based on the fine delay time of the initial setting value and outputs the one of the fine delay clock signals MCLK. As a result, initially, the phase of the fine delay clock signal MCLK is adjusted by the coarse delay clock signals FCLK and SCLK that are changed according to the coarse locking operation of the coarse delay unit 140.

이 후, 상기 코스 락킹 동작에 의해, 상기 외부 클록 신호(RECLK)와 기준 클록 신호(FBCLK)의 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 더 작아질 때, 상기 코스 락킹 검출기(132)가 이를 검출하여, 상기 락킹 검출 신호(COLOCK)를 인에이블시키고, 내부 검출 신호들(NLF, NRF) 중 하나를 인에이블시킨 다. 이때, 상기 코스 지연부(140)는 상기 코스 락킹 동작을 종료하고, 상기 코스 지연부(140)의 코스 지연 시간이 락킹된다. Thereafter, when the coarse locking operation causes the magnitude of the phase difference between the external clock signal RECLK and the reference clock signal FBCLK to be smaller than the coarse delay time DELTA CO, the coarse locking detector ( 132 detects this and enables the locking detection signal COLOCK and enables one of the internal detection signals NLF and NRF. At this time, the course delay unit 140 ends the course locking operation, and the course delay time of the course delay unit 140 is locked.

상기 메인 제어 회로(131)는 상기 락킹 검출 신호(COLOCK)에 응답하여, 상기 코스 제어 신호들(CCTL1, CCTL2)의 발생 동작을 정지한다. 이 후, 상기 메인 제어 회로(131)는 상기 검출 신호들(SL, SR)에 응답하여, 화인 제어 신호(FCTL)의 쉬프트 신호(TBL 또는 TBR)를 발생한다. 그 결과, 상기 화인 지연부(150)가 상기 쉬프트 신호(TBL 또는 TBR)에 응답하여, 상기 화인 지연 클록 신호(MCLK)로서 선택될 화인 단위 스텝 신호(ST)를 변경한다. 예를 들어, 상기 화인 지연부(150)가 시점(T2)의 화인 단위 스텝 신호(ST)를 상기 화인 지연 클록 신호(MCLK)로서 출력하는 상태에서, 상기 쉬프트 신호(TBL)를 수신하면, 상기 시점(T2)보다 화인 단위 지연 시간(△FN)만큼 더 위상이 앞서는 화인 단위 스텝 신호(ST)를 선택한다. 그 결과, 상기 화인 지연 클록 신호(MCLK)의 위상이 변화되어, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차가 점점 감소하게 된다. 상술한 것과 같이, 상기 화인 지연부(150)가 상기 화인 제어 신호(FCTL)에 응답하여, 상기 화인 지연 시간을 조절하는 동작이 상기 화인 지연부(150)의 화인 락킹 동작이다. 이 후, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차가 설정된 값으로 되면, 상기 화인 지연부(150)가 상기 화인 락킹 동작을 종료하고, 상기 화인 지연부(150)의 화인 지연 시간이 락킹된다.The main control circuit 131 stops the generation of the coarse control signals CCTL1 and CCTL2 in response to the locking detection signal COLOCK. Thereafter, the main control circuit 131 generates a shift signal TBL or TBR of the fine control signal FCTL in response to the detection signals SL and SR. As a result, the fine delay unit 150 changes the fine unit step signal ST to be selected as the fine delay clock signal MCLK in response to the shift signal TBL or TBR. For example, when the fine delay unit 150 receives the shift signal TBL while outputting the fine unit step signal ST at the time point T2 as the fine delay clock signal MCLK, The fine unit step signal ST whose phase is advanced by a fine unit delay time DELTA FN than the time point T2 is selected. As a result, the phase of the fine delayed clock signal MCLK is changed to gradually reduce the phase difference between the reference clock signal FBCLK and the external clock signal RECLK. As described above, in response to the fine control signal FCTL, the fine delay unit 150 adjusts the fine delay time is a fine locking operation of the fine delay unit 150. After that, when the phase difference between the reference clock signal FBCLK and the external clock signal RECLK becomes a set value, the fine delay unit 150 terminates the fine locking operation, and the fine delay unit 150 Fine delay time is locked.

한편, 상기 화인 지연부(150)의 화인 락킹 동작 중, 상기 외부 클록 신호(RECLK)의 주파수가 갑작스럽게 변화하는 경우, 상기 DLL(100)의 동작을 설명하면 다음과 같다. 예를 들어, 상기 코스 지연부(140)가 위상들(E1, E2)을 가지는 상기 코스 지연 클록 신호들(FCLK, SCLK)을 출력하고 있고, 상기 외부 클록 신호(RECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 더 느린 것으로 가정하자. 이 때, 상기 화인 지연부(150)는 상기 코스 지연 클록 신호들(FCLK, SCLK)에 의해 정의되는 화인 락킹 구간(즉, T1에서 T2까지) 내에서 상기 화인 지연 클록 신호(MCLK)의 위상을 변경시킨다. 본 실시예에서는 설명의 편의상, 상기 외부 클록 신호(RECLK)의 주파수가 갑작스럽게 변화할 때, 상기 외부 클록 신호(RECLK)의 위상이 상기 기준 클록 신호(FBCLK)의 위상보다 훨씬 더 느려지는 경우에 한정하여 설명하기로 한다.On the other hand, when the frequency of the external clock signal (RECLK) suddenly changes during the fine locking operation of the fine delay unit 150, the operation of the DLL 100 will be described. For example, the coarse delay unit 140 outputs the coarse delay clock signals FCLK and SCLK having phases E1 and E2, and the phase of the external clock signal RECCLK is the reference clock. Assume that it is slower than the phase of the signal FBCLK. In this case, the fine delay unit 150 phases the phase of the fine delay clock signal MCLK in a fine locking period defined by the coarse delay clock signals FCLK and SCLK (that is, T1 to T2). Change it. In the present embodiment, for convenience of description, when the frequency of the external clock signal RECLK suddenly changes, when the phase of the external clock signal RECLK becomes much slower than the phase of the reference clock signal FBCLK. The description will be limited.

상기 화인 지연부(150)가 예를 들어, 상기 시점(T1)의 위상을 갖는 화인 단위 스텝 신호(ST)를 상기 화인 지연 클록 신호(MCLK)로서 출력하는 상태에서, 상기 외부 클록 신호(RECLK)의 주파수가 갑작스럽게 변화되면, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차의 크기 변화는 다음의 두 가지 경우로 설명될 수 있다.The external clock signal RECLK in the state where the fine delay unit 150 outputs, for example, a fine unit step signal ST having a phase at the time point T1 as the fine delay clock signal MCLK. When the frequency of V is abruptly changed, the change in the magnitude of the phase difference between the reference clock signal FBCLK and the external clock signal RECLK may be explained in the following two cases.

첫 번째는, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 작지만, 상기 코스 락킹 검출기(132)의 지연 회로(210 또는 220)에 의한 지연 시간 보다 큰 경우(즉, 상기 화인 지연 클록 신호(MCLK)의 위상이 목표 시점(TL1)으로 이동되어야 하는 경우)이다. 이 경우, 상기 위상 검출기(120)는 상기 검출 신호(SL)를 인에이블시키고, 상기 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 작기 때문에, 상기 검출 신호 들(SLF, SRF)을 모두 디세이블시킨다. 또, 상기 코스 락킹 검출기(132)는 상기 위상 차의 크기가 지연 회로(210 또는 220)에 의한 지연 시간 보다 더 크기 때문에 상기 내부 검출 신호들(NLF, NRF)을 모두 디세이블시킨다.First, although the magnitude of the phase difference between the reference clock signal FBCLK and the external clock signal RECLK is smaller than the coarse delay time DELTA CO, the delay circuit 210 of the coarse locking detector 132 or It is a case where the delay time is greater than the delay time by 220 (that is, when the phase of the fine delay clock signal MCLK needs to be moved to the target time point TL1). In this case, the phase detector 120 enables the detection signal SL, and since the magnitude of the phase difference is smaller than the coarse delay time DELTA CO, the phase detection signals SLLF and SRF are received. Disable all. In addition, the coarse locking detector 132 disables all of the internal detection signals NLF and NRF since the magnitude of the phase difference is greater than the delay time caused by the delay circuit 210 or 220.

상기 메인 컨트롤 회로(131)는 상술한 코스 락킹 동작에서, 인에이블된 상기 락킹 검출 신호(COLOCK)를 한 번 수신한 후, 상기 내부 검출 신호들(NLF, NRF)이 디세이블될 때, 상기 검출 신호(SL)에 응답하여, 상기 내부 제어 신호들(SHL1)를 인에이블시킨다. 이때, 상기 서브 컨트롤 회로(133)의 상기 내부 로직 회로(180)는 상기 검출 신호들(SLF, SRF)에 응답하여, 상기 내부 로직 신호들(SHR2, SHL2)을 모두 디세이블시킨다. 상기 내부 로직 신호들(SHR2, SHL2)이 모두 디세이블되더라도, 상기 내부 제어 신호들(SHL1)가 인에이블되므로, 상기 서브 컨트롤 회로(131)의 상기 내부 로직 회로(190)는 상기 내부 제어 신호(SHLF)를 인에이블시킨다. 결국, 상기 메인 컨트롤 회로(131)는 상기 내부 제어 신호(SHLF)에 응답하여, 상기 코스 제어 신호(CCTL1)의 쉬프트 신호(FBL)를 한 번 발생하고, 이 후, 상기 검출 신호(SL)에 응답하여, 상기 화인 제어 신호(FCTL)의 쉬프트 신호(TBL)를 발생한다.When the internal detection signals NLF and NRF are disabled, the main control circuit 131 receives the enabled locking detection signal COLOCK once in the above-described coarse locking operation. In response to the signal SL, the internal control signals SHL1 are enabled. In this case, the internal logic circuit 180 of the sub control circuit 133 disables the internal logic signals SHR2 and SHL2 in response to the detection signals SLF and SRF. Even though both of the internal logic signals SHR2 and SHL2 are disabled, since the internal control signals SHL1 are enabled, the internal logic circuit 190 of the sub-control circuit 131 is configured to execute the internal control signal (SHL2). Enable SHLF). As a result, the main control circuit 131 generates the shift signal FBL of the coarse control signal CCTL1 once in response to the internal control signal SHLF, and thereafter, to the detection signal SL. In response, a shift signal TBL of the fine control signal FCTL is generated.

상기 코스 지연부(140)는 상기 쉬프트 신호(FBL)에 응답하여, 상기 코스 지연 신호(FCLK)의 위상을 'E1'에서 'F1'으로 이동시킨다. 이 후, 상기 화인 지연부(150)는 상기 코스 지연 클록 신호들(FCLK, SCLK)에 의해 정의되는 화인 락킹 구간(즉, T2에서 T3까지) 내에서 상기 화인 지연 클록 신호(MCLK)의 위상을 변경시킨다. 즉, 상기 쉬프트 신호(TBL)에 응답하여, 상기 화인 지연부(150)가 상기 화인 지연 클록 신호(MCLK)(이 경우, MCLK')의 위상을 상기 시점(T2)에서 상기 목표 시 점(TL1)으로 이동시킨다.The coarse delay unit 140 shifts the phase of the coarse delay signal FCLK from 'E1' to 'F1' in response to the shift signal FBL. Thereafter, the fine delay unit 150 phases the phase of the fine delay clock signal MCLK in a fine locking period defined by the coarse delay clock signals FCLK and SCLK (ie, T2 to T3). Change it. That is, in response to the shift signal TBL, the fine delay unit 150 sets the phase of the fine delay clock signal MCLK (in this case, MCLK ') at the target time point TL1 at the time point T2. Move to).

두 번째는, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 더 큰 경우(즉, 상기 화인 지연 클록 신호(MCLK)의 위상이 목표 시점(TL2)으로 이동되어야 하는 경우)이다. 이 경우, 상기 위상 검출기(120)는 상기 검출 신호(SL)를 인에이블시키고, 상기 위상 차의 크기가 상기 코스 단위 지연 시간(△CO)보다 크기 때문에, 상기 검출 신호(SLF)를 인에이블시킨다. 상기 내부 로직 회로(180)는 상기 검출 신호들(SLF, SL)과 상기 락킹 검출 신호(COLOCK)에 응답하여, 상기 내부 로직 신호(SHL2)를 인에이블시킨다. 이때, 상기 코스 락킹 검출기(132)는 상기 위상 차의 크기가 지연 회로(210 또는 220)에 의한 지연 시간 보다 더 크기 때문에 상기 내부 검출 신호들(NLF, NRF)을 모두 디세이블시킨다. 그 결과, 상기 락킹 검출 신호(COLOCK)가 디세이블된다. 하지만, 상기 위상 검출기(120)의 동작 속도가 상기 코스 락킹 검출기(132)의 동작 속도보다 더 빠르기 때문에, 상기 내부 로직 회로(180)는 상기 락킹 검출 신호(COLOCK)가 디세이블되기 전에, 상기 내부 로직 신호(SHL2)를 인에블시킨다. 상기 메인 컨트롤 회로(131)는 상기 내부 제어 신호(SHLF)에 응답하여, 상기 코스 제어 신호(CCTL1)의 쉬프트 신호들(FBL, FBR)을 번갈아서 발생한 후, 상기 검출 신호(SL)에 응답하여, 상기 화인 제어 신호(FCTL)의 쉬프트 신호(TBL)를 발생한다.Second, when the magnitude of the phase difference between the reference clock signal FBCLK and the external clock signal RECLK is greater than the coarse delay time DELTA CO (that is, the fine delay clock signal MCLK), Phase should be moved to the target time point TL2). In this case, the phase detector 120 enables the detection signal SL and enables the detection signal SLF since the magnitude of the phase difference is greater than the coarse delay time DELTA CO. . The internal logic circuit 180 enables the internal logic signal SHL2 in response to the detection signals SLF and SL and the locking detection signal COLOCK. At this time, the coarse locking detector 132 disables all of the internal detection signals NLF and NRF since the magnitude of the phase difference is greater than the delay time caused by the delay circuit 210 or 220. As a result, the locking detection signal COLOCK is disabled. However, since the operation speed of the phase detector 120 is faster than the operation speed of the coarse locking detector 132, the internal logic circuit 180 may perform the internal lock before the locking detection signal COLOCK is disabled. Enable the logic signal SHL2. The main control circuit 131 alternately generates shift signals FBL and FBR of the coarse control signal CCTL1 in response to the internal control signal SHLF, and then responds to the detection signal SL. A shift signal TBL of the fine control signal FCTL is generated.

상기 코스 지연부(140)는 상기 쉬프트 신호들(FBL, FBR)에 응답하여, 상기 코스 지연 신호들(FCLK, SCLK)의 위상을 'E1, E2'에서 각각 'F1, F2'로 이동시킨 다. 이 후, 상기 화인 지연부(150)는 상기 코스 지연 클록 신호들(FCLK, SCLK)에 의해 정의되는 화인 락킹 구간(즉, T3에서 T4까지) 내에서 상기 화인 지연 클록 신호(MCLK)의 위상을 변경시킨다. 즉, 상기 쉬프트 신호(TBL)에 응답하여, 상기 화인 지연부(150)가 상기 화인 지연 클록 신호(MCLK)(이 경우, MCLK'')의 위상을 상기 시점(T3)에서 상기 목표 시점(TL2)으로 이동시킨다.The coarse delay unit 140 shifts the phases of the coarse delay signals FCLK and SCLK from 'E1 and E2' to 'F1 and F2' in response to the shift signals FBL and FBR. . Thereafter, the fine delay unit 150 phases the phase of the fine delay clock signal MCLK in a fine locking period defined by the coarse delay clock signals FCLK and SCLK (ie, T3 to T4). Change it. That is, in response to the shift signal TBL, the fine delay unit 150 phases the phase of the fine delay clock signal MCLK (in this case, MCLK ″) at the target time TL2 at the time point T3. Move to).

상술한 것과 같이, 상기 DLL(100)은 코스 락킹 동작이 종료된 이 후, 상기 외부 클록 신호(RECLK)의 위상이 갑작스럽게 변화할 때, 상기 기준 클록 신호(FBCLK)와 상기 외부 클록 신호(RECLK)의 위상 차의 크기에 따라 상기 코스 지연부(140)를 강제적으로 동작시키므로, 화인 락킹 동작시간을 감소시킬 수 있다. 그 결과, 상기 DLL(100)은 외부 환경 변화에 신속하게 반응하여, 안정적인 내부 클록 신호(DLLCLK)를 발생할 수 있다.As described above, when the phase of the external clock signal RECLK suddenly changes after the coarse locking operation is finished, the DLL 100 and the external clock signal FCLLK and the external clock signal RECLK The coarse delay unit 140 is forcibly operated according to the magnitude of the phase difference, so that the fine locking operation time can be reduced. As a result, the DLL 100 may quickly react to changes in the external environment, thereby generating a stable internal clock signal DLLCLK.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 DLL은 코스 락킹 동작이 종료된 후, 외부 클록 신호와 기준 클록 신호 간의 위상 차의 크기에 따라, 코스 지연부를 선택적으로 강제 동작시킴으로써, 화인 락킹 동작시간을 감소시킬 수 있고, 외부 환경 변화에 무관하게 안정된 내부 클록 신호를 발생시킬 수 있다.As described above, the DLL according to the present invention reduces the fine locking operation time by selectively forcibly operating the coarse delay unit according to the magnitude of the phase difference between the external clock signal and the reference clock signal after the coarse locking operation is completed. It is possible to generate a stable internal clock signal regardless of external environmental changes.

Claims (21)

외부 클록 신호와 기준 클록 신호의 위상 차를 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들을 출력하고, 상기 위상 차의 크기에 따라, 제3 및 제4 검출 신호들을 출력하는 위상 검출기;A phase detector for detecting a phase difference between an external clock signal and a reference clock signal, outputting first and second detection signals according to the detection result, and outputting third and fourth detection signals according to the magnitude of the phase difference. ; 상기 외부 클록 신호, 상기 기준 클록 신호, 및 상기 제1 내지 제4 검출 신호들에 응답하여, 제1 및 제2 코스(coarse) 제어 신호들과 화인(fine) 제어 신호를 발생하는 제어 신호 발생기;A control signal generator configured to generate first and second coarse control signals and a fine control signal in response to the external clock signal, the reference clock signal, and the first to fourth detection signals; 상기 제1 및 제2 코스 제어 신호들에 응답하여, 코스 지연 시간을 조절하고, 그 조절된 상기 코스 지연 시간 동안 상기 외부 클록 신호를 지연시키고, 코스 지연 클록 신호들을 출력하는 코스 지연부; 및A coarse delay unit configured to adjust a coarse delay time, delay the external clock signal during the adjusted coarse delay time, and output coarse delay clock signals in response to the first and second coarse control signals; And 상기 코스 지연 클록 신호들을 혼합하여, 서로 다른 위상을 가지는 화인 단위 스텝 신호들을 생성하고, 상기 화인 제어 신호에 응답하여 조절되는 화인 지연 시간에 기초하여, 상기 화인 단위 스텝 신호들 중 하나를 선택하여, 화인 지연 클록 신호로서 출력하는 화인 지연부를 포함하고,Mixing the coarse delay clock signals to generate fine unit step signals having different phases, and selecting one of the fine unit step signals based on a fine delay time adjusted in response to the fine control signal; A fine delay section for outputting a fine delay clock signal; 상기 제어 신호 발생기는,The control signal generator, 상기 코스 지연부의 코스 록킹여부를 검출하고, 검출 결과와 상기 제 1 내지 제 4 검출신호에 따라 코스 지연부 및 화인 지연부의 동작을 제어하는 것을 특징으로 하는 DLL(Delay Locked Loop).Delay Locked Loop (DLL) characterized in that it detects whether the course delay unit is the course locking, and controls the operation of the course delay unit and the fine delay unit according to the detection result and the first to fourth detection signals. 제1항에 있어서,The method of claim 1, 외부 입력 클록 신호를 수신하고, 상기 외부 클록 신호를 출력하는 클록 입력 버퍼;A clock input buffer for receiving an external input clock signal and outputting the external clock signal; 상기 화인 지연 클록 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호 를 상기 기준 클록 신호로서 출력하는 리플리카(replica) 지연부; 및A replica delay unit delaying the fine delay clock signal for a predetermined time and outputting the delayed signal as the reference clock signal; And 상기 화인 지연 클록 신호에 응답하여, 내부 클록 신호를 출력하는 출력 드라이버를 더 포함하는 DLL.And an output driver for outputting an internal clock signal in response to the fine delay clock signal. 제1항에 있어서, 상기 코스 지연부는,The method of claim 1, wherein the course delay unit, 상기 제1 코스 제어 신호에 응답하여, 제1 내지 제M(M은 정수) 상위(upper) 선택 신호들을 발생하는 제1 선택부;A first selector configured to generate first to Mth upper select signals in response to the first course control signal; 상기 제2 코스 제어 신호에 응답하여, 제1 내지 제L(L은 정수) 하위(lower) 선택 신호들을 발생하는 제2 선택부;A second selector for generating first to Lth (L is an integer) lower select signals in response to the second coarse control signal; 서로 직렬로 연결되고, 상기 외부 클록 신호를 각각 수신하며, 상기 제1 내지 제M 상위 선택 신호들에 각각 응답하여 각각 인에이블되거나 또는 디세이블되는 제1 내지 제M 상위 단위 지연부들; 및First to Mth upper unit delay units connected in series with each other, respectively receiving the external clock signal, and being enabled or disabled in response to the first to Mth upper select signals, respectively; And 서로 직렬로 연결되고, 상기 외부 클록 신호를 각각 수신하며, 상기 제1 내지 제L 하위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제L 하위 단위 지연부들을 포함하는 DLL.And a first to Lth lower unit delay units connected in series with each other, each receiving the external clock signal, and being enabled or disabled in response to the first to Lth subselect signals, respectively. 제3항에 있어서,The method of claim 3, 상기 제1 상위 단위 지연부는 인에이블될 때, 상기 외부 클록 신호를 코스 단위 지연 시간 동안 지연시켜 출력하고,When the first higher unit delay unit is enabled, delay the external clock signal for a course unit delay time and output the delayed external clock signal. 상기 제2 내지 제M 상위 단위 지연부들은, 상기 제2 내지 제M 상위 선택 신 호들을 수신하지 않을 때, 상기 제1 내지 제(M-1) 상위 단위 지연부들의 출력 신호들이 각각 토글(toggle)하면 각각 인에이블되어, 상기 외부 클록 신호를 각각 상기 코스 단위 지연 시간 동안 지연시키고,When the second to Mth upper unit delay units do not receive the second to Mth upper selection signals, output signals of the first to Mth upper unit delay units are toggled, respectively. Are enabled, respectively, delaying the external clock signal for the course unit delay time, 상기 제1 하위 단위 지연부는 인에이블될 때, 상기 외부 클록 신호를 상기 코스 단위 지연 시간 동안 지연시켜 출력하고,The first lower unit delay unit outputs the external clock signal by delaying the external clock signal for the course unit delay time when enabled. 상기 제2 내지 제L 하위 단위 지연부들은, 상기 제2 내지 제L 하위 선택 신호들을 수신하지 않을 때, 상기 제1 내지 제(L-1) 하위 단위 지연부들의 출력 신호들이 각각 토글하면 각각 인에이블되어, 상기 외부 클록 신호를 각각 상기 코스 단위 지연 시간 동안 지연시키고,When the second to Lth lower unit delay units do not receive the second to Lth subselect signals, when the output signals of the first to Lth subunit delay units are toggled, Enable each of the external clock signals to delay the coarse delay time, 상기 코스 지연 시간은 상기 제1 내지 제M 상위 단위 지연부들 중 인에이블되는 상위 단위 지연부들에 의해 결정되는 제1 코스 지연 시간과, 제1 내지 제L 하위 단위 지연부들 중 인에이블되는 하위 단위 지연부들에 의해 결정되는 제2 코스 지연 시간을 포함하는 DLL.The course delay time may include a first course delay time determined by upper unit delay units enabled among the first to Mth upper unit delay units, and a lower unit delay enabled among the first to Lth lower unit delay units. A DLL containing a second course delay time determined by the parts. 제4항에 있어서,The method of claim 4, wherein 상기 제1 코스 지연 시간은 상기 제1 내지 제M 상위 단위 지연부들 중 인에이블되는 상위 단위 지연부들의 수가 증가할 때, 증가하고,The first course delay time increases when the number of upper unit delay units enabled among the first to Mth upper unit delay units increases, 상기 제2 코스 지연 시간은 제1 내지 제L 하위 단위 지연부들 중 인에이블되는 하위 단위 지연부들이 수가 증가할 때, 증가하는 DLL.The second coarse delay time is increased when the number of enabled lower unit delay units among the first to Lth lower unit delay units increases. 제3항에 있어서, 상기 위상 검출기는,The method of claim 3, wherein the phase detector, 상기 외부 클록 신호와 상기 기준 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제1 검출 신호를 출력하는 제1 검출기;A first detector for detecting a phase difference between the external clock signal and the reference clock signal and outputting the first detection signal according to the detection result; 상기 기준 클록 신호를 설정 시간 동안 지연시키고, 제1 지연 클록 신호를 출력하는 제1 지연부;A first delay unit delaying the reference clock signal for a set time and outputting a first delayed clock signal; 상기 외부 클록 신호를 상기 설정 시간 동안 지연시키고, 제2 지연 클록 신호를 출력하는 제2 지연부;A second delay unit delaying the external clock signal for the set time and outputting a second delayed clock signal; 상기 외부 클록 신호와 상기 제1 지연 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제3 검출 신호를 출력하는 제2 검출기; 및A second detector for detecting a phase difference between the external clock signal and the first delayed clock signal and outputting the third detection signal according to the detection result; And 상기 제2 지연 클록 신호와 상기 기준 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제4 검출 신호를 출력하는 제3 검출기를 포함하는 DLL.And a third detector for detecting a phase difference between the second delayed clock signal and the reference clock signal and outputting the fourth detection signal in accordance with the detection result. 제6항에 있어서,The method of claim 6, 상기 위상 검출기는, 상기 제1 검출 신호에 기초하여, 상기 제2 검출 신호를 출력하는 로직 회로를 더 포함하는 DLL.The phase detector further includes a logic circuit to output the second detection signal based on the first detection signal. 제7항에 있어서,The method of claim 7, wherein 상기 로직 회로는 상기 제1 검출 신호를 반전시키고, 그 반전된 신호를 상기 제2 검출 신호로서 출력하는 인버터인 DLL.And the logic circuit is an inverter that inverts the first detection signal and outputs the inverted signal as the second detection signal. 제6항에 있어서,The method of claim 6, 상기 설정 시간은 상기 코스 단위 지연 시간과 동일한 DLL.The set time is the same DLL as the course unit delay time. 제3항에 있어서, 상기 제어 신호 발생기는,The method of claim 3, wherein the control signal generator, 상기 외부 클록 신호, 상기 기준 클록 신호, 상기 제1 검출 신호, 및 상기 제2 검출 신호에 기초하여, 상기 코스 지연부의 코스 락킹(locking) 여부를 검출하고, 제1 및 제2 내부 검출 신호들과 락킹 검출 신호를 출력하는 코스 락킹 검출기;Based on the external clock signal, the reference clock signal, the first detection signal, and the second detection signal, detects whether the coarse delay part is coarse-locked, and detects the first and second internal detection signals. A coarse locking detector for outputting a locking detection signal; 상기 제1 내지 제4 검출 신호들, 상기 락킹 검출 신호, 및 제1 및 제2 내부 제어 신호들에 응답하여, 제3 및 제4 내부 제어 신호들을 출력하는 서브 컨트롤 회로; 및A sub control circuit configured to output third and fourth internal control signals in response to the first to fourth detection signals, the locking detection signal, and the first and second internal control signals; And 상기 제1 및 제2 검출 신호들, 상기 제1 및 제2 내부 검출 신호들, 및 상기 락킹 검출 신호에 응답하여, 상기 제1 및 제2 내부 제어 신호들을 출력하고, 상기 제1 및 제2 검출 신호들, 상기 제3 및 제4 내부 제어 신호들, 및 상기 락킹 검출 신호에 응답하여, 상기 제1 및 제2 코스 제어 신호들을 출력하거나, 또는 상기 화인 제어 신호를 출력하는 메인 컨트롤 회로를 포함하는 DLL.Output the first and second internal control signals in response to the first and second detection signals, the first and second internal detection signals, and the locking detection signal, and detect the first and second detection signals. A main control circuit configured to output the first and second coarse control signals or output the fine control signal in response to the signals, the third and fourth internal control signals, and the locking detection signal. DLL. 제10항에 있어서,The method of claim 10, 상기 코스 락킹 검출기는, 코스 지연부가 코스 락킹될 때, 상기 락킹 검출 신호를 인에이블시키고,The coarse locking detector enables the locking detection signal when the coarse delay unit is coarse locked, 상기 메인 컨트롤 회로는 상기 락킹 검출 신호가 디세이블될 때, 상기 제1 및 제2 검출 신호들에 응답하여, 상기 제1 및 제2 코스 제어 신호들을 출력하고, 상기 락킹 검출 신호가 인에이블될 때, 상기 제3 및 제4 내부 제어 신호들이 모두 디세이블되면, 상기 제1 및 제2 검출 신호들에 응답하여, 상기 화인 제어 신호를 출력하고, 상기 락킹 검출 신호가 인에이블될 때, 상기 제3 및 제4 내부 제어 신호들 중 어느 하나가 인에이블되면, 상기 제1 및 제2 코스 제어 신호들을 출력하는 DLL.The main control circuit outputs the first and second coarse control signals in response to the first and second detection signals when the locking detection signal is disabled, and when the locking detection signal is enabled. And when the third and fourth internal control signals are both disabled, outputting the fine control signal in response to the first and second detection signals, and when the locking detection signal is enabled, the third And if one of the fourth internal control signals is enabled, outputting the first and second coarse control signals. 제10항에 있어서, 상기 코스 락킹 검출기는,The method of claim 10, wherein the coarse locking detector, 상기 기준 클록 신호를 설정 시간 동안 지연시키고, 제1 지연 클록 신호를 출력하는 제1 지연 회로;A first delay circuit for delaying the reference clock signal for a set time and outputting a first delayed clock signal; 상기 외부 클록 신호를 상기 설정 시간 동안 지연시키고, 제2 지연 클록 신호를 출력하는 제2 지연 회로;A second delay circuit for delaying the external clock signal for the set time and outputting a second delayed clock signal; 상기 외부 클록 신호와 상기 제1 지연 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제3 내부 제어 신호를 출력하는 제1 검출기;A first detector detecting a phase difference between the external clock signal and the first delayed clock signal and outputting the third internal control signal according to the detection result; 상기 제2 지연 클록 신호와 상기 기준 클록 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 제4 내부 제어 신호를 출력하는 제2 검출기; 및A second detector detecting a phase difference between the second delayed clock signal and the reference clock signal and outputting the fourth internal control signal according to the detection result; And 상기 제3 및 제4 내부 제어 신호들과, 상기 제1 및 제2 검출 신호들에 응답하여, 상기 락킹 검출 신호를 출력하는 락킹 신호 발생기를 포함하는 DLL.And a locking signal generator configured to output the locking detection signal in response to the third and fourth internal control signals and the first and second detection signals. 제12항에 있어서, 상기 락킹 신호 발생기는,The method of claim 12, wherein the locking signal generator, 상기 제3 및 제4 내부 제어 신호들과, 상기 제1 및 제2 검출 신호들에 응답하여, 제1 및 제2 내부 로직 신호들을 발생하는 제1 내부 로직 회로; 및A first internal logic circuit generating first and second internal logic signals in response to the third and fourth internal control signals and the first and second detection signals; And 상기 제1 및 제2 내부 로직 신호들에 응답하여, 상기 락킹 검출 신호를 발생하는 제2 내부 로직 회로를 포함하는 DLL.And a second internal logic circuit that generates the locking detection signal in response to the first and second internal logic signals. 제13항에 있어서, 상기 제1 내부 로직 회로는,The logic circuit of claim 13, wherein the first internal logic circuit comprises: 상기 제1 검출 신호와 상기 제3 내부 제어 신호에 응답하여, 상기 제1 내부 로직 신호를 출력하는 제1 로직 회로; 및A first logic circuit configured to output the first internal logic signal in response to the first detection signal and the third internal control signal; And 상기 제2 검출 신호와 상기 제4 내부 제어 신호에 응답하여, 상기 제2 내부 로직 신호를 출력하는 제2 로직 회로를 포함하는 DLL.And a second logic circuit configured to output the second internal logic signal in response to the second detection signal and the fourth internal control signal. 제14항에 있어서,The method of claim 14, 상기 제1 로직 회로는 상기 제1 검출 신호와 상기 제3 내부 제어 신호가 모두 인에이블될 때, 상기 제1 내부 로직 신호를 인에이블시키고,The first logic circuit enables the first internal logic signal when both the first detection signal and the third internal control signal are enabled, 상기 제2 로직 회로는 상기 제2 검출 신호와 상기 제4 내부 제어 신호가 모두 인에이블될 때, 상기 제2 내부 로직 신호를 인에이블시키고,The second logic circuit enables the second internal logic signal when both the second detection signal and the fourth internal control signal are enabled, 상기 제2 내부 로직 회로는 상기 제1 및 제2 내부 로직 신호들 중 어느 하나가 인에이블될 때, 상기 락킹 검출 신호를 인에이블시키는 DLL.The second internal logic circuitry enables the locking detection signal when either one of the first and second internal logic signals is enabled. 제10항에 있어서, 상기 서브 컨트롤 회로는,The method of claim 10, wherein the sub control circuit, 상기 제1 내지 제4 검출 신호들과, 상기 락킹 검출 신호에 응답하여, 제1 및 제2 내부 로직 신호들을 발생하는 제1 내부 로직 회로; 및First internal logic circuits generating first and second internal logic signals in response to the first to fourth detection signals and the locking detection signal; And 상기 제1 및 제2 내부 로직 신호들과, 상기 제1 및 제2 내부 제어 신호들에 응답하여, 상기 제3 및 제4 내부 제어 신호들을 출력하는 제2 내부 로직 회로를 포함하는 DLL.And a second internal logic circuit configured to output the third and fourth internal control signals in response to the first and second internal logic signals and the first and second internal control signals. 제16항에 있어서, 상기 제1 내부 로직 회로는,The method of claim 16, wherein the first internal logic circuit, 상기 제1 및 제3 검출 신호들과 상기 락킹 검출 신호에 응답하여, 상기 제1 내부 로직 신호를 출력하는 제1 로직 회로; 및A first logic circuit configured to output the first internal logic signal in response to the first and third detection signals and the locking detection signal; And 상기 제2 및 제4 검출 신호들과 상기 락킹 검출 신호에 응답하여, 상기 제2 내부 로직 신호를 출력하는 제2 로직 회로를 포함하는 DLL.And a second logic circuit configured to output the second internal logic signal in response to the second and fourth detection signals and the locking detection signal. 제16항에 있어서,The method of claim 16, 상기 제1 로직 회로는 상기 제1 및 제3 검출 신호들과 상기 락킹 검출 신호가 모두 인에이블될 때, 상기 제1 내부 로직 신호를 인에이블시키고,The first logic circuit enables the first internal logic signal when both the first and third detection signals and the locking detection signal are enabled, 상기 제2 로직 회로는 상기 제2 및 제4 검출 신호들과 상기 락킹 검출 신호가 모두 인에이블될 때, 상기 제2 내부 로직 신호를 인에이블시키는 DLL.And the second logic circuit enables the second internal logic signal when both the second and fourth detection signals and the locking detection signal are enabled. 제16항에 있어서, 상기 제2 내부 로직 회로는,The method of claim 16, wherein the second internal logic circuit, 상기 제1 내부 로직 신호와 상기 제1 내부 제어 신호에 응답하여, 상기 제3 내부 제어 신호를 출력하는 제1 로직 회로; 및A first logic circuit configured to output the third internal control signal in response to the first internal logic signal and the first internal control signal; And 상기 제2 내부 로직 신호와 상기 제2 내부 제어 신호에 응답하여, 상기 제4 내부 제어 신호를 출력하는 제2 로직 회로를 포함하는 DLL.And a second logic circuit configured to output the fourth internal control signal in response to the second internal logic signal and the second internal control signal. 제19항에 있어서,The method of claim 19, 상기 제1 로직 회로는 상기 제1 내부 로직 신호와 상기 제1 내부 제어 신호 중 어느 하나가 인에이블될 때, 상기 제3 내부 제어 신호를 인에이블시키고,The first logic circuit enables the third internal control signal when either one of the first internal logic signal and the first internal control signal is enabled, 상기 제2 로직 회로는 상기 제2 내부 로직 신호와 상기 제2 내부 제어 신호 중 어느 하나가 인에이블될 때, 상기 제4 내부 제어 신호를 인에이블시키는 DLL.And the second logic circuit enables the fourth internal control signal when either one of the second internal logic signal and the second internal control signal is enabled. 제12항에 있어서,The method of claim 12, 상기 설정 시간은 상기 코스 단위 지연 시간보다 작은 DLL.The set time is less than the course unit delay time.
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