KR100708872B1

KR100708872B1 - 패키지된 집적 회로 소자

Info

Publication number: KR100708872B1
Application number: KR1020040071879A
Authority: KR
Inventors: 김재준
Original assignee: 디엔제이 클럽 인코
Priority date: 2004-09-08
Filing date: 2004-09-08
Publication date: 2007-04-17
Also published as: KR20060023054A

Abstract

개시된 패키지된 집적 회로 소자는, 활성면에 형성된 적어도 하나의 패드와 측면을 따라 비활성면에 연결되는 도전(導電)성 라인을 구비하며, 패드와 비활성면(측면 또는 활성면의 반대쪽면)과의 연결이 재배선 기판을 통하여 이루어지는 것을 특징으로 한다.

이와 같은 구성의 패키지된 집적 회로 소자는, 반도체 기판 전체를 이용한 조립, 생산성 향상, 이물질 침입 방지 및 패키지의 소형화 구현을 가능하게 하며, 특히 외부로부터 물리적 신호를 받아 동작하는 반도체 제품의 응용에 유리한 효과를 제공할 수 있다.

웨이퍼, 센서, 기판, 솔더, 상호연결(interconnection)

Description

패키지된 집적 회로 소자{packaged integrated circuit device}

도 1은 종래의 비아홀을 이용한 칩 스케일 패키지의 구조를 도시한 도면.

도 2는 본 발명의 일실시예에 따른 패키지된 집적 회로 소자를 도시한 도면.

도 3은 본 발명의 다른 실시예에 따른 패키지된 집적 회로 소자를 도시한 도면.

< 도면의 주요부분에 대한 부호의 설명 >

200... 재배선 기판 214... 댐 돌기

216... 패턴 돌기 218... 제1금속층

300... 반도체 기판 302... 활성면

304... 비활성면 312... 수광부

314... 패드 316... 보호층

318... 제2금속층 320... 홀

322... 도전성 라인 324... 금속배선

328... 광솔더 레지스터 330... 단자

342... 에폭시

본 발명은 패키지된 집적 회로 소자에 관한 것으로서, 더 상세하게는 활성면에 형성된 적어도 하나의 패드와 측면을 따라 비활성면에 연결되는 도전(導電)성 라인을 구비하며, 패드와 비활성면(측면 또는 활성면의 반대쪽면)과의 연결이 재배선 기판을 통하여 이루어지는 패키지된 집적 회로 소자에 관한 것이다.

일반적으로 집적회로(IC: Integrated Circuit)란 트랜지스터, 다이오드, 저항, 콘덴서 등과 같은 전자 회로 소자를 반도체 기판 위에 고밀도로 집적하여 패키징(Packaging)한 것을 말하며, 패키징(Packaging)이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로 사용할 수 있도록 전기적으로 연결해주고, 외부의 충격에 보호되도록 밀봉 포장하는 공정을 말한다.

종래에 이러한 패키지된 집적 회로 소자는, 통상 웨이퍼에서 만들어진 칩(Chip)을 칩 지지 패들(paddle)에 부착하고, 칩 내부의 전기적 연결 단자와 패키지의 전기 연결 단자인 리드 프레임(lead frame)을 전기도선으로 연결하며, 패키지 내부 칩 및 전기도선을 보호하기 위하여 플라스틱(plastic) 또는 세라믹(ceramic) 등과 같은 몰딩(molding) 물질로 밀봉된 구조를 가진다.

최근 멀티 미디어 및 정보 통신 산업이 급격히 발전하면서, 고집적 및 고성능 반도체 칩에 대한 지속적인 요구가 증대하고 있고, 이에 따라 연결 단자의 증가, 칩 사이즈(chip size)의 축소 등으로 반도체 칩 제조 보다는 패키지(Package)의 물리적, 전기적 특성에 따른 제약에서 문제가 발생하므로 칩 내부의 전기적 연결 단자와 패키지의 전기 연결 단자인 리드 프레임간의 간격을 좁히는 방법을 통하 여 패키지가 생산되고 있다.

또한, 기존의 리드 프레임(lead) 방식과는 다른 볼(ball) 방식의 비지에이(BGA: ball grid array) 패키지 형태가 증가하고 있으며, 패키지의 크기가 장착된 칩의 크기에 가까운 칩 스케일 패키지(CSP: chip scale package)의 형태로 발전되고 있다.

또한, 반도체 기판을 관통하는 비아 홀(Via hole)을 이용하여, 반도체 기판의 활성면과 비활성면을 전기적으로 연결하는 기술 개발이 시도되고 있다.

이와 같은 반도체 기판을 관통하는 비아 홀을 이용하여 반도체 기판의 활성면과 비활성면을 전기적으로 연결하는 기술은 국내 특허공개 제2001-0001159호에 개시(開示)된 바 있다.

도 1은 종래의 비아 홀을 이용한 칩 스케일 패키지의 구조를 도시한 도면이다.

도면을 참조하면, 종래의 비아 홀을 이용한 칩 사이즈 패키지는 본딩패드(112)들이 형성된 활성면(114)과 반대편의 비활성면(공보에서는 하면)(116)을 갖는 반도체 칩(110); 활성면(114)과 비활성면(116)을 전기적으로 연결하며, 반도체 칩(110)의 측면들을 따라 형성된 전도성 라인(120); 전도성 라인(120)을 통하여 임의의 본딩패드(112)에 전기적으로 연결되고 비활성면(116)에서 임의의 본딩패드(112)에 대응되는 볼 패드를 형성하는 금속 배선(140); 본딩패드(112)들, 금속 배선(140) 및 전도성 라인(120)을 봉지하는 봉지수단(130); 및 볼 패드 위에 각각 형성되는 솔더 볼(150)들을 포함하는 칩 스케일 패키지에 있어서, 전도성 라인(120)은 반도체 칩(110)들이 구비된 웨이퍼 레벨에서 스크라이빙 라인을 따라 형성된 비아 홀을 이용함으로써 형성되는 것을 특징으로 한다.

그러나 종래의 비아홀을 이용한 칩 스케일 패키지는 본딩패드와 전도성 라인을 본딩 와이어로 연결하며, 따라서, 금속 배선이 반도체 칩의 활성면에 형성되어 있어, 고집적 반도체 소자의 제작에 한계가 있고, 특히 전하결합소자(CCD: charge coupled device), 상보성 금속 산화물 반도체(CMOS: Complementary Metal Oxide Semiconductor)와 같은 광학 센서 패키지 등의 제작에 있어서 디자인의 이용도에 제약이 되는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 반도체 기판의 활성면에 형성된 패드와 비활성면에 연결되는 도전성 라인을, 별개로 만들어진 재배선 기판을 이용하여 전기적으로 연결할 수 있도록 개선된 패키지된 집적 회로 소자를 제공하는 것을 그 목적으로 한다.

또한, 본 발명의 다른 목적은 댐 돌기가 형성된 재배선 기판을 이용하여 반도체 기판의 활성면에 형성된 센서부로 이물질이 침입되는 것을 방지하는 패키지된 집적 회로 소자를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명은, 활성면에 적어도 하나의 패드가 형성되고, 측면을 따라 상기 비활성면에 연결되는 도전(導電)성 라인이 상기 패드에 대응(對應)하여 형성된 반도체 기판; 및 상기 반도체 기판에 결합되어 상기 패드와 상기 도전성 라인을 전기적으로 연결하는 재배선 기판을 포함하여 구성되는 것을 특징으로 한다.

또한, 상기의 목적을 달성하기 위한 본 발명은, 활성면과 그 반대쪽에 비활성면을 가지며, 상기 활성면에 광학 센서와 적어도 하나의 패드가 형성되고, 측면을 따라 상기 비활성면에 연결되는 도전(導電)성 라인이 상기 패드에 대응(對應)하여 형성된 반도체 기판; 및 상기 반도체 기판에 결합되어 상기 패드와 상기 도전성 라인을 전기적으로 연결하는 재배선 기판을 포함하여 구성되는 것을 특징으로 한다.

여기에서, 상기 도전성 라인은 상기 반도체 기판을 관통하는 홀이나 홀의 일부를 이용하여 형성되고, 상기 홀은 드릴(drill) 또는 식각(etching) 중 어느 하나의 방법으로 형성되는 것이 바람직하다.

또한, 상기 도전성 라인은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 납(Pb), 인듐 주석 산화물(ITO: Indium tin Oxide) 및 니켈(Ni) 중 적어도 하나를 포함하여 형성되는 것이 바람직하다.

또한, 상기 반도체 기판은 비활성면 쪽에 외부 인쇄회로기판(PCB: Printed Circuit Board)의 전기적 회로에 연결되는 단자(terminal)가 형성되고, 상기 도전성 라인은 상기 단자와 전기적으로 연결되는 것이 바람직하며, 상기 단자는 금속과 금속을 연결시키는 솔더 볼(solder ball) 또는 상기 단자는 금속과 금속을 연결시키는 솔더 패드(solder pad)인 것이 바람직하다.

또한, 상기 반도체 기판은 측면에, 패드를 구비하는 외부 인쇄회로기판(PCB: Printed Circuit Board)과 전기적으로 연결되는 단자(terminal)가 형성되고, 상기 도전성 라인은 상기 단자와 전기적으로 연결되고, 상기 단자는 상기 인쇄회로기판의 패드에 솔더링(soldering)되는 것이 바람직하다.

또한, 상기 도전성 라인과 상기 단자 사이에 크롬(Cr), 티타늄(Ti) 및 티타늄텅스텐(TiW) 중 어느 하나로 이루어진 씨드층(seed layer)에 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au) 재질 순서 또는 크롬(Cr), 구리(Cu), 니켈(Ni), 금(Au) 재질 순서, 티타늄텅스텐(TiW), 니켈(Ni) 재질 순서 중 어느 하나의 재질 순서로 패턴 플레이팅(Pattern Plating)되어 형성된 금속 배선이 더 포함되는 것이 바람직하다.

또한, 상기 금속배선은 감광제(Photo Resist)가 도포되어 패턴닝 됨에 따라 패턴닝 되거나 레이저 트리밍(laser trimming) 방식으로 패턴닝 된 후, 상기 단자가 마운팅된 상태로 밀봉수단으로 밀봉되는 것이 바람직하다.

또한, 상기 반도체 기판과 상기 도전성 라인사이는 열경화성 고분자 화합물(ex:에폭시)로 몰딩(molding)되는 것이 바람직하다.

또한, 상기 재배선 기판은 일면에 상기 패드와 상기 도전성 라인에 각각 접촉되는 패턴 돌기가 쌍을 이루며 형성되고, 상기 쌍을 이루는 패턴 돌기는 제1금속층으로 도포되는 것이 바람직하며, 상기 패드는 알루미늄(Al)을 기반으로 한 금속층으로 형성되는 것이 바람직하다.

또한, 상기 제1금속층은 크롬(Cr), 구리(Cu), 티타늄(Ti) 재질 순서, 티타늄 (Ti), 구리(Cu), 니켈(Ni) 재질 순서, 크롬(Cr), 구리(Cu), 니켈(Ni) 재질 순서 또는 티타늄(Ti), 텅스텐(W), 니켈(Ni) 재질 순서 중 어느 하나의 재질 순서로 도포되어 형성되고, 각 재질은 50Å 내지 25um 두께로 도포되는 것이 바람직하다.

또한, 상기 제1금속층은 증착방법, 스퍼터링(sputtering)방법, 도금방법, 비전해 도금방법, 스크린 프린팅 방법 및 잉크 프린팅 방법 중 어느 하나의 방법으로 도포되는 것이 바람직하다.

또한, 상기 재배선 기판은 상기 광학센서에 이물질이 침입되는 것을 방지하는 댐(dam) 돌기가 더 형성되는 것이 바람직하다.

또한, 상기 패턴 돌기와 댐 돌기는 고분자 화합물(ex:폴리이미드)이 패턴닝(pattering)되어 형성되는 것을 특징으로 하는 패키지된 집적 회로 소자.

또한, 상기 패턴 돌기가 접촉되는 패드 상부, 전도성 라인 및 상기 댐 돌기가 접촉되는 부분은 제2금속층으로 도포되고, 상기 제2금속층은 금(Au), 니켈(Ni), 알루미늄(Al) 및 구리(Cu) 중 어느 하나가 100Å 내지 5um 두께로 도포되어 형성되는 것이 바람직하다.

또한, 상기 재배선 기판은 인듐 주석 산화물(ITO: Indium Tin Oxide) 재질을 포함하여 구성되는 글래스(Glass) 기판인 것이 바람직하다.

마지막으로, 상기 반도체 기판과 재배선 기판 사이는 이방성 도전 에폭시(epoxy) 및 나노 인터커넥션 페이스트(nano interconnect paste) 물질 중 어느 하나로 도포되는 것이 바람직하다.

이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 패키지된 집적 회로 소자를 도시한 도면이다. 도면을 참조하면, 본 발명의 일실시예에 따른 패키지된 집적 회로 소자는 반도체 기판(300)과 재배선 기판(200)을 포함하여 구성될 수 있다.

상기 반도체 기판(300)은 단결정 실리콘으로 만들어진 두께 50내지 150um의 얇은 기판으로 활성면과 비활성면(측면 또는 활성면의 반대쪽면)을 구비하는 기판일 수 있다. 반도체 기판(300)의 활성면(302)에는 전기적 연결 단자로 동작하는 다수의 패드(314)가 형성되고, 측면을 따라 비활성면(304)에 연결되는 도전(導電)성 라인(322)이 패드(314)에 대응(對應)하여 다수 개 형성되는 것이 바람직하다.

상기 패드(314)는 알루미늄(Al)을 포함하는 재질로 형성될 수 있다. 예를 들면, 패드(314)는 알루미늄(Al) 재질만으로 형성될 수 있으며, 알루미늄(Al)과 구리(Cu)의 합금재질로 형성될 수 도 있다.

상기 도전성 라인(322)은 반도체 기판(300)의 비활성면(측면 또는 활성면의 반대쪽면)(304) 쪽에 형성될 수 있는 외부 인출 단자(330), 즉 인쇄회로기판(PCB: Printed Circuit Board) 등 외부의 전기적 회로에 연결되는 단자(terminal)와 전기적으로 연결된다. 상기 단자(330)는 금속과 금속을 연결시키는 솔더 볼(solder ball), 솔더패드(solder pad) 또는 컨택트 패드(contact pad)일 수 있다.

도전성 라인(322)은 금속 또는 전도성이 높은 비금속 재료로 형성될 수 있다. 예를 들면, 도전성 라인(322)은 텅스텐(W), Ti(티타늄), 알루미늄(Al), 지르코늄(Zr) 크롬(Cr), 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 납(Pb) 및 인듐 주석 산화 물(ITO: Indium tin Oxide) 재질의 금속을 포함하여 형성될 수 있으며, 바람직하게는 크롬, 구리, 니켈 순으로 도금되어 형성될 수 있다.

도전성 라인(322)은 솔더링(soldering) 기술의 정밀도에 따라, 반도체 기판(300)을 관통하는 비아 홀(via hole)(320) 또는 비아 홀(320)의 일부를 이용하여 인쇄회로기판(PCB)과 솔더링(soldering) 가능하도록 형성될 수 있다.

이때, 홀(320)은 레이저 드릴(laser drill) 또는 기계적 드릴(mechanical drill) 등 드릴방법과 플라즈마(plasma)를 이용한 건식 식각(dry etching) 또는 반응 이온 식각(reactive ion etching) 등 식각방법을 통하여 형성될 수 있다.

식각방법을 이용하여 홀(320)을 형성하는 경우에는 반도체 기판(300)과 도전성 라인(322)사이는 교차 결합 가능한(cross-linkable) 열경화성 고분자 화합물(342), 예를 들면, 에폭시(epoxy)등 으로 몰딩(molding)되는 것이 바람직하며, 이는 본 발명의 다른 실시예에 따른 패키지된 집적 회로 소자로서, 도 3에 도시된 구조를 가진다. 도면을 참조하면, 에폭시(342)로 몰딩되는 것 외에는 도 2에서 도시된 본 발명의 일실시예에 따른 패키지된 집적 회로 소자의 구조와 동일한 구조를 가진다.

도전성 라인(322)과 단자(330) 사이의 연결은 일반적으로 실리콘(silicon) 및 크롬(Cr), 티타늄(Ti), 텅스텐(W)등과 같이 접착력이 강한 금속으로 이루어 질 수 있으며, 필요에 따라서 기타 금속의 컴퍼지트(composite) 구성의 금속층(metal layer) 구조로 구현될 수도 있다. 예를 들면, 주석(Sn) 확산 방지막(Tin diffusion barrier)으로 니켈(Ni), 솔더 웨팅(solder wetting)을 위해 금(Au)층이 사용될 수 있다.

도전성 라인(322)과 단자(330) 사이의 연결이 컴퍼지트 금속층으로 이루어지는 경우, 컴퍼지트 금속층은, 크롬(Cr), 티타늄(Ti) 또는 티타늄텅스텐(TiW)으로 이루어진 접착층(adhesion layer) 또는 씨드층(seed layer)이 형성되고, 형성된 씨드층에 도전성과 열전도성이 우수한 금속 재질로 패턴 플레이팅(Pattern Plating)되어 형성된 금속 배선(324)일 수 있다.

상기 금속배선(324)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au) 재질 순서 또는 크롬(Cr), 구리(Cu), 니켈(Ni), 금(Au) 재질 순서, 티타늄텅스텐(TiW), 니켈(Ni) 재질 순서 등으로 패턴 플레이팅(Pattern Plating)되어 형성될 수 있다.

상기 금속배선(324) 형성시 감광제(Photo Resist)를 사용할 경우, 감광제는 단자(330)가 마운팅 된 후 밀봉수단으로 사용될 수 있다. 예를 들면, 금속배선(324)은 감광제가 도포되고, 포토 레지스터(photo resister), 마스크(mask) 또는 레이저(laser) 등에 의해 패턴닝되는 감광제와 함께 패턴닝 된 후, 솔더볼과 같은 단자(330)가 마운팅된 상태로 광솔더레지스터(PSR: photo solder resister)(328)와 같은 밀봉수단으로 밀봉되는 것이 바람직하다. 금속배선(324)은 레이저 트리밍(laser trimming) 방식으로 패턴닝될 수도 있다.

상기 재배선 기판(200)은 반도체 기판(300)에 형성된 패드(314)와 도전성 라인(322)을 전기적으로 연결하는 역할을 수행하는 것으로서 본 발명의 사상에 있어서 가장 특징적인 구성요소이다.

다시 설명하면, 본 발명의 일실시예에 따른 패키지된 집적 회로 소자는, 종 래 기술과는 달리 반도체 기판(300)의 활성면(302)에 형성된 패드(314)와 도전성 라인(322)(이는 반도체 기판의 비활성면 쪽에 마운팅되는 단자와 연결됨)의 전기적 연결이 반도체 기판(300)의 활성면(302)에 형성되는 배선 또는 와이어 본딩에 의해 이루어지는 것이 아니라, 반도체 기판(300)과는 별개의 재배선 기판(200)을 이용하여 이루어짐에 특징이 있는 것이다.

상기 재배선 기판(200)은 광 투과율이 좋은 무기 재료, 예를 들면, 글래스(glass), 석영(quartz) 재질의 기판일 수 있으며, 인듐 주석 산화물(ITO: Indium tin Oxide)을 포함하는 기판인 것이 바람직하지만, 이에 한정되는 것이 아니며, 상기 반도체 기판(300)에 형성된 패드(314)와 도전성 라인(322)을 전기적으로 연결하는 기능을 수행할 수 있는 한, 다른 재질 예를 들면, 세라믹 또는 반도체 등 다른 어떤 재질의 기판일 수 있다.

재배선 기판(200)은 본 발명의 일실시예에 따라서 반도체 기판(300)의 패드(314)와 도전성 라인(322)을 전기적으로 연결하기 위하여, 일면에 패드(314)와 도전성 라인(322)에 각각 접촉되는 패턴 돌기(216)가 형성되고, 패턴 돌기(216)는 제1금속층(218)으로 도포되는 구조를 가지며, 반도체 기판(300)에 얼라인(align)된 상태로 결합되는 것이 바람직하다.

즉 쌍을 이루는 패턴 돌기(216)에 도포된 제1금속층(218)을 통하여 패드(314)와 도전성 라인(322)은 전기적으로 서로 연결되게 되는 것이다.

상기 제1금속층(218)은 크롬(Cr), 구리(Cu), 티타늄(Ti) 재질 순서, 티타늄(Ti), 구리(Cu), 니켈(Ni) 재질 순서, 크롬(Cr), 구리(Cu), 니켈(Ni) 재질 순서 또 는 티타늄(Ti), 텅스텐(W), 니켈(Ni), 금(Au) 재질 순서 등의 재질 순서로 도포되어 형성될 수 있다.

각 금속 재질은 필요에 따라서 50Å 내지 20 um 두께로 도포될 수 있으며, 바람직하게는 나열된 순서에 따라서, 첫 번째 금속 재질은 100Å 내지 2um 두께로 도포되고, 두 번째 금속 재질은 100Å 내지 5 um 두께로 도포되며, 세 번째 금속 재질은 100Å 내지 20um 두께로 도포될 수 있다.

제1금속층(218)의 도포방법은 증착방법, 스퍼터링(sputtering)방법, 도금방법, 비전해 도금방법, 스크린 프린팅 방법 또는 잉크 프린팅 방법일 수 있다.

본 발명의 일실시예에 따른 패키지된 집적 회로 소자는 이미지 어레이(image array)와 마이크로 렌즈(micro lens)로 구성되는 수광부(312) 등을 포함하는 광학 센서 패키지일 수 있다.

이때, 상기 수광부(312)는 반도체 기판(300)의 활성면(302)에 형성되고, 재배선 기판(200)에는 수광부(312)에 이물질이 침입되는 것을 방지하는 댐(dam) 돌기(214)가 더 형성될 수 있다.

상기 패턴 돌기(216)와 댐 돌기(214)는 폴리이미드(Polyimid)와 같은 유기 고분자 화합물이 패턴닝(pattering)되어 형성될 수 있다.

한편, 반도체 기판(300)의 활성면(302)은 산화실리콘(SiO_x)또는 질화실리콘(SiN_x)으로 구성되는 보호(Passivation)막(316)이 도포되며, 이때, 보호막(316)은 수광부(312), 패드(314) 및 도전성 라인(322)이 노출되어 정상적으로 동작할 수 있 도록 도포되는 것이 바람직하다.

상기 반도체 기판(300)과 상기 재배선 기판(200)이 얼라인되어 결합된 상태에서, 패턴 돌기(216)가 접촉되는 패드(314) 상부와 전도성 라인(322) 및 댐 돌기(214)가 접촉되는 보호막(316) 부분은 제2금속층(318)으로 도포될 수 있다.

상기 제2금속층(318)은 제1금속층(218)과 같은 재질 또는 기타 다른 금속이 조합(combination)된 재질의 금속층일 수 있으며, 바람직하게는 금(Au), 니켈(Ni), 알루미늄(Al) 또는 구리(Cu)가 1 내지 3um 두께로 도포되어 형성될 수 있다.

더 바람직하게는 상기 금(Au), 니켈(Ni), 알루미늄(Al) 또는 구리(Cu)가 도포되어 형성된 금속층에 금(Au)과 같이 산화 저항력이 강하거나 주석(Sn)과 같이 전도성 산화막을 형성하는 금속이 100Å 내지 5um 두께로 더 도포되는 것이 바람직하다.

상술한 바와 같이 본 발명의 패키지된 집적 회로 소자는 다음과 같은 효과를 제공한다.

첫째, 반도체 기판의 활성면에 형성된 패드와 비활성면에 연결되는 도전성 라인을 재배선 기판을 이용하여 전기적으로 연결함으로써, 집적 회로 소자의 설계시 디자인의 이용도(availability) 및 생산성 향상, 패키지의 소형화 구현을 가능하게 하며, 특히 외부로부터 물리적 신호를 받아 동작하는 반도체 제품의 응용에 유리한 효과를 제공한다.

둘째, 댐 돌기가 형성된 재배선 기판을 이용하여 반도체 기판의 활성면에 형 성된 센서부로 이물질이 침입되는 것을 방지함으로써, 전하결합소자(CCD: charge coupled device)와 같은 센서 패키지 등의 성능 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims

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활성면과 그 반대쪽에 비활성면을 가지며, 상기 활성면에 광학 센서와 적어도 하나의 패드가 형성되고, 측면을 따라 상기 비활성면에 연결되는 도전(導電)성 라인이 상기 패드에 대응(對應)하여 형성된 반도체 기판; 및

상기 광학 센서에 이물질이 침입하는 것을 방지하는 댐(dam) 돌기를 가지며, 상기 반도체 기판에 결합되어 상기 패드와 상기 도전성 라인을 전기적으로 연결하는 재배선 기판을 포함하여 구성되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제23항에 있어서,

상기 재배선 기판은 일면에 상기 패드와 상기 도전성 라인에 각각 접촉되는 패턴 돌기가 쌍을 이루며 형성되고, 상기 쌍을 이루는 패턴 돌기는 제1금속층으로 도포되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제23항에 있어서,

상기 패드는 알루미늄(Al)을 기반으로 한 금속층으로 형성되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제24항에 있어서,

상기 제1금속층은 크롬(Cr), 구리(Cu), 티타늄(Ti) 재질 순서, 티타늄(Ti), 구리(Cu), 니켈(Ni) 재질 순서, 크롬(Cr), 구리(Cu), 니켈(Ni) 재질 순서 및 티타늄(Ti), 텅스텐(W), 니켈(Ni) 재질 순서 중 어느 하나의 재질 순서로 도포되어 형성되고, 각 재질은 50Å 내지 25um 두께로 도포되는 것을 특징으로 하는 패키지된 집적 회로 소자.
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제24항에 있어서,

상기 패턴 돌기와 댐 돌기는 고분자 화합물이 패턴닝(pattering)되어 형성되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제28항에 있어서,

상기 패턴 돌기가 접촉되는 패드 상부, 전도성 라인 및 상기 댐 돌기가 접촉되는 부분은 제2금속층으로 도포되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제29항에 있어서,

상기 제2금속층은 금(Au), 니켈(Ni), 알루미늄(Al) 및 구리(Cu) 중 어느 하나가 100Å 내지 5um 두께로 도포되어 형성되는 것을 특징으로 하는 패키지된 집적 회로 소자.
제23항에 있어서,

상기 재배선 기판은 인듐 주석 산화물(ITO: Indium tin Oxide) 재질을 포함하여 구성되는 글래스(Glass) 기판인 것을 특징으로 하는 패키지된 집적 회로 소자.