KR100708046B1 - Substrate for semiconductor package - Google Patents

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Abstract

본 발명은 반도체패키지용 섭스트레이트에 관한 것으로, 섭스트레이트 스트립에서 섭스트레이트 유닛을 불량없이 정확하게 싱귤레이션할 수 있고, 또한 고가의 펀치 또는 블레이드의 수명을 연장시킬 수 있으며, 하나의 섭스트레이트 스트립에 보다 많은 갯수의 섭스트레이트 유닛을 형성할 수 있도록, 절연층 상면에 그라운드 영역이 형성되고, 상기 그라운드 영역의 외주면에는 다수의 파워 영역이 형성되고, 상기 그라운드 영역과 파워영역에 대응되는 절연층의 저면에는 다수의 메탈패드가 형성된 섭스트레이트 유닛과, 상기 섭스트레이트 유닛이 다수의 행과 열을 가지며 일정거리 이격된 채 배열되어 형성된 섭스트레이트 스트립으로 이루어진 반도체패키지용 섭스트레이트에 있어서, 상기 각각의 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈패드는 인접한 섭스트레이트 유닛의 그라운드 영역, 파워 영역이 버스라인이 없이 도금라인으로 직접 연결된 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a substrate for a semiconductor package, which can accurately singulate a substrate unit in a substrate strip without defects, and also prolong the life of expensive punches or blades, In order to form a large number of substrate units, a ground region is formed on an upper surface of the insulating layer, and a plurality of power regions are formed on the outer circumferential surface of the ground region, and on the bottom of the insulating layer corresponding to the ground region and the power region. A substrate for semiconductor packages comprising a substrate unit having a plurality of metal pads formed thereon, and the substrate unit having a plurality of rows and columns and arranged at a predetermined distance apart from each other, wherein each substrate unit comprises: Ground area, power area And the metal pads are directly connected to the plating line without the bus line by the ground region and the power region of the adjacent substrate unit.

Description

반도체패키지용 섭스트레이트{Substrate for semiconductor package}Substrate for semiconductor package

도1은 종래의 섭스트레이트가 탑재된 반도체패키지의 한 예를 도시한 단면도이다.1 is a cross-sectional view showing an example of a conventional semiconductor package on which a substrate is loaded.

도2a 및 도2b는 종래의 반도체패키지용 섭스트레이트를 도시한 평면도 및 저면도이고, 도2c는 도2a의 I 영역을 확대 도시한 평면도이며, 도2d는 도2c의 J영역을 확대 도시한 평면도이다.2A and 2B are a plan view and a bottom view showing a substrate for a conventional semiconductor package, FIG. 2C is an enlarged plan view of region I of FIG. 2A, and FIG. 2D is an enlarged plan view of region J of FIG. 2C. to be.

도3a 및 도3b는 본 발명에 의한 반도체패키지용 섭스트레이트를 도시한 평면도 및 저면도이고, 도3c는 도3a의 Ⅱ 영역을 확대 도시한 평면도이며, 도3d는 도3c의 K영역을 확대 도시한 평면도이다.3A and 3B are plan and bottom views showing a substrate for semiconductor package according to the present invention, FIG. 3C is an enlarged plan view of region II of FIG. 3A, and FIG. 3D is an enlarged view of region K of FIG. 3C. One floor plan.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100; 본 발명에 의한 반도체패키지용 섭스트레이트100; Substrate for semiconductor package according to the present invention

2; 섭스트레이트 유닛(Unit) 3;섭스트레이트 스트립(Strip)2; Substrate Unit 3; Substrate Strip

4; 절연층 5; 제1파워(Power) 영역4; Insulation layer 5; First Power Area

6; 제2파워 영역 7; 그라운드(Ground) 영역6; Second power zone 7; Ground area

8; 도전성 비아홀(Via Hole) 9; 도금라인8; Conductive via holes 9; Plating line

10; 버스라인(Bus Line) 11; 메탈패드(Metal Pad)10; Bus Line 11; Metal Pad

12; 싱귤레이션(Singulation) 경로12; Singulation Path

본 발명은 반도체패키지용 섭스트레이트에 관한 것으로, 더욱 상세하게 설명하면 리드프레임을 이용한 반도체패키지에서 그라운드 및 파워용으로 이용되는 섭스트레이트에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a substrate for semiconductor packages, and more particularly to a substrate for ground and power in semiconductor packages using lead frames.

최근의 리드프레임을 이용한 반도체패키지중에는 입출력 패드수의 증가와 함께 더 많은 파워 그라운드 영역도 필요하게 되었다. 또한 제한된 리드에서 입출력 신호 리드를 최대한 확보 해주기 위해 파워, 그라운드 영역을 하나로 묶어 주는 기술이 개발되었으나 리드프레임 구조상의 문제로 다수의 파워링이나 그라운드링을 만들 수 없어 섭스트레이트나 세라믹에 다수의 파워, 그라운드링을 만들어 이를 리드프레임에 붙인 반도체패키지가 출시되고 있다.In recent semiconductor packages using lead frames, more power ground areas are required as the number of input / output pads increases. In addition, a technology has been developed to bind the power and ground areas together in order to secure the maximum number of input and output signal leads in a limited lead. Semiconductor packages that make ground rings and attach them to lead frames are on the market.

이렇게 리드프레임의 메탈패드에 섭스트레이트를 접착제로 붙이고 그 위에다 다시 반도체 칩을 붙인 형태의 반도체패키지(200')에 대해 도1을 참조하여 설명하면 다음과 같다.A semiconductor package 200 ′ in which a substrate is attached with an adhesive to a metal pad of a lead frame and then a semiconductor chip is attached thereto is described with reference to FIG. 1.

도시된 바와 같이 중앙에 금속재질의 칩탑재판(26')이 위치되어 있고, 상기 칩탑재판(26')의 상면에는 그라운드 및 파워용의 섭스트레이트(100')가 접착제(27')로 접착되어 있다. 상기 섭스트레이트(100')는 절연층(4')을 기본층으로 하여, 그 상면 중앙에 그라운드 영역(7')이 형성되어 있고, 상기 그라운드 영역(7')의 외주연에는 다수의 파워 영역(5',6')이 형성되어 있다. 또한 상기 그라 운드 영역(7')과 파워영역(5',6')에 대응되는 절연층(4')의 저면에는 다수의 메탈패드(11')가 형성되어 있다. 여기서, 상기 그라운드 영역(7'), 파워 영역(5',6') 및 메탈패드(11')는 통상적인 구리 박막으로 형성된 것이며, 상기 그라운드 영역(7') 및 메탈패드(11')는 도시되지 않은 도전성 비아홀에 의해 상,하 방향으로 연결되어 있다. 따라서, 상기 섭스트레이트(100')를 칩탑재판(26')에 접착시키는 접착제(27')가 도전성인 경우 상기 그라운드 영역(7')은 메탈패드(11')를 통하여 칩탑재판(26')에 접지된다.As shown, a metal chip mounting plate 26 'is positioned at the center, and a substrate 100' for ground and power is attached to the upper surface of the chip mounting plate 26 'with an adhesive 27'. It is glued. The substrate 100 'has an insulating layer 4' as a base layer, and a ground region 7 'is formed at the center of an upper surface thereof, and a plurality of power regions are formed at the outer periphery of the ground region 7'. (5 ', 6') are formed. In addition, a plurality of metal pads 11 ′ are formed on a bottom surface of the insulating layer 4 ′ corresponding to the ground region 7 ′ and the power regions 5 ′ and 6 ′. Here, the ground region 7 ', the power regions 5', 6 'and the metal pad 11' are formed of a conventional copper thin film, and the ground region 7 'and the metal pad 11' The conductive via holes (not shown) are connected in the up and down directions. Therefore, when the adhesive 27 'for adhering the substrate 100' to the chip mounting plate 26 'is conductive, the ground region 7' is connected to the chip mounting plate 26 through the metal pad 11 '. Grounded at ').

또한, 상기 섭스트레이트(100')의 중앙 상면에는 접착제(27')로 반도체칩(21')이 접착되어 있으며, 상기 반도체칩(21')의 상면에는 그라운드, 파워 및 신호용의 입출력패드(24',23',24')가 다수 형성되어 있다. 상기 그라운드용의 입출력패드(24')는 상기 섭스트레이트(100')의 그라운드 영역(7')에 도전성와이어(28')로 본딩되어 있고, 상기 파워용의 입출력패드(23')는 파워 영역(5',6')에 도전성와이어(28')로 본딩되어 있다. 또한, 상기 신호용의 입출력패드(22')는 상기 칩탑재판(26')의 외주연에 위치된 금속재질의 리드(25')에 도전성와이어(28')로 본딩되어 있다. 물론, 상기 파워 영역(5',6') 및 그라운드 영역(7')은 선택된 몇 개의 리드(25')에 도전성와이어(28')로 본딩되어 있다. 또한, 상기 칩탑재판(26'), 섭스트레이트(100'), 반도체칩(21'), 도전성와이어(28') 및 리드(25')는 봉지부(29')로 감싸여져 외부 환경으로부터 보호되도록 되어 있다.
In addition, the semiconductor chip 21 'is bonded to the center upper surface of the substrate 100' with an adhesive 27 ', and the input / output pads 24 for ground, power, and signals are attached to the upper surface of the semiconductor chip 21'. ', 23', 24 ') are formed in a large number. The ground input / output pad 24 'is bonded to the ground region 7' of the substrate 100 'with conductive wires 28', and the power input / output pad 23 'is a power region. The conductive wires 28 'are bonded to 5' and 6 '. The signal input / output pad 22 'is bonded to the lead 25' of a metal material located at the outer circumference of the chip mounting plate 26 'with a conductive wire 28'. Of course, the power regions 5 ', 6' and the ground region 7 'are bonded by conductive wires 28' to several selected leads 25 '. In addition, the chip mounting plate 26 ', the substrate 100', the semiconductor chip 21 ', the conductive wire 28' and the lead 25 'is enclosed by an encapsulation portion 29' to prevent from the external environment. It is supposed to be protected.

한편, 도2a 내지 도2c를 참조하여 종래 섭스트레이트(100')의 구조를 좀더 자세히 설명하면 다음과 같다. 여기서는 섭스트레이트 유닛(2')이 대략 매트릭스 모양으로 다수 어레이(Array)되어 있는 섭스트레이트 스트립(3')을 설명하기로 한다.On the other hand, with reference to Figures 2a to 2c will be described in more detail the structure of the conventional substrate (100 ') as follows. Here, a description will be given of a substrate strip 3 'in which a plurality of substrates 2' are arranged substantially in a matrix form.

도시된 바와 같이 대략 판상의 절연층(4') 상면에 섭스트레이트 유닛(2')이 다수의 행과 열을 이루며 섭스트레이트 스트립(3')을 이루고 있다. 상기 각각의 섭스트레이트 유닛(2')은 상술한 바와 같이 절연층(4')의 상면에 그라운드 영역(7')이 형성되어 있고, 상기 그라운드 영역(7')의 외주연에는 대략 링 모양의 파워 영역이 다수 형성되어 있다. 즉, 최외곽에 제1파워 영역(5')이 대략 링 모양으로 형성되어 있고, 상기 제1파워 영역(5')의 내측에는 다수의 절단된 제2파워 영역(6')이 형성되어 있다. 상기 다수의 제2파워 영역(6') 일단에는 도전성 비아홀(8')이 상기 절연층(4')을 관통하여 형성되어 있다. 또한, 상기 제2파워 영역(6')의 내측에는 그라운드 영역(7')이 형성되어 있으며, 도2d의J는 절연층(4')의 상세도로 그라운드 영역(7')의 내측과 파워영역(5') 외측에도 절연층(4')이 있으며 그라운드 영역(7')의 내측의 절연층에 반도체 칩이 탑재 된다.As illustrated, the substrate unit 2 'is formed on the upper surface of the substantially insulating plate 4' in a plurality of rows and columns to form the substrate strip 3 '. As described above, each of the substrate units 2 'has a ground region 7' formed on an upper surface of the insulating layer 4 ', and has a substantially ring-shaped shape at the outer periphery of the ground region 7'. Many power regions are formed. That is, the outermost first power region 5 'is formed in a substantially ring shape, and a plurality of cut second power regions 6' are formed inside the first power region 5 '. . A conductive via hole 8 'is formed at one end of the plurality of second power regions 6' to penetrate the insulating layer 4 '. In addition, a ground region 7 'is formed inside the second power region 6', and in FIG. 2D, a detail of the insulating layer 4 'is provided to the inside of the ground region 7' and the power region. The insulating layer 4 'is also provided outside the 5', and the semiconductor chip is mounted on the insulating layer inside the ground region 7 '.

그라운드 영역(7')과 그라운드 영역(7')에 대응되는 절연층(4')의 저면에는 다수의 메탈패드(11')가 형성되어 있다. 또한, 상기 그라운드 영역(7')과 상기 메탈패드(11')는 상호 전기적으로 도통가능하게 연결되어 있다. A plurality of metal pads 11 'are formed on the bottom of the insulating layer 4' corresponding to the ground region 7 'and the ground region 7'. In addition, the ground region 7 'and the metal pad 11' are electrically connected to each other.

한편, 상기 각각의 섭스트레이트 유닛(2') 사이에는 비교적 폭이 넓은 버스라인(10')이 형성되어 있으며, 또한 섭스트레이트 스트립(3')의 내주연에도 버스라인(10')이 형성되어 있다. 이러한 버스라인(10')은 절연층(4')을 중심으로 그 상면 및 저면에 모두 형성되어 있다.(도2a 및 도2b 참조')또한, 상기 제1파워 영역(5')은 폭이 상대적으로 좁은 도금라인(9')에 의해 상기 절연층(4')의 상면에 형성된 버스라인(10')에 연결되어 있다.On the other hand, a relatively wide bus line 10 'is formed between each of the substrate units 2', and a bus line 10 'is formed on the inner periphery of the substrate strip 3'. have. The bus line 10 'is formed on both the top and bottom surfaces of the insulating layer 4' (refer to FIGS. 2A and 2B '). Also, the first power region 5' is wide. It is connected to the bus line 10 'formed on the upper surface of the insulating layer 4' by a relatively narrow plating line 9 '.

또한, 상기 제2파워 영역(6')은 도전성비아홀(8') 및 도금라인(9')을 통하여 상기 절연층(4')의 저면에 형성된 버스라인(10')에 연결되어 있다. 더불어, 상기 그라운드 영역(7')은 도전성 비아홀(도시되지 않음') 및 메탈패드(11')를 통하여 상기 절연층(4')의 저면에 형성된 버스라인(10')에 연결되어 있다.The second power region 6 'is connected to the bus line 10' formed on the bottom surface of the insulating layer 4 'through the conductive via hole 8' and the plating line 9 '. In addition, the ground region 7 ′ is connected to the bus line 10 ′ formed on the bottom surface of the insulating layer 4 ′ through the conductive via hole (not shown) and the metal pad 11 ′.

이와 같이 버스라인(10')에 도금라인(9')을 통하여 제1파워 영역(5'), 제2파워 영역(6'), 그라운드 영역(7') 및 메탈패드(11')를 연결하는 이유는 상기 제1파워 영역(5'), 제2파워 영역(6') 및 그라운드 영역(7')에 니켈(Ni), 금(Au) 등을 도금함으로써, 반도체패키지 공정중 도전성 와이어와의 양호한 본딩을 위해서이며 또한 제1파워 영역(5'), 제2파워 영역(6'), 그라운드 영역(7')에 도금라인(9')을 따로 분리하여 전기적으로 쇼팅이 일어나지 않게 한다. As such, the first power region 5 ', the second power region 6', the ground region 7 'and the metal pad 11' are connected to the bus line 10 'through the plating line 9'. The reason for this is that nickel (Ni), gold (Au), and the like are plated on the first power region 5 ', the second power region 6', and the ground region 7 ', so that the conductive wire and the conductive wire during the semiconductor packaging process can be The plating line 9 'is separately separated from the first power region 5', the second power region 6 ', and the ground region 7' for the sake of good bonding to prevent electrical shorting.

그러나, 이러한 종래의 섭스트레이트 스트립(3')은 낱개의 섭스트레이트 유닛(2')으로 싱귤레이션시 다음과 같은 문제가 발생한다. 여기서, 낱개의 섭스트레이트 유닛(2')으로 싱귤레이션하는 이유는 그라운드 영역(7'), 파워 영역(5',6')등을 전기적으로 분리함과 동시에 이를 낱개의 상태로 반도체패키지에 탑재하기 위함이다.
However, these conventional substrate strips 3 'have the following problems when singulated with individual substrate units 2'. Here, the reason for singulating with the individual substrate units 2 'is that the ground region 7', the power regions 5 ', 6', etc. are electrically separated and mounted in the semiconductor package in a single state. To do this.

첫째, 통상 섭스트레이트 스트립(3')의 싱귤레이션은 버스라인(10')을 펀칭(Punching)하거나 소잉(Sawing)함으로써 수행되는데, 이때 상기 버스라인(10')의 폭이 비교적 넓음으로써, 상기 싱귤레이션이 정확하게 수행되지 않는다. 즉, 도2c에 도시된 바와 같이 상기 싱귤레이션 공정중 펀치(도시되지 않음) 또는 블레이드(도시되지 않음)와 상기 버스라인(10')이 섭스트레이트 유닛(2') 전부에 형성 되어 있어 펀칭(Punching)시 펀치와 버스라인(10')의 접촉부가 많아 전단응력의 증가로 정확한 싱귤레이션되 않거나 심하면 파워링(5', 6'), 메탈패드(11')가 밖으로 돌출되거나 이탈 된다.First, singulation of the substrate strip 3 'is typically performed by punching or sawing the bus line 10', whereby the width of the bus line 10 'is relatively wider, thereby providing Singulation is not performed correctly. That is, as illustrated in FIG. 2C, a punch (not shown) or a blade (not shown) and the bus line 10 ′ are formed in all the substrate units 2 ′ during the singulation process. During punching, the punch and the bus line 10 'have a lot of contact portions, so that the shear stress is not precisely singulated or severely causes the power rings 5', 6 'and the metal pad 11' to protrude or break out.

소잉(Sawing)시 블레이드가 진행하는 방향과 같은 방향으로 버스라인(10')이 길게 배치되어 있어 금속성의 버스라인(10') 보다 비교적 연한 재질의 절연층(4')쪽으로 경로를 변경하기 쉽고 이에 따라 상기 섭스트레이트 유닛(2')의 정확한 싱귤레이션이 수행되지 않게 된다. The bus line 10 'is long in the same direction as the blade travels during sawing, so it is easier to change the path toward the insulating layer 4' made of softer material than the metallic bus line 10 '. As a result, accurate singulation of the substrate unit 2 'is not performed.

또한, 상기와 같이 펀치 나 블레이드의 진로가 정확하지 않을 경우에는 상기 버스라인(10')이 완전하게 제거되지 않고, 섭스트레이트 유닛(2')에 남아 있게 됨으로써, 어떤 섭스트레이트 유닛(2')에서는 상기 그라운드 영역(7') 및 파워 영역이 모두 또는 일부가 쇼트(Short)되는 현상이 발생한다. 도2c에서 미설명 부호 12'는 버스라인(10')과 어긋나기 시작하는 싱귤레이션 경로를 도시한 것이다. In addition, when the path of the punch or the blade is not accurate as described above, the bus line 10 'is not completely removed and remains in the substrate unit 2', thereby preventing any substrate unit 2 '. In this case, all or part of the ground region 7 ′ and the power region are shortened. In FIG. 2C, reference numeral 12 ′ shows a singulation path starting to deviate from the bus line 10 ′.

둘째, 상기 섭스트레이트 스트립(3')의 싱귤레이션시 펀치 블레이드가 또는 지속적으로 강도가 큰 버스라인(10')과 마찰되므로서 펀치나 블레이드의 수명이 짧아져 상기 펀치 등을 자주 교환해주어야 하는 문제가 있다. 따라서, 상기 고가의 펀치 등을 자주 교환해줌으로써, 결국 섭스트레이트 또는 반도체패키지의 제조 단 가가 높아지는 문제가 있다.
Second, the punch blade or friction with the bus line 10 'consistently high during singulation of the substrate strip 3' shortens the life of the punch or blades, so that the punch and the like must be frequently replaced. There is. Therefore, by frequently exchanging the expensive punch, etc., there is a problem in that the manufacturing cost of the substrate or semiconductor package is increased.

셋째, 상기와 같이 모든 섭스트레이트 유닛(2') 사이에 버스라인(10')을 형성되어 있고, 원할한 싱귤레이션을 위하여 버스라인(10')과 섭스트레이트 유닛(2') 사이에도 일정한 거리를 필요하여 공간의 낭비가 심하다.Third, a bus line 10 'is formed between all the substrate units 2' as described above, and a constant distance is also provided between the bus line 10 'and the substrate unit 2' for smooth singulation. The waste of space is severe.

파워영역(5', 6') 그라운드영역(7')에 도금하기 위한 도금라인(9') 배치하기 위한 공간이 따로 필요하게 되어 하나의 섭스트레이트 스트립(3')에 형성할 수 있는 섭스트레이트 유닛(2')의 갯수도 그 만큼 감소하는 문제가 있다.Substances that can be formed in one substrate strip 3 'are required because a space for disposing a plating line 9' for plating on the power regions 5 'and 6' is provided. The number of units 2 'is also reduced.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 섭스트레이트 스트립에서 섭스트레이트 유닛을 불량없이 정확하게 싱귤레이션할 수 있고, 또한 고가의 펀치 와 블레이드의 수명을 연장시킬 수 있으며, 하나의 섭스트레이트 스트립에서 보다 많은 개수의 섭스트레이트 유닛을 형성할 수 있는 버스라인이 없는 반도체패키지용 섭스트레이트를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to accurately singulate the substrate unit in the substrate strip without defects, and to extend the life of expensive punches and blades. To provide a substrate for the semiconductor package without a bus line that can form a larger number of substrate units in one substrate strip.

상기한 목적을 달성하기 위해 본 발명은 절연층 상면에 그라운드 영역이 형성되고, 상기 그라운드 영역의 외주연에는 다수의 파워 영역이 형성되고, 상기 그라운드 영역과 파워영역에 대응되는 절연층의 저면에는 다수의 메탈패드가 형성된 섭스트레이트 유닛과, 상기 섭스트레이트 유닛이 다수의 행과 열을 가지며 일정거 리 이격된 채 배열되어 형성된 섭스트레이트 스트립으로 이루어진 반도체패키지용 섭스트레이트에 있어서, 상기 각각의 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈패드는 인접한 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈 패드가 In order to achieve the above object, in the present invention, a ground region is formed on an upper surface of an insulating layer, and a plurality of power regions are formed on an outer circumference of the ground region, A substrate for semiconductor packages comprising a substrate having a metal pad formed thereon, and the substrate having a plurality of rows and columns and having a plurality of rows and columns arranged to be spaced apart from each other. The ground, power and metal pads of the adjacent substrate unit

버스라인이 없이 도금라인으로 직접 연결된 것을 특징으로 한다.It is characterized in that it is directly connected to the plating line without the bus line.

여기서, 상기 섭스트레이트 스트립은 최외곽에만 하나의 버스라인이 형성되어 있고, 상기 버스라인과 인접한 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈 패드에 하나의 도금라인으로 직접 연결되어 있는 것을 특징으로 한다.
Here, the substrate strip has one bus line formed only at the outermost part, and is directly connected to the ground region, the power region and the metal pad of the substrate unit adjacent to the bus line by one plating line. .

상기와 같이 하여 본 발명에 의한 반도체패키지용 섭스트레이트에 의하면 섭스트레이트 유닛 사이에 버스라인이 형성되어 있지 않음으로써, 섭스트레이트 유닛의 싱귤레이션이 정확하게 수행되는 장점이 있다. 즉, 펀치 또는 블레이드가 비교적 연질의 절연층을 주로 통과하게 됨으로써, 그 펀치 등의 싱귤레이션 경로가 변경되지 않기 때문이다.
As described above, according to the semiconductor package substrate, the bus line is not formed between the substrate units, so that the singulation of the substrate units is performed accurately. That is, because the punch or blade mainly passes through the relatively soft insulating layer, the singulation path such as the punch does not change.

또한, 상기 섭스트레이트 유닛의 싱귤레이션시 사용되는 펀치 등이 금속 재질의 버스라인과 접촉면적이 매우 적어 펀치나 블레이드의 수명이 증가되는 장점도 있다.In addition, the punch used during singulation of the substrate unit has a merit of having a very small contact area with a bus line made of metal, thereby increasing the life of the punch or the blade.

더불어, 섭스트레이트 유닛 사이에 버스라인이 형성되어 있지 않음으로써, 섭스트레이트 유닛 사이의 간격을 더욱 가깝게 형성하는 것이 가능하게되고, 따라 서 종래와 동일한 면적의 섭스트레이트 스트립에서 보다 많은 개수의 섭스트레이트 유닛을 확보할 수 있게 된다.
In addition, since the bus lines are not formed between the substrate units, it is possible to form the gaps between the substrate units closer to each other, so that a larger number of substrate units in a substrate strip having the same area as before. Can be secured.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도3a 및 도3b는 본 발명에 의한 반도체패키지용 섭스트레이트(100)를 도시한 평면도 및 저면도이고, 도3c는 도3a의 Ⅱ 영역을 확대 도시한 평면도이다.3A and 3B are plan and bottom views of the substrate 100 for semiconductor package according to the present invention, and FIG. 3C is an enlarged plan view of region II of FIG. 3A.

도시된 바와 같이 대략 판상의 절연층(4)에 다수의 섭스트레이트 유닛(2)이 행과 열을 이루며 섭스트레이트 스트립(3)을 이루고 있다. 상기 각각의 섭스트레이트 유닛(2)은 상기 절연층(4)의 상면에 도전성의 그라운드 영역(7)이 형성되어 있고, 상기 그라운드 영역(7)의 외주연에는 대략 링 모양의 파워 영역이 다수 형성되어 있다. 도3D의K는 절연층(4)의 상세도로 그라운드 영역(7)의 내측과 파워영역(5)외측에도 절연층(4)이 있고 그라운드 영역(7)의 내측의 절층에 반도체 칩이 탑재 된다.As shown, a plurality of substrate units 2 are arranged in rows and columns in a substantially plate-like insulating layer 4 to form a substrate strip 3. In each of the substrate units 2, a conductive ground region 7 is formed on an upper surface of the insulating layer 4, and a plurality of substantially ring-shaped power regions are formed on the outer periphery of the ground region 7. It is. In FIG. 3D, the detail of the insulating layer 4 shows the insulating layer 4 inside the ground region 7 and outside the power region 5, and the semiconductor chip is mounted on the cut layer inside the ground region 7. .

그리고 섭스트레이트의 유닛(2)의 최외곽에 제1파워 영역(5)이 대략 사각링 모양으로 형성되어 있고, 상기 제1파워 영역(5)의 내측에는 다수의 절단된 제2파워 영역(6)이 형성되어 있다. 또한, 상기 다수의 제2파워 영역(6) 일단에는 도전성 비아홀(8)이 상기 절연층(4)을 관통하여 형성되어 있다. 또한, 상기 제2파워 영역(6)의 내측에는 그라운드 영역(7)이 형성되어 있으며, 이와 대응되는 절연층(4)의 저 면에는 다수의 메탈패드(11)가 형성되어 있다. 상기 그라운드 영역(7)과 상기 메탈패드(11) 사이에는 도전성 비아홀(도시되지 않음)이 형성되어 있어 상호 전기적으로 도통 가능하게 연결되어 있다. In addition, a first power region 5 is formed in a substantially rectangular ring shape at the outermost portion of the unit 2 of the substrate, and a plurality of cut second power regions 6 are formed inside the first power region 5. ) Is formed. In addition, a conductive via hole 8 penetrates through the insulating layer 4 at one end of the plurality of second power regions 6. In addition, a ground region 7 is formed inside the second power region 6, and a plurality of metal pads 11 are formed on a bottom surface of the insulating layer 4 corresponding thereto. A conductive via hole (not shown) is formed between the ground region 7 and the metal pad 11 to be electrically connected to each other.

여기서, 상호 인접하는 섭스트레이트 유닛(2)에 각각 형성된 제1파워 영역(5)은 상기 절연층(4)의 상면에서 도금라인(9)을 통하여 상호 연결되어 있다. 즉, 도3a를 참조하면, 도면상 상부와 하부에 위치되는 제1파워 영역(5)은 상,하로 형성된 도금라인(9)에 의해 직접 연결되어 있고, 좌측과 우측에 위치되는 제1파워 영역(5)도 좌,우로 형성된 도금라인(9)에 의해 직접 연결되어 있다.Here, the first power regions 5 respectively formed in the mutually adjacent substrate units 2 are connected to each other through the plating line 9 on the upper surface of the insulating layer 4. That is, referring to FIG. 3A, the first power region 5 positioned on the upper and lower portions of the drawing is directly connected by plating lines 9 formed on the upper and lower sides, and the first power region positioned on the left and right sides. (5) is also directly connected by the plating line 9 formed to the left and right.

또한, 상호 인접하는 섭스트레이트 유닛(2)에 형성된 각각의 제2파워 영역(6)은 도전성 비아홀(8)을 통하여 상기 절연층(4)의 저면에서 도금라인(9)에 의해 메탈패드(11)에 연결되어 있다. 즉, 도3b를 참조하면, 도면상 상부에 위치되는 제2파워 영역(6)은 도전성 비아홀(8)을 통하여 하부의 메탈패드(11)에 연결되어 있고, 도면상 하부에 위치되는 제2파워 영역(6)은 도전성 비아홀(8)을 통하여 상부의 메탈패드(11)에 연결되어 있다. 또한, 마찬가지로 도면상 좌측에 위치되는 제2파워 영역(6)은 도전성 비아홀(8)을 통하여 우측의 메탈패드(11)에 연결되어 있고, 도면상 우측에 위치되는 제2파워 영역(6)은 도전성 비아홀(8)을 통하여 좌측의 메탈패드(11)에 연결되어 있다.In addition, each of the second power regions 6 formed in the mutually adjacent substrate units 2 is formed by the metal pad 11 by the plating line 9 at the bottom of the insulating layer 4 through the conductive via holes 8. ) That is, referring to FIG. 3B, the second power region 6 located in the upper portion of the drawing is connected to the lower metal pad 11 through the conductive via hole 8, and the second power portion located in the lower portion of the figure is illustrated. The region 6 is connected to the upper metal pad 11 through the conductive via hole 8. Similarly, the second power region 6 located on the left side of the drawing is connected to the metal pad 11 on the right side through the conductive via hole 8, and the second power region 6 located on the right side of the drawing It is connected to the metal pad 11 on the left side through the conductive via hole 8.

또한, 상호 인접하는 섭스트레이트 유닛(2)에 형성된 각각의 메탈패드(11)도 도금라인(9)을 통해 직접 연결되어 있다. 즉, 도3b를 참조하면, 도면상 상부에 위치된 메탈패드(11)는 하부에 위치된 메탈패드(11)에 도금라인(9)을 통하여 직접 연 결되어 있고, 도면상 좌측에 위치된 메탈패드(11)는 우측에 위치된 메탈패드(11)에 도금라인(9)으로 연결되어 있다. 물론, 하나의 섭스트레이트 유닛(2) 내측에 위치된 메탈패드(11)는 모두 전기적으로 도통가능하게 연결되어 있다.In addition, the metal pads 11 formed on the mutually adjacent substrate units 2 are also directly connected through the plating line 9. That is, referring to FIG. 3B, the metal pad 11 positioned at the upper portion of the drawing is directly connected to the metal pad 11 positioned at the lower portion of the metal pad 11 through the plating line 9, and the metal positioned at the left side of the figure. The pad 11 is connected to the metal pad 11 located on the right side by a plating line 9. Of course, the metal pads 11 located inside the one substrate unit 2 are all electrically connected to each other.

여기서, 상기 그라운드 영역(7)은 도전성 비아홀(도시되지 않음)을 통하여 상기 메탈패드(11)에 연결되어 있으므로, 결국 상기 상호 인접하는 섭스트레이트 유닛(2)의 그라운드 영역(7)도 상호 연결된 셈이다.Here, since the ground region 7 is connected to the metal pad 11 through a conductive via hole (not shown), the ground regions 7 of the mutually adjacent substrate units 2 are also interconnected. to be.

더불어, 상기 섭스트레이트 스트립(3)은 최외곽에 하나의 버스라인(10)이 형성되어 있다. 즉, 절연층(4)의 최외곽 상면 및 저면에는 하나의 버스라인(10)이 형성되어 있다. 여기서, 상기 버스라인(10)에 인접한 섭스트레이트 유닛(2)은 그것에 형성된 제1파워 영역(5)이 도금라인(9)에 의해 상기 버스라인(10)에 연결되어 있다. 물론, 상기 제2파워 영역(6) 및 그라운드 영역(7)은 절연층(4) 저면의 도전성 비아홀(8) 및 메탈패드(11)를 경유하여 도금라인(9)에 의해 상기 버스라인(10)에 연결되어 있다.
In addition, the substrate strip 3 has one bus line 10 formed on the outermost side thereof. That is, one bus line 10 is formed on the outermost upper and lower surfaces of the insulating layer 4. Here, in the substrate unit 2 adjacent to the bus line 10, a first power region 5 formed therein is connected to the bus line 10 by a plating line 9. Of course, the second power region 6 and the ground region 7 are connected to the bus line 10 by the plating line 9 via the conductive via hole 8 and the metal pad 11 at the bottom of the insulating layer 4. )

상기와 같이 하여 본 발명에 의한 섭스트레이트는 각각의 섭스트레이트 유닛(2)에 형성된 모든 그라운드 영역(7), 제1파워 영역(5), 제2파워 영역(6) 및 메탈패드(11)는 전기적으로 도통된 상태가 된다. 따라서 상기 영역에 니켈 및 금 도금이 종래와 같이 수행될 수 있게 된다.As described above, in the substrate according to the present invention, all the ground regions 7, the first power regions 5, the second power regions 6, and the metal pads 11 formed in the respective substrate units 2 are formed. It is in an electrically conducting state. Therefore, nickel and gold plating in the region can be performed as usual.

또한, 본 발명에 의한 반도체패키지용 섭스트레이트는 각 섭스트레이트 유닛(2)의 싱귤레이션시 종래에 비해 펀치나 블레이드가 금속재질과 마찰되는 영역 이 상당히 축소된다. 즉, 도3c에 도시된 바와 같이 펀치 또는 블레이드(도시되지 않음)는 몇 개의 도금라인(9)과만 교차하게 되며, 대부분 연질의 절연층(4)과 접촉하게 된다. 따라서, 각 섭스트레이트 유닛(2)의 싱귤레이션이 종래에 비해 정확하게 수행된다. 또한, 단순히 몇 개의 도금라인(9)만을 분리하게 되면, 섭스트레이트 유닛(2)의 완전한 전기적 분리가 이루어짐으로써(즉, 섭스트레이트 유닛 내측에 형성된 그라운드 및 파워 영역 사이에 완전한 전기적 분리가 이루어짐), 싱귤레이션후 각 제1파워 영역(5), 제2파워 영역(6), 그라운드 영역(7) 등간의 쇼트현상이 발생하지 않게 된다. 도3c에서 미설명부호 12는 싱귤레이션 경로를 도시한 것이다.In addition, in the substrate for the semiconductor package according to the present invention, the area where the punch or the blade is rubbed with the metal material is significantly reduced in comparison with the conventional singulation of each substrate unit (2). That is, as shown in Fig. 3c, the punch or blade (not shown) intersects only a few plating lines 9, and in most cases comes into contact with the soft insulating layer 4. Therefore, the singulation of each substrate unit 2 is performed more accurately than in the prior art. In addition, simply separating a few plating lines 9 results in complete electrical separation of the substrate unit 2 (ie, complete electrical separation between the ground and power regions formed inside the substrate unit). After singulation, a short phenomenon between the first power region 5, the second power region 6, the ground region 7, and the like does not occur. In FIG. 3C, reference numeral 12 shows a singulation path.

더불어, 상기 섭스트레이트 유닛(2)의 싱귤레이션시 펀치 또는 블레이드가 대부분 강도가 작은 절연층(4)과 접촉됨으로써, 상기 펀치 또는 블레이드의 수명이 길어지는 장점이 있다. 따라서, 고가의 펀치 또는 블레이드를 자주 교환해줄 필요가 없음으로써, 결국 섭스트레이트 또는 반도체패키지의 제조 단가가 낮아진다.In addition, since the punch or blade is in contact with the insulating layer 4 having a small strength during singulation of the substrate unit 2, the life of the punch or blade is long. Therefore, it is not necessary to frequently replace expensive punches or blades, resulting in a lower manufacturing cost of the substrate or semiconductor package.

또한, 종래와 같이 모든 섭스트레이트 유닛(2) 사이에 버스라인(10)을 형성하지 않아도 되므로, 공간의 낭비가 없게 되고, 이에 따라 도전성 비아홀(8)이나 메탈패드(11)의 형성 위치를 비교적 자유롭게 설계할 수 있게 된다. 따라서, 하나의 섭스트레이트 스트립(3)에 형성할 수 있는 섭스트레이트 유닛(2)의 개수가 증가되어 섭스트레이트 재조원가가 낮아지게 되어 결과적으로는 반도체패키지의 제조 단가가 낮아지게 된다.
In addition, since the bus lines 10 do not have to be formed between all the substrate units as in the prior art, there is no waste of space, and thus the formation positions of the conductive via holes 8 and the metal pads 11 are relatively small. Free design is possible. Therefore, the number of the substrate units 2 that can be formed in one substrate strip 3 is increased, thereby reducing the cost of fabricating the substrate, resulting in a lower manufacturing cost of the semiconductor package.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기 에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. 즉, 여기서는 비록 그라운드 및 파워용의 섭스트레트를 예로 하여 설명하였으나, 일반적인 신호용의 섭스트레이트(인쇄회로기판, 써킷필름, 써킷테이프 등등)에도 본 발명의 적용이 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention. In other words, although the description is made using the ground and power substrates as an example, the present invention may be applied to a general substrates for a signal (a printed circuit board, a circuit film, a circuit tape, etc.).

상기와 같이 하여 본 발명에 의한 반도체패키지용 섭스트레이트에 의하면 섭스트레이트 유닛 사이에 버스라인이 형성되어 있지 않음으로써, 섭스트레이트 유닛의 싱귤레이션이 정확하게 수행되는 효과가 있다.
As described above, according to the semiconductor package substrate, the bus lines are not formed between the substrate units, so that the singulation of the substrate units is performed accurately.

또한, 상기 섭스트레이트 유닛의 싱귤레이션시 사용되는 펀치 또는 블레이드가 금속 재질의 버스라인과 접촉하지 않음으로써, 상기 펀치 또는 블레이드의 수명이 증가되는 효과도 있다.In addition, the punch or blade used during singulation of the substrate unit does not contact the bus line made of metal, thereby increasing the life of the punch or blade.

더불어, 섭스트레이트 유닛 사이에 버스라인이 형성되어 있지 않음으로써, 섭스트레이트 유닛 사이의 간격을 더욱 가깝게 형성하는 것이 가능하고, 따라서 종래와 동일한 면적에서 보다 많은 개수의 섭스트레이트 유닛을 확보할 수 있는 효과가 있다.
In addition, since the bus lines are not formed between the substrate units, it is possible to form the gaps between the substrate units closer to each other, and thus, the effect of securing a larger number of substrate units in the same area as before. There is.

Claims (2)

절연층 상면에 그라운드 영역이 형성되고, 상기 그라운드 영역의 외주연에는 다수의 파워 영역이 형성되고, 상기 그라운드 영역과 대응되는 절연층의 저면에는 다수의 메탈패드가 형성된 섭스트레이트 유닛과, 상기 섭스트레이트 유닛이 다수의 행과 열을 가지며 일정거리 이격된 채 배열되어 형성된 섭스트레이트 스트립으로 이루어진 반도체패키지용 섭스트레이트에 있어서,A substrate unit having a ground region formed on an upper surface of the insulating layer, a plurality of power regions formed on an outer circumference of the ground region, and a plurality of metal pads formed on a bottom surface of the insulating layer corresponding to the ground region; In a substrate for semiconductor package consisting of a substrate strip formed of a unit having a plurality of rows and columns and arranged at a predetermined distance apart, 상기 각각의 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈패드는 인접한 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈 패드와 도금라인으로 직접 연결된 것을 특징으로 하는 반도체패키지용 섭스트레이트.The ground region, the power region, and the metal pad of each substrate unit are connected directly to the ground region, the power region, and the metal pad of the adjacent substrate unit by a plating line. 제1항에 있어서, 상기 섭스트레이트 스트립은 최외곽에만 하나의 버스라인이 형성되어 있고, 상기 버스라인과 인접한 섭스트레이트 유닛의 그라운드 영역, 파워 영역 및 메탈 패드가 도금라인에 의해 상기 버스라인에 연결된 것을 특징으로 하는 반도체패키지용 섭스트레이트.2. The substrate of claim 1, wherein the substrate strip has only one bus line formed at an outermost side thereof, and a ground region, a power region, and a metal pad of the substrate unit adjacent to the bus line are connected to the bus line by a plating line. Substrate for semiconductor package, characterized in that.
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