KR100707870B1 - 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지 - Google Patents

복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지 Download PDF

Info

Publication number
KR100707870B1
KR100707870B1 KR1020040028870A KR20040028870A KR100707870B1 KR 100707870 B1 KR100707870 B1 KR 100707870B1 KR 1020040028870 A KR1020040028870 A KR 1020040028870A KR 20040028870 A KR20040028870 A KR 20040028870A KR 100707870 B1 KR100707870 B1 KR 100707870B1
Authority
KR
South Korea
Prior art keywords
led
bonding
negative electrode
electrode pad
chips
Prior art date
Application number
KR1020040028870A
Other languages
English (en)
Other versions
KR20050103624A (ko
Inventor
최성규
김영은
Original Assignee
럭스피아(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 럭스피아(주) filed Critical 럭스피아(주)
Priority to KR1020040028870A priority Critical patent/KR100707870B1/ko
Publication of KR20050103624A publication Critical patent/KR20050103624A/ko
Application granted granted Critical
Publication of KR100707870B1 publication Critical patent/KR100707870B1/ko

Links

Images

Classifications

    • DTEXTILES; PAPER
    • D21PAPER-MAKING; PRODUCTION OF CELLULOSE
    • D21HPULP COMPOSITIONS; PREPARATION THEREOF NOT COVERED BY SUBCLASSES D21C OR D21D; IMPREGNATING OR COATING OF PAPER; TREATMENT OF FINISHED PAPER NOT COVERED BY CLASS B31 OR SUBCLASS D21G; PAPER NOT OTHERWISE PROVIDED FOR
    • D21H11/00Pulp or paper, comprising cellulose or lignocellulose fibres of natural origin only
    • D21H11/12Pulp from non-woody plants or crops, e.g. cotton, flax, straw, bagasse
    • DTEXTILES; PAPER
    • D21PAPER-MAKING; PRODUCTION OF CELLULOSE
    • D21CPRODUCTION OF CELLULOSE BY REMOVING NON-CELLULOSE SUBSTANCES FROM CELLULOSE-CONTAINING MATERIALS; REGENERATION OF PULPING LIQUORS; APPARATUS THEREFOR
    • D21C3/00Pulping cellulose-containing materials
    • D21C3/22Other features of pulping processes
    • D21C3/24Continuous processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item

Landscapes

  • Led Device Packages (AREA)

Abstract

복수개의 발광 다이오드가 실장되는 발광 다이오드 패캐지가 개시된다. 그러한 발광 다이오드 패캐지는 몰드에 구비되는 리드 프레임에 각각 연결되어 양극 및 음극전원이 각각 인가되는 양극 및 음극패드로 이루어지는 발광 다이오드 패캐지에 있어서, 상기 양극 혹은 음극패드 중 적어도 하나의 패드에 제1 또는 제2 엘이디칩을 실장하고, 상기 엘이디칩이 다른 패드에 전기적으로 연결됨으로서 발광 가능하다.
발광 다이오드, 패캐지, 와이어, 직렬, 병렬,

Description

복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지{LED PACKAGE HAVING A PLURALITY OF LED CHIP}
도1 은 본 발명의 바람직한 일 실시예에 따라 2개의 1본딩칩을 하나의 패드에 배치한 형태의 발광 다이오드 패키지를 도시하는 사시도.
도2 는 도1 에 도시된 발광 다이오드 패키지의 구조를 개략적으로 도시한 정면도.
도3 은 본 발명의 바람직한 다른 실시예에 따라 2개의 1본딩칩을 각각 다른 패드에 배치한 형태의 발광 다이오드 패캐지를 도시하는 정면도.
도4 는 본 발명의 바람직한 또 다른 실시예에 따라 N-TOP칩과 P-TOP칩을 각각 다른 패드에 배치한 발광 다이오드 패캐지를 도시하는 정면도.
도5 는 본 발명의 바람직한 또 다른 실시예에 따라 2개의 2본딩칩을 각각 다른 패드에 직렬로 배치한 형태의 발광 다이오드 패캐지를 도시하는 정면도.
도6 은 본 발명의 바람직한 또 다른 실시예에 따라 1개의 1본딩칩과 1개의 2본딩칩을 동일한 패드에 병렬로 배치한 형태의 발광 다이오드 패캐지를 도시하는 정면도.
도7 은 본 발명의 바람직한 또 다른 실시예에 따라 2개의 1본딩칩을 연결하고 전극패드의 형상을 변경한 발광 다이오드 패캐지를 도시하는 정면도.
본 발명은 발광 다이오드 패키지에 관한 것으로, 더욱 상세하게는 하나의 발광다이오드 패캐지에 복수의 칩을 실장하여 휘도 및 광도를 향상시킬 수 있고, 이러한 복수개의 칩을 직렬 혹은 병열로 배치할 수 있는 발광 다이오드 패키지에 관한 것이다.
일반적으로 발광 다이오드(Light Emitting Diode; LED)는 반도체의 p-n 접합구조를 이용하여 주입된 소수캐리어(전자 또는 양공)를 만들어내고, 이들의 재결합(再結合)에 의하여 발광시키는 전자부품이다.
이러한 발광 다이오드는 저전압으로 고효율의 광을 조사할 수 있음으로 가전제품, 리모콘, 전광판, 표시기, 각종 자동화기기 등에 사용된다.
특히, 정보 통신기기의 소형화, 슬림화 추세에 따라 이들 부품으로 사용되는 발광다이오드 패캐지도 더욱 소형화 되고 있다.
그러나, 이와 같이 소형화된 발광 다이오드 패캐지는 발광 다이오드칩을 실장하기 위한 공간이 충분하지 못하여 주로 1개의 발광 다이오드칩만을 배치하게 되므로 휘도 및 광도가 충분하지 못한 문제점이 있다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 본 발명의 목적은 하나의 패캐지에 복수의 칩을 실장함으로써 휘도를 향상시킬 수 있는 발광 다이오드 패캐지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 실장되는 칩을 발광면의 중심에 배치함으로써 패캐지로부터 나오는 빛이 발광면 중심으로부터 치우침이 없는 균형있는 지향각을 가질 수 있는 발광 다이오드 패캐지를 제공하는데 있다.
그리고, 본 발명의 또 다른 목적은 제한된 영역에 복수개의 칩을 직렬 혹은 병렬방식으로 실장할 수 있는 발광 다이오드 패캐지를 제공하는데 있다.
상기에서 언급한 본 발명의 목적을 실현하기 위하여, 몰드에 구비되는 리드 프레임에 각각 연결되어 양극 및 음극전원이 각각 인가되는 양극 및 음극패드로 이루어지고, 양극 및 음극패드의 서로 마주보는 측면에 각각 돌출된 형상의 본딩부를 형성함으로써 본딩영역을 확장할 수 있도록 한 발광 다이오드 패캐지에 있어서,
상기 발광 다이오드 패캐지는 상기 양극 및 음극패드에 제1 및 제2 엘이디칩을 각각 배치하고 서로 전기적으로 연결함으로써 직렬구조를 갖도록 하고, 상기 제1 및 제2 엘이디칩은 각각 2본딩칩인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예에 따른 발광 다이오드 패키지를 상세하게 설명한다.
도1 및 도2 에 도시된 바와 같이, 본 발명이 제안하는 발광 다이오드 패키지는 플라스틱에 사출물에 의하여 성형된 몰드(1)의 일측에 존재하는 리드(Lead;3,4)를 통하여 액정 디스플레이용 기판(도시안됨) 등에 실장 되는 구조를 갖는다.
이러한 구조를 갖는 발광 다이오드 패키지는 몰드(1)와, 상기 몰드(1)의 일 측에 배치되는 양극 및 음극패드(5,7)와, 상기 음극패드(7)에 구비되어 전원 인가시 광을 방출하는 통상의 제1 발광 다이오드(이하, 제1 엘이디칩;9) 및 제2 발광 다이오드(이하, 제2 엘이디칩;11)를 포함한다.
보다 상세하게 설명하면, 상기 몰드(1)의 일측면에는 리드프레임(3,4)이 각각 존재하고, 이들 리드프레임(3,4)은 몰드(1)의 내부에 구비된 양극 패드(5) 및 음극패드(7)와 전기적으로 연결된다.
그리고, 상기 음극패드(7)에는 복수개의 칩, 바람직하게는 2개의 칩(9,11)이 각각 실장된다. 이때, 상기 복수개의 칩(9,11)은 바람직하게는 1본딩칩 형태이다.
이러한 1본딩칩의 전극(15)을 와이어에 의하여 서로 연결하고, 최종적으로 양극패드(5)에 연결한다.
따라서, 양극 및 음극 패드(5,7)에 전원 인가시 두 개의 1 본딩칩(9,11)이 발광하게 되므로 휘도 및 광도가 향상될 수 있다.
그리고, 이렇게 구성된 발광 다이오드 패캐지는 바람직하게는 블루(Blue)칩을 이용하고 황색 형광체(Yellow phosphor)를 적용하여 백색광을 나타내는 것이다.
물론, 상기 발광 다이오드 패캐지는 자외광을 발하는 엘이디칩, 즉, UV LED chip을 적용하고 레드(Red), 그린(Green), 블루(Blue) 형광체를 이용하여 백색광을 나타내는 방식이 적용될 수도 있다.
또한, 상기에서는 1 본딩칩에 한정하여 설명하였지만, 이에 한정되는 것은 아니고 2본딩칩에도 적용가능함은 물론이다.
그리고, 상기에서는 본딩칩을 2개로 한정하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니고 2개 이상, 즉 3개 혹은 4개도 적용가능함은 물론이다.
도3 에는 본 발명의 바람직한 다른 실시예가 도시된다. 도시된 바와 같이, 본 실시예는 상기한 도2 에 도시된 실시예에 있어서 발생가능한 문제점, 즉 2개의 엘이디칩이 한 패드에만 실장됨으로써 패캐지의 발광면이 균일하지 못하고 한쪽으로 편중되며, 또한, 2개의 엘이디칩이 한 패드에만 실장됨으로써 과도한 열이 발생하는 것을 방지하기 위하여 제안된다.
이러한 본 실시예에 있어서는 바람직하게는 1본딩칩과 2본딩칩이 적용되며, 이러한 2개의 엘이디칩(24,26)이 양극 및 음극 패드(20,22)에 각각 실장되는 구조로 배치된다.
즉, 제1 엘이디칩(26)이 음극패드(22)에 실장되고 제2 엘이디칩(24)은 양극패드(20)에 실장되며, 제1 엘이디칩(26)의 전극(27)이 제2 엘이디칩(24)의 일측 전극(29)에 연결되며, 제2 엘이디칩(24)의 다른 전극(28)은 양극패드(20)에 연결되는 구조를 갖는다.
따라서, 2 개의 엘이디칩(24,26)이 각각의 패드(20,22)에 실장되고 양측이 발광면의 중심으로부터 편중되지 않아 패캐지로부터 발광되는 광이 발광면 중심으로부터 대칭적으로 균일하게 형성될 수 있다. 따라서, 발광 다이오드 패캐지의 휘도 및 광도가 균일하게 형성되고 균형있는 지향각을 나타낼 수 있다.
또한, 양극 및 음극 패드(20,22)에 엘이디칩(24,26)을 각각 실장하므로 하나의 패드에 2개의 엘이디칩을 실장하는 경우에 비하여 패드가 경험하는 엘이디칩으로부터의 발생열이 약 절반으로 줄어들게 되어 열에 의한 패캐지의 열화를 감소시 킬 수 있다.
상기에서는 1 본딩칩과 2본딩칩의 조합방식에 한정하여 설명하였지만, 이에 한정되는 것은 아니고 1본딩칩과 1본딩칩, 2본딩칩과 2본딩칩의 조합도 적용가능함은 물론이다.
도4 에는 본 발명의 바람직한 또 다른 실시예가 도시된다. 도시된 바와 같이, 양극패드(30)에는 n극(35)이 상향에 배치되는 N-TOP칩(32)이 실장되고, 음극패드(31)에는 p전극(34)이 상향에 배치되는 P-TOP칩(33)이 실장되는 구조를 갖는다.
상기 실시예에서는 N-TOP칩(32)과 P-TOP칩(33)을 각각 와이어에 의하여 서로 연결함으로써 와이어 본딩의 작업수를 줄일 수 있다.
도4에 표시한 실시예의 경우도 도3에 나타낸 실시예와 같이 휘도 및 광도향상, 균일한 지향각을 얻을 수 있음은 물론이다.
도5 에는 본 발명의 바람직한 또 다른 실시예가 도시된다. 도시된 바와 같이, 리드 프레임에 구비된 전극패드의 형상을 변화시키고 2본딩 방식의 칩을 패키지의 중심부에 배치하고, 동시에 직렬로 배치한 구조이다.
보다 상세하게 설명하면, 양극 및 음극패드(40,41)의 사이에 절곡된 형상을 갖는 공간부(44)를 형성하고, 이 공간부(44)의 양측에 서로 대각방향으로 본딩부(A,B)를 형성함으로써 양극 및 음극패드(40,41)의 영역을 확장할 수 있다.
그리고, 이 양극 및 음극패드(40,41)에 2 본딩방식의 칩을 각각 실장하고, 와이어(45,46)를 이 본딩부(A,B)에 본딩할 수 있음으로 결과적으로 본딩영역을 추가로 확보하여 동일한 공간내에서 보다 많은 발광 다이오드를 실장할 수 있다.
즉, 2본딩칩 형태의 제1 엘이디칩(42)은 양극패드(40)상에 실장하며, 제2 엘이디칩(43)은 음극패드(41)상에 실장한다.
그리고, 상기 제1 엘이디칩(42)의 일측 전극(48)으로부터 제1 와이어(45)가 연장되어 상기 제2 엘이디칩(43)의 일측 전극(47)에 연결된다. 그리고, 제1 엘이디칩(42)의 타측 전극(49)으로부터 제2 와이어(46)가 연장되어 본딩부(A)에 연결된다.
따라서, 상기 제1 및 제2 엘이디칩(42,43)은 제1 및 제2 와이어(45,46)에 의하여 서로 연결되는 직렬 연결구조를 갖는다.
결과적으로, 상기 양극패드(40)에 인가된 순방향의 전류가 제1 엘이디칩(42) 및 제2 엘이디칩(43)에 인가됨으로써 광이 조사될 수 있다.
이렇게 구성된 발광 다이오드 패캐지는 바람직하게는 블루(Blue)칩을 이용하고 황색 형광체(Yellow phosphor)를 적용하여 백색광을 나타내는 것이다.
물론, 상기 발광 다이오드 패캐지는 자외광을 발하는 엘이디칩, 즉, UV LED chip칩을 적용하고 레드(Red), 그린(Green), 블루(Blue) 형광체를 이용하여 백색광을 나타내는 방식의 발광 다이오드 패캐지를 적용할 수 도 있다.
상기한 바와 같이, 제1 및 제2 본딩칩(42,43)이 직렬로 연결되는 경우에는, 전압이 증가함으로써 외부에서 전달되는 전기적인 충격에 대하여 단수의 본딩칩에 비하여 내구성이 향상될 수 있다.
한편, 도6 에는 본 발명의 바람직한 또 다른 실시예로서 제1 및 제2 엘이디칩을 병렬로 연결한 구조가 도시된다.
즉, 음극패드(41)상에 제1 및 제2 본딩칩(42,43) 모두를 실장하고, 각각의 본딩칩(42,43)으로부터 연장된 와이어(45,46)를 각각 양극패드(40)상에 본딩하는 구조를 갖는다.
상기한 바와 같은 구조를 갖는 발광 다이오드 패캐지 구조는 2개의 본딩칩이 일측으로 편중될 수 있음으로, 이를 방지하기 위한 실시예가 도7 에 도시된다.
도7 에 도시된 바와 같이, 제1 양극패드(54) 및 제2 양극패드(55)가 양측부에 배치되고, 이들 양극패드(54, 55)의 내측에 제1 음극패드(50)와 제2 음극패드(51)가 배치되는 구조이다.
그리고, 이 제1 음극패드(50) 및 제2 음극패드(51)에는 제1 및 제2 엘이디칩(52,53)이 각각 실장된다.
또한, 제1 엘이디칩(52)의 전극(56)에는 제1 와이어(58)가 연장되어 제1 양극패드(54)에 연결되며, 제2 엘이디칩(53)의 전극(57)에는 제2 와이어(59)가 연장되어 제2 양극패드(55)에 연결된다.
따라서, 상기 제1 및 제2 엘이디칩(52,53)들의 위치를 적절하게 조절함으로서 양측이 대칭을 이루어 패캐지의 발광면이 균일하게 형성될 수 있도록 한다.
또한, 이 패키지 구조는 전기회로상으로 어떻게 연결하느냐에 따라 회로구조에 변화를 주는 것이 가능하기 때문에 매우 유용하다. 예를 들어, 제1 양극패드(54)와 제2 양극패드(55)에 연결되는 단자를 통합하여 한번에 전류를 인가하게 되면 두개의 엘이디칩(52, 53)은 병렬구조가 된다.
반면에, 제1 양극패드(54)와 제2 양극패드(55)의 연결단자에 별도로 각각 전 류를 인가하게 되면 독립적인 회로가 되어 제1 및 제2 엘이디칩(52, 53)의 별도의 독립구동이 가능하게 된다.
따라서, 어떤 방법을 사용하는 것이 유익한가의 판단에 따라 구동방식을 선택할 수 있다.
상기 도7 에는 1 본딩칩에 의하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니고, 2 본딩칩도 포함함은 물론이다.
또한, 상기한 실시예들에 있어서는 본딩칩을 2개로 한정하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니고 본딩칩의 크기에 따아 2개 이상, 즉 3개 혹은 4개도 적용가능함은 물론이다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따른 발광 다이오드 패캐지는 하나의 패캐지에 복수의 칩을 실장함으로써 휘도 및 광도를 향상시킬 수 있는 장점이 있다.
또한, 복수의 본딩칩을 전극패드상에 서로 대칭적으로 배치함으로써 패캐지의 발광면을 균일하게 유지할 수 있는 장점이 있다.
그리고, 제한된 영역에 1본딩칩 혹은 2 본딩칩 형태의 발광 다이오드를 선택적으로 적용하고, 또한, 본딩칩을 직렬 혹은 병렬방식으로 배치할 수 있는 장점이 있다.
또한, 복수개의 본딩칩을 직렬로 배치한 경우에는 외부로부터 전달되는 전기적인 충격에도 향상된 내구성을 갖는 장점이 있다.
이상을 통해서 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니고 특허청구 범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고, 이 또한 본 발명의 범위에 속하는 것은 당연하다.















Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 몰드에 구비되는 리드 프레임에 각각 연결되어 양극 및 음극전원이 각각 인가되는 양극 및 음극패드로 이루어지고, 양극 및 음극패드의 서로 마주보는 측면에 각각 돌출된 형상의 본딩부를 형성함으로써 본딩영역을 확장할 수 있도록 한 발광 다이오드 패캐지에 있어서,
    상기 양극 및 음극패드에 제1 및 제2 엘이디칩을 각각 배치하고 서로 전기적으로 연결함으로써 직렬구조를 갖도록 하고,
    상기 제1 및 제2 엘이디칩은 각각 2본딩칩인 것을 특징으로 하는 발광 다이오드 패캐지.
  5. 몰드에 구비되는 리드 프레임에 각각 연결되어 양극 및 음극전원이 각각 인가되는 양극 및 음극패드로 이루어지고, 양극 및 음극패드의 서로 마주보는 측면에 각각 돌출된 형상의 본딩부를 각각 형성함으로써 본딩영역을 확장할 수 있도록 한 발광 다이오드 패캐지에 있어서,
    상기 양극 혹은 음극패드의 어느 일측에 제1 및 제2 엘이디칩을 모두 배치하고, 상기 제1 및 제2 엘이디칩을 반대 패드에 전기적으로 연결함으로서 서로 병렬 구조로 연결되도록 하고,
    상기 제1 엘이디칩은 1본딩칩이고, 상기 제2 엘이디칩은 2본딩칩인 것을 특징으로 하는 발광 다이오드 패캐지.
  6. 몰드에 구비되는 리드 프레임에 각각 연결되어 양극 및 음극전원이 양극패드 및 음극패드에 각각 인가되는 발광 다이오드 패캐지에 있어서,
    상기 양극패드는 발광 다이오드 패캐지의 양측단에 각각 배치되는 제1 및 제2 양극패드로 이루어지고,
    상기 음극패드는 상기 제1 양극패드의 내측에 배치되는 제1 음극패드와, 상기 제2 양극패드의 내측에 배치되는 제2 음극패드로 이루어지고,
    상기 제1 음극패드에는 1 본딩칩 방식의 제1 엘이디칩이 실장되어 상기 제1 양극패드와 전기적으로 연결되며, 상기 제2 음극패드에는 1 본딩칩 방식의 제2 엘이디칩이 실장되어 상기 제2 양극패드와 전기적으로 연결되는 것을 특징으로 하는 발광 다이오드 패캐지.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020040028870A 2004-04-27 2004-04-27 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지 KR100707870B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040028870A KR100707870B1 (ko) 2004-04-27 2004-04-27 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040028870A KR100707870B1 (ko) 2004-04-27 2004-04-27 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지

Publications (2)

Publication Number Publication Date
KR20050103624A KR20050103624A (ko) 2005-11-01
KR100707870B1 true KR100707870B1 (ko) 2007-04-13

Family

ID=37281449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040028870A KR100707870B1 (ko) 2004-04-27 2004-04-27 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지

Country Status (1)

Country Link
KR (1) KR100707870B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728134B1 (ko) * 2005-12-30 2007-06-13 김재조 발광 장치
US9351355B2 (en) 2005-12-30 2016-05-24 Seoul Semiconductor Co., Ltd. Illumination system having color temperature control and method for controlling the same
KR100780215B1 (ko) * 2006-07-27 2007-11-27 삼성전기주식회사 다수의 엘이디가 실장된 엘이디 패키지
KR102323593B1 (ko) * 2014-07-23 2021-11-17 엘지이노텍 주식회사 광원 모듈 및 이를 구비한 표시 모듈

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266817A (en) 1992-05-18 1993-11-30 Lin Paul Y S Package structure of multi-chip light emitting diode
US5504349A (en) 1993-08-13 1996-04-02 Nec Corporation Optoelectronic device
KR19990000206A (ko) * 1997-06-03 1999-01-15 유정호 휘도 감지 소자를 갖는 반도체 발광 다이오드 장치
JP2001326389A (ja) 2000-05-12 2001-11-22 Toyoda Gosei Co Ltd 発光装置
KR20020079516A (ko) * 2001-04-09 2002-10-19 가부시끼가이샤 도시바 발광장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266817A (en) 1992-05-18 1993-11-30 Lin Paul Y S Package structure of multi-chip light emitting diode
US5504349A (en) 1993-08-13 1996-04-02 Nec Corporation Optoelectronic device
KR19990000206A (ko) * 1997-06-03 1999-01-15 유정호 휘도 감지 소자를 갖는 반도체 발광 다이오드 장치
JP2001326389A (ja) 2000-05-12 2001-11-22 Toyoda Gosei Co Ltd 発光装置
KR20020079516A (ko) * 2001-04-09 2002-10-19 가부시끼가이샤 도시바 발광장치

Also Published As

Publication number Publication date
KR20050103624A (ko) 2005-11-01

Similar Documents

Publication Publication Date Title
US10679973B2 (en) Multiple pixel surface mount device package
US8378375B2 (en) Light emitting apparatus having a partition
US8115214B2 (en) Light emitting diode package and method of manufacturing the same
KR101662038B1 (ko) 칩 패키지
CN100435362C (zh) 发光二极管
KR101825473B1 (ko) 발광소자 패키지 및 그 제조방법
EP1673816A1 (en) Semiconductor device for emitting light and method for fabricating the same
KR20080006857A (ko) Led 패키지
KR20120022410A (ko) 발광소자 패키지 및 그 제조 방법
US8378359B2 (en) Light emitting device and method of fabricating the same
JP2001077427A (ja) 発光ダイオード及びそれを用いた表示装置
JP2002270905A (ja) 複合発光素子
KR100849828B1 (ko) 발광 다이오드 패키지
JP2006041380A (ja) 光源装置
KR100707870B1 (ko) 복수개의 발광 다이오드칩이 배치된 발광 다이오드 패캐지
KR102530835B1 (ko) 발광 소자 패키지
KR100954858B1 (ko) 고휘도 엘이디 패키지 및 그 제조 방법
KR20050102319A (ko) 발광다이오드
KR100591688B1 (ko) 리드프레임 및 이를 이용한 측면형 발광 다이오드 패키지
KR101104755B1 (ko) 발광 장치
KR100573488B1 (ko) 발광장치
KR100601197B1 (ko) 발광다이오드
KR20050101737A (ko) 발광 다이오드 패키지
KR100999712B1 (ko) 발광 다이오드 패키지
US20070086185A1 (en) Electroluminescent device having a plurality of light emitting diodes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120410

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130410

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee