KR100701429B1 - 수신모듈 및 이를 포함한 수신기 - Google Patents

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Abstract

본 발명은 수신모듈 및 이를 포함한 수신기에 관한 것으로, 연속된 파형을 갖는 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하기 위한 비교검출수단과, 상기 비교검출수단으로부터 검출된 차이 값을 증폭하기 위한 증폭수단과, 상기 증폭수단으로부터 증폭된 수신신호의 파형을 샘플링하여 유효 데이터를 출력하기 위한 표본화수단을 포함함으로써, Gbps급의 고속으로 동작하는 병렬 링크(parallel link) 등에 용이하게 적용할 수 있을 뿐만 아니라 심볼 간 간섭(Inter Symbol Interference, ISI), 지터(timing jitter or jitter) 및 전압 잡음 등에 강인한 효과가 있다.
수신 모듈, 수신기, 병렬 링크, 심볼 간 간섭, 지터, 신호 증대

Description

수신모듈 및 이를 포함한 수신기{Reception module and a receiver having the same}
도 1은 채널 대역폭과 비교하여 데이터 속도가 점점 증가할수록 수신 파형의 0교차 지점이 모호해지고, 파형의 천이 영역이 넓어지게 됨을 설명하기 위한 도면.
도 2는 본 발명의 일 실시예에 따른 수신모듈을 설명하기 위한 회로 구성도.
도 3은 도 2의 비교검출부의 동작 상태를 설명하기 위한 도면.
도 4는 도 2의 증폭부 및 바이패스부의 동작 상태를 설명하기 위한 도면.
도 5는 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기를 설명하기 위한 블록 구성도.
도 6은 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기의 동작 상태를 설명하기 위한 타이밍도.
도 7은 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기의 데이터 복구 상태를 설명하기 위한 수신 파형 그래프.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 비교검출부, 110 : 제1 스위치,
120 : 제2 스위치, 130 : 제1 커패시터,
140 : 제3 스위치, 150 : 비교기,
200 : 증폭부, 210 : 이력필터,
230 : 증폭기, 250 : 인버터,
251 : 제4 스위치, 253 : 제5 스위치,
300 : 표본화부, 400 : 바이패스부,
410 : 제6 스위치, 430 : 제2 커패시터,
500a 내지 500d : 수신모듈, 600 : 클럭신호생성부
본 발명은 수신모듈 및 이를 포함한 수신기에 관한 것으로, 보다 상세하게는 Gbps 급의 고속으로 동작하는 병렬 링크(parallel link) 등에 적용 가능하고, 심볼 간 간섭(Inter Symbol Interference, ISI), 지터(timing jitter or jitter) 및 전압 잡음 등에 강인한 수신모듈 및 이를 포함한 수신기에 관한 것이다.
일반적으로, 정보 비트(bit)의 전송 속도(transfer rate)가 높아짐에 따라 칩과 칩 간(chip-to-chip) 통신은 간섭(interference), 왜곡(distortion) 및 시간 불확실성(timing uncertainty) 등에 더 민감해지게 된다.
즉, 전송 속도가 높아질수록 한 비트 시간(bit time)에 대한 시간 불확실성 영역의 비율이 상대적으로 높아지므로, 데이터 눈 열림(eye opening)은 더 작아지고 심볼 간 간섭(ISI)과 클럭 지터(clock jitter)에 더 민감해지게 된다.
여기서, 상기 심볼 간 간섭은 동축 케이블(coaxial cable)이나 꼬임 쌍선 (twisted pair cable) 등의 전기 도선이 갖는 제한된 대역폭(limited bandwidth)에 의해 초래되고, 상기 지터는 열 잡음(thermal noise)과 전원 공급 잡음(power supply noise) 등에 의해 불가피하게 존재하는 클럭 주기의 불확실성(uncertainty) 혹은 오차를 의미한다.
도 1은 채널 대역폭과 비교하여 데이터 속도가 점점 증가할수록 수신 파형의 0교차 지점이 모호해지고, 파형의 천이 영역이 넓어지게 됨을 설명하기 위한 도면이다.
도 1을 참조하면, 사각파의 열(stream) 즉, 비트 열을 전송할 경우, 상기 비트 열이 이상적인 채널(전기 도선을 의미함)을 통과한 후에는 수신신호의 파형이 그대로 사각파의 열 형태를 유지한다.
그러나, 실제의 채널에는 왜곡과 잡음이 끼어들게 되어 수신신호의 파형은 완전한 사각파의 열이 아닌 완만한 천이 영역(transition region)을 갖는 비트 열의 모양을 띠게 된다.
이러한 현상은 데이터의 속도가 증가할수록 더 두드러지게 된다. 즉, 천이 영역은 더 넓어지게 되고, 0 교차 지점(zero crossing point)는 더 모호해지게 된다. 즉, 각 비트를 그 중심 영역에서 표본화(sampling)하더라도 데이터를 올바르게 복구하기가 어려워진다.
따라서, 이미 결정된 정확한 위치에서 표본화하여 수신 데이터를 복원하는 대신 이전 비트와 현재 비트의 차이를 검출하여 이를 증대함으로써, 원 전송 신호를 복원함이 더 효과적일 수 있다.
두 비트의 차이 혹은 방향성을 검출해 원 신호를 복구한다는 개념은 종래에 이미 존재하고 있는 것인데, 본 발명에서는 이 개념을 효과적으로 구현한 새로운 구조의 고속 수신기 집적 회로(Integrated Circuits, IC)의 관점에서 언급하고자 한다.
대략 수십 미터의 적절한 길이에 대해서는 광섬유 케이블 대신 전기 도선을 이용해 신호를 전송하는 것이 비용, 전력 소모 및 보드(board) 면적 등의 측면에서 유리할 수 있다.
이러한 전기 도선을 근거리 통신망(Local Area Network, LAN), 컴퓨터와 주변 기기 간의 연결 등에 적용하여 수 Gbps(gigabits per second) 이상의 고속 신호를 전송할 경우 상기한 대로 간섭이나 지터에 강인한 수신기가 요구된다. 이러한 수신기를 쓰게 되면 비트 오류율(bit error rate)을 낮출 수 있어 신뢰성 있는 신호 전송이 가능해진다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 전기 도선을 써서 이루어지는 근거리 고속 데이터 통신에 있어서 전력 소모가 적고, 회로 구현이 간단하며, 면적이 작으면서 심볼 간 간섭(ISI), 타이밍 지터(timing jitter) 등에 둔감한 수신모듈 및 이를 포함한 수신기를 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 연속된 파형을 갖는 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하기 위한 비교검출수단; 상기 비교검출수단으로부터 검출된 차이 값을 증폭하기 위한 증폭수단; 및 상기 증 폭부수단으로부터 증폭된 수신신호의 파형을 샘플링하여 유효 데이터를 출력하기 위한 표본화수단을 포함하는 수신모듈을 제공하는 것이다.
여기서, 상기 수신신호의 이전 비트와 현재 비트의 차이가 없을 경우 입력된 수신신호를 상기 표본화수단으로 바로 바이패스시키기 위한 바이패스수단을 더 포함함이 바람직하다.
바람직하게는, 상기 바이패스수단은, 특정의 클럭신호에 의해 동작되는 스위치부; 및 상기 스위치부의 동작에 따라 현재 비트의 파형을 저장하기 위한 축전부를 포함한다.
바람직하게는, 상기 비교검출수단은, 제1 클럭신호에 의해 동작되어 상기 수신신호의 이전 비트를 샘플링하기 위한 제1 스위치부; 상기 제1 스위치부와 병렬로 연결되고, 상기 제1 클럭신호와 서로 다른 위상차를 갖는 제2 클럭신호에 의해 동작되어 상기 수신신호의 현재 비트와 미리 저장된 이전 비트를 비교하기 위한 제2 스위치부; 상기 제1 스위치부와 직렬로 연결되어 상기 제1 스위치부로부터 샘플링된 신호를 저장하기 위한 축전부; 상기 축전부와 직렬로 연결되고, 상기 제2 클럭신호에 의해 동작되는 제3 스위치부; 및 상기 제3 스위치부와 병렬로 연결되어 상기 제3 스위치부의 동작에 따라 상기 수신신호의 이전 비트와 현재 비트의 천이를 감시, 검출 및 비교하기 위한 비교부를 포함한다.
바람직하게는, 상기 증폭수단은, 상기 비교검출수단으로부터 출력된 신호를 제공받아 잡음에 둔감한 신호로 필터링하기 위한 이력필터부; 상기 이력필터부로부터 필터링된 신호를 증폭하기 위한 증폭부; 및 상기 증폭부로부터 증폭된 신호에 의해 제어되어 상기 증폭부 또는 상기 이력필터부로부터 출력된 신호를 출력하기 위한 인버터부를 포함한다.
본 발명의 제2 측면은, 적어도 2개 이상이 병렬로 연결되고, 입력된 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하여 원래의 수신신호로 복원하기 위한 상기의 수신모듈; 및 복수개의 다상클럭신호를 생성하여 상기 각 수신모듈에 제공하기 위한 클럭신호생성부를 포함하는 수신기를 제공하는 것이다.
여기서, 상기 수신모듈은 4개로 이루어지고, 상기 각 수신모듈은 상기 클럭신호생성부로부터 생성된 서로 다른 위상차를 갖는 2개의 다상클럭신호 및 상기 각 수신모듈내에서 생성된 1개의 클럭신호에 의해 제어됨이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2는 본 발명의 일 실시예에 따른 수신모듈을 설명하기 위한 회로 구성도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 수신모듈은, 크게 비교검출부(100), 증폭부(200) 및 표본화부(300)를 포함하여 이루어진다.
여기서, 상기 비교검출부(100)는 연속된 파형을 갖는 수신신호의 이전 비트 와 현재 비트의 차이를 비교 및 검출하는 기능을 수행한다.
이러한 비교검출부(100)는 제1 클럭신호(CK1)에 의해 동작되어 상기 수신신호의 이전 비트를 샘플링하기 위한 제1 스위치(110)와, 상기 제1 스위치(110)와 병렬로 연결되고, 제2 클럭신호(CK2)에 의해 동작되어 상기 수신신호의 현재 비트와 미리 저장된 이전 비트를 비교하기 위한 제2 스위치(120)와, 상기 제1 스위치(110)와 직렬로 연결되어 상기 제1 스위치(110)로부터 샘플링된 신호를 저장하기 위한 축전기 즉, 제1 커패시터(capacitor)(130)와, 상기 제1 커패시터(130)와 직렬로 연결되고, 상기 제2 클럭신호(CK2)에 의해 동작되는 제3 스위치(140)와, 상기 제3 스위치(140)와 병렬로 연결되어 상기 제3 스위치(140)의 동작에 따라 상기 수신신호의 이전 비트와 현재 비트의 천이(transition)를 감시, 검출 및 비교하기 위한 비교기(150)로 이루어진다.
이때, 상기 제1 및 제2 클럭신호(CK1 및 CK2)는 서로 다른 위상차(90도 또는 1/4 주기)로 구현됨이 바람직하다.
상기 증폭부(200)는 상기 비교검출부(100)로부터 검출된 차이 값을 증폭하기 위한 것으로서, 상기 비교검출부(100)로부터 출력된 신호를 제공받아 잡음에 둔감한 신호로 필터링하기 위한 이력(hysteresis)필터(210)와, 상기 이력필터(210)로부터 필터링된 신호를 증폭하기 위한 증폭기(230)와, 상기 증폭기(230)로부터 증폭된 신호에 의해 제어되어 상기 이력필터(210) 또는 상기 증폭기(230)로부터 출력된 신호를 출력하기 위한 인버터(inverter)(250)로 이루어진다. 이때, 상기 인버터(250)는 제4 스위치(251)와 제5 스위치(253)가 직렬로 연결되어 구현됨이 바람직하다.
상기 표본화부(300)는 상기 증폭부(200)로부터 증폭된 수신신호의 파형을 표본화(sampling)하여 유효 데이터를 출력하는 기능을 수행한다. 이러한 표본화부(300)는 예컨대, 통상의 스위치(switch)로 구현됨이 바람직하다.
추가적으로, 상기 수신신호의 이전 비트와 현재 비트의 차이가 없을 경우, 입력된 수신신호를 그냥 통과시키거나 상기 표본화부(300)로 바로 바이패스(bypass)시키기 위한 바이패스부(400)가 더 포함될 수 있다.
이러한 바이패스부(400)는 제3 클럭신호(CK3)에 의해 동작되는 제6 스위치(410)와, 상기 제6 스위치(410)의 동작에 따라 현재 비트의 파형을 저장하기 위한 제2 커패시터(430)로 구성된다. 이때, 상기 제3 클럭신호(CK3)는 상기 제1 클럭신호(CK1)를 90도 위상 천이시킨 클럭신호임이 바람직하다.
이하에는 전술한 구성을 가지는 본 발명의 일 실시예에 따른 수신모듈의 동작에 대해서 상세하게 설명한다.
도 3은 도 2의 비교검출부의 동작 상태를 설명하기 위한 도면이고, 도 4는 도 2의 증폭부 및 바이패스부의 동작 상태를 설명하기 위한 도면으로서, 본 발명의 일 실시예에 따른 수신모듈은 효과적인 데이터 복원을 위해 동작한다. 이러한 동작 모드(mode of operation)는 편의상 두 과정으로 나누어 설명할 수 있다. 즉, 연속된 두 비트(현재 비트와 이전 비트)의 차이 혹은 천이(transition)를 검출하는 과정과 상기 검출된 파형을 신호 증대(signal enhancing)하는 과정으로 나눌 수 있다.
도 3 및 도 4를 참조하면, 먼저, 상기 비교검출부(100)의 제1 및 제2 스위치 (110 및 120)는 각각 상기 제1 및 제2 클럭신호(CK1 및 CK2)에 의해 동작된다. 즉, 상기 제1 및 제2 스위치(110 및 120)는 상기 제1 및 제2 클럭신호(CK1 및 CK2)가 하이(high)상태일 때 닫히고, 로우(low)상태일 때 열린다.
한편, 상기 비교검출부(100)로 입력되는 수신신호는 채널 왜곡 등에 의해 슬루율(slew rate)이 완만해진 파형을 보인다. 즉, 수신 데이터 비트 열(bit stream)은 0 교차 지점(zero crossing point)이 모호해지고, 0에서 1, 1에서 0으로의 천이 영역(transition region)이 증가한다.
상기 제1 스위치(110)는 상기 제1 클럭신호(CK1)의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분에서 이전 비트를 표본화(sampling)하고, 이 순간에 표본화된 신호는 상기 제1 커패시터(130)에 저장된다.
그리고, 상기 제2 스위치(120)는 상기 제2 클럭신호(CK2)의 하이(high)상태에서 로우(low)상태로 바뀌는 에지부분에서부터 현재 비트와 미리 저장된 이전 비트의 비교를 시작한다. 이러한 비교 과정은 상기 제2 클럭신호(CK2)가 로우(low)상태인 동안 계속 되므로 데이터가 평균화(averaging)될 수 있다.
상기 비교기(150)는 통상의 인버터(inverter) 유형으로 상기 제2 클럭신호(CK2)의 하이(high)상태 동안에 상기 제3 스위치(140)에 의해 오토제로(autozeroing) 동작을 수행하여 상기 비교기(150)의 입/출력신호를 동일하게 만들고, 상기 제2 클럭신호(CK2)의 로우(low)상태 동안에 연속된 두 비트의 천이를 감시, 검출 및 비교하는 역할을 수행한다.
그리고, 상기 비교기(150)에 의해 검출된 두 비트의 차이 값은 상기 이력필 터(210)를 통과하면서 잡음에 둔감한 신호가 된다.
이와 같이 신호 천이는 도 3에 도시된 경로에 의해 검출되지만, 신호 천이가 일어나지 않는 경우에는 도 4에 도시된 바와 같이, 상기 입력된 수신신호는 상기 바이패스부(400)를 통해 상기 표본화부(300)로 전달된다.
즉, 상기 입력된 수신신호의 이전비트와 현재비트의 차이가 없을 경우, 현재비트의 파형은 상기 제2 클럭신호(CK2)의 로우(low)상태에서 상기 바이패스부(400)의 제6 스위치(410)를 통해 상기 제2 커패시터(430)에 저장된다.
이때, 상기 제6 스위치(410)는 제3 클럭신호(CK3)에 의해 동작되며, 상기 제3 클럭신호(CK3)는 상기 제2 클럭신호(CK2)와 같은 위상의 클럭신호이다.
전술한 바와 같이, 상기 비교검출부(100)로부터 검출된 두 비트의 차이는 상기 제2 클럭신호(CK2)의 로우(low)상태 동안에 상기 증폭부(200)에 의해 신호 증대(signal enhancing)되어 상기 표본화부(300)로 출력된다. 이때, 최종 출력은 상기 표본화부(300)에서 상기 제2 클럭신호(CK2)의 하이(high)상태일 때 다음 단으로 전달된다. 이것이 유효 데이터(data)이다.
한편, 상기 증폭부(200)의 인버터(250)에서는 상기 증폭기(230)로부터 증폭된 신호가 하이(high)상태일 경우 상기 제4 및 제5 스위치(251 및 253)가 각각 온(ON) 및 오프(OFF)되어 상기 증폭기(230)로부터 출력된 신호를 상기 표본화부(300)로 출력하며, 상기 증폭기(230)로부터 증폭된 신호가 로우(low)상태일 경우 상기 제4 및 제5 스위치(251 및 253)가 각각 오프(OFF) 및 온(ON)되어 상기 이력필터(210)로부터 필터링된 신호를 상기 표본화부(300)로 출력한다.
도 5는 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기를 설명하기 위한 블록 구성도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 수신기는 동작속도를 향상시키기 위하여 서로 병렬로 연결된 4개의 수신모듈(500a 내지 500d) 및 복수개의 다상클럭신호(Ф1 내지 Ф8)를 생성하여 상기 각 수신모듈(500a 내지 500d)에 제공하기 위한 클럭신호생성부(600)를 포함하여 이루어진다.
여기서, 상기 각 수신모듈(500a 내지 500d)은 입력된 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하여 원래의 수신신호로 복원하기 위한 것으로, 전술한 본 발명의 일 실시예에 따른 수신모듈(도 2 참조)과 동일한 구성, 작용 및 효과를 가짐으로써, 이에 상세한 설명은 도 2를 참조하기로 한다.
또한, 상기 각 수신모듈(500a 내지 500d)내에서는 자체적으로 상기 클럭신호생성부(600)로부터 생성된 다상클럭신호(Ф1 내지 Ф8)와 예컨대, NAND/NOR 게이트(gate)를 이용하여 제1 내지 제4 제어클럭신호(Фaux1 내지 Фaux4)를 생성할 수 있다.
상기 클럭신호생성부(600)는 복수개 예컨대, 8개의 균일한 상(phase)을 갖는 8상의 다상클럭신호(Ф1 내지 Ф8)를 생성하여 상기 각 수신모듈(500a 내지 500d)로 2개씩 제공한다. 이러한 클럭신호생성부(600)는 위상 동기 루프(Phase-Locked Loop, PLL) 또는 지연 동기 루프(Delay-Locked Loop, DLL)로 구현됨이 바람직하다.
이때, 상기 다상클럭신호(Ф1 내지 Ф8)의 주파수는 비트 속도(bit rate)의 1/4이고, 상기 각 수신모듈(500a 내지 500d)에 제공되는 2개씩의 다상클럭신호 즉, (Ф1과 Ф2), (Ф3과 Ф4), (Ф5와 Ф6) 및 (Ф7과 Ф8)은 각각 45도의 위상차를 가진다.
한편, 본 발명의 일 실시예에 따른 수신기는 동작속도를 향상시키기 위하여상기 수신모듈(500a 내지 500d)을 4중 끼워 넣기(quadruple interleaving) 방식으로 구현하였지만, 이에 국한하지 않으며, 2개 이상으로 구현되면 충분하다.
이하에는 전술한 구성을 가지는 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기의 동작에 대해서 상세하게 설명한다.
도 6은 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기의 동작 상태를 설명하기 위한 타이밍도로서, 상기 4개의 수신모듈(500a 내지 500d) 중 하나의 수신모듈(500a)에 대한 타이밍도를 나타낸 것이며, 다른 수신모듈들(500b 내지 500d)도 도 6의 타이밍도에 의해 동일하게 동작한다.
도 6을 참조하면, 상기 수신모듈(500a)에 입력되는 다상클럭신호(Ф1과 Ф2)는 45도의 위상차가 나는데, 이들은 각각 클럭 1과 클럭 2에 대응되며, 상기 수신모듈(500a)내에서 생성된 제1 제어클럭신호(Фaux1)는 클럭 3에 대응된다.
이때, 상기 제1 제어클럭신호(Фaux1)는 상기 다상클럭신호(Ф2)보다 짧은 펄스폭을 갖도록 구현됨이 바람직하다.
상기 클럭 1은 상기 제2 스위치(120)를 제어하고, 상기 클럭 3은 상기 제1 및 제6 스위치(110 및 410)을 제어하며, 상기 클럭 2의 하강(falling) 즉, 하이(high)상태에서 로우(low)상태로 바뀌는 에지부분은 상기 제3 스위치(140), 상기 클럭 2의 상승(rising) 즉, 로우(low)상태에서 하이(high)상태로 바뀌는 에지부분 은 상기 표본화부(300)를 제어한다.
상기 클럭 1의 하강 에지부분에서 이전 비트(시간 tn-1에서의 비트)가 표본화(sampling)되고, 상기 클럭 3의 하이(high)상태 동안에 현재 비트(시간 tn에서의 비트)가 표본화된다.
또한, 상기 클럭 3의 하이(high)상태 동안에 이전 비트와 현재 비트 간의 차이 즉, 비교가 이루어지며, 상기 클럭 2의 로우(low)상태 동안에 검출된 차이 값의 신호 증대(signal enhancing)가 이루어진다.
또한, 상기 클럭 2의 하이(high)상태일 경우 유효한 출력 데이터는 상기 표본화부(300)에 의해 다음 단으로 전달된다. 상기 클럭 2가 로우(low)상태 동안은 비트(지속) 시간(bit time or bit duration)이 아닌 이의 2배에 이르므로, 타이밍 마진(timing margin)이 충분하여 이 기간 동안 신호 증대를 제대로 할 수 있다. 즉, 본 발명의 일 실시예에 따른 4중 끼워 넣기 방식을 사용한 수신기의 고속 동작이 가능하다.
도 7은 본 발명의 일 실시예에 따른 수신모듈을 포함한 수신기의 데이터 복구 상태를 설명하기 위한 수신 파형 그래프이다.
도 7을 참조하면, 데이터 속도는 2Gbps이고, 송신신호의 수열은 110001011110101000001100001101100011010011000111000이다. 비트 열(710)은 상기 송신 신호의 파형을 나타낸다.
상기 송신 신호의 파형이 채널 왜곡을 겪은 후 왜곡된 파형(720)이 된다. 상 기 왜곡 된 파형(720)은 본 발명의 일 실시예에 따른 수신기의 입력으로 들어간다. 본 발명의 수신기가 올바르게 동작한 후 각 수신모듈(500a 내지 500d)의 제1 내지 제4 비트 열(730 내지 760)이 출력되었다.
상기 수신모듈(500a)의 출력은 제1 비트 열(730)이고, 상기 수신모듈(500b)의 출력은 제2 비트 열(740)이고, 상기 수신모듈(500c)의 출력은 제3 비트 열(750)이고, 상기 수신모듈(500d)의 출력은 제4 비트 열(760)이다.
즉, 원하는 출력은 제1 내지 제4 비트 열(730 내지 760)에서 순차적으로 나오고, 다시 상기 제1 내지 제4 비트 열(730 내지 760)에서 순차적으로 나오게 된다. 상기 제1 내지 제4 비트 열(730 내지 760)로부터 송신신호의 수열이 수신기 출력에서 정확히 복원됨을 확인할 수 있다.
전술한 본 발명에 따른 수신모듈 및 이를 포함한 수신기에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 수신모듈 및 이를 포함한 수신기에 따르면, 종래의 이미 정해진 위치에서 수신신호 파형의 절대값을 표본화하는 대신에 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하여 원래의 수신신호로 복원함으로써, Gbps급의 고속으로 동작하는 병렬 링크(parallel link) 등에 용이하게 적용할 수 있을 뿐만 아니라 심볼 간 간섭(Inter Symbol Interference, ISI), 지터(timing jitter or jitter) 및 전압 잡음 등에 강인한 이점이 있다.

Claims (15)

  1. 연속된 파형을 갖는 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하기 위한 비교검출수단;
    상기 비교검출수단으로부터 검출된 차이 값을 증폭하기 위한 증폭수단; 및
    상기 증폭수단으로부터 증폭된 수신신호의 파형을 샘플링하여 유효 데이터를 출력하기 위한 표본화수단을 포함하되,
    상기 수신신호의 이전 비트와 현재 비트의 차이가 없을 경우 입력된 수신신호를 상기 표본화수단으로 바로 바이패스시키기 위한 바이패스수단을 더 포함하는 것을 특징으로하는 수신모듈.
  2. 삭제
  3. 제 1 항에 있어서, 상기 바이패스수단은,
    특정의 클럭신호에 의해 동작되는 스위치부; 및
    상기 스위치부의 동작에 따라 현재 비트의 파형을 저장하기 위한 축전부를 포함하는 것을 특징으로 하는 수신모듈.
  4. 제 1 항에 있어서, 상기 비교검출수단은,
    제1 클럭신호에 의해 동작되어 상기 수신신호의 이전 비트를 샘플링하기 위한 제1 스위치부;
    상기 제1 스위치부와 병렬로 연결되고, 상기 제1 클럭신호와 서로 다른 위상차를 갖는 제2 클럭신호에 의해 동작되어 상기 수신신호의 현재 비트와 미리 저장된 이전 비트를 비교하기 위한 제2 스위치부;
    상기 제1 스위치부와 직렬로 연결되어 상기 제1 스위치부로부터 샘플링된 신호를 저장하기 위한 축전부;
    상기 축전부와 직렬로 연결되고, 상기 제2 클럭신호에 의해 동작되는 제3 스위치부; 및
    상기 제3 스위치부와 병렬로 연결되어 상기 제3 스위치부의 동작에 따라 상기 수신신호의 이전 비트와 현재 비트의 천이를 감시, 검출 및 비교하기 위한 비교부를 포함하는 것을 특징으로 하는 수신모듈.
  5. 제 4 항에 있어서, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상차는 90도 또는 1/4 주기인 것을 특징으로 하는 수신모듈.
  6. 제 4 항에 있어서, 상기 제1 스위치부의 샘플링은 상기 제1 클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분에서 수행되고,
    상기 제2 스위치부의 비교는 상기 제2 클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분부터 시작됨과 아울러 상기 제2 클럭신호의 로우(low)상태 동안에 계속적으로 수행되며,
    상기 비교부는 상기 제2 클럭신호의 하이(high)상태 동안에 상기 제3 스위치 부에 의해 상기 제2 클럭신호의 로우(low)상태 동안에 상기 수신신호의 이전 비트와 현재 비트의 천이를 감시, 검출 및 비교하는 것을 특징으로 하는 수신모듈.
  7. 제 1 항에 있어서, 상기 증폭수단은,
    상기 비교검출수단으로부터 출력된 신호를 제공받아 잡음에 둔감한 신호로 필터링하기 위한 이력필터부;
    상기 이력필터부로부터 필터링된 신호를 증폭하기 위한 증폭부; 및
    상기 증폭부로부터 증폭된 신호에 의해 제어되어 상기 증폭부 또는 상기 이력필터부로부터 출력된 신호를 출력하기 위한 인버터부를 포함하는 것을 특징으로 하는 수신모듈.
  8. 제 7 항에 있어서, 상기 인버터부는,
    제1 스위치부와 제2 스위치부가 직렬로 연결되어 이루어지되,
    상기 증폭부로부터 증폭된 신호가 하이(high)상태일 경우 상기 제1 및 제2 스위치부가 각각 온(ON) 및 오프(OFF)되어 상기 증폭부로부터 출력된 신호를 출력하며, 상기 증폭부로부터 증폭된 신호가 로우(low)상태일 경우 상기 제1 및 제2 스위치부가 각각 오프(OFF) 및 온(ON)되어 상기 필터부로부터 필터링된 신호를 출력하는 것을 특징으로 하는 수신모듈.
  9. 제 1 항에 있어서, 상기 표본화수단은 특정의 클럭신호에 의해 동작되는 스 위치부로 이루어지며, 상기 특정의 클럭신호가 하이(high)상태일 때 상기 유효 데이터를 출력하는 것을 특징으로 하는 수신모듈.
  10. 적어도 2개 이상이 병렬로 연결되고, 입력된 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하여 원래의 수신신호로 복원하기 위한 제 1 항의 수신모듈; 및
    복수개의 다상클럭신호를 생성하여 상기 각 수신모듈에 제공하기 위한 클럭신호생성부를 포함하는 수신기.
  11. 제 10 항에 있어서, 상기 수신모듈은 4개로 이루어지고, 상기 각 수신모듈은 상기 클럭신호생성부로부터 생성된 서로 다른 위상차를 갖는 2개의 다상클럭신호 및 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호에 의해 제어되는 것을 특징으로 하는 수신기.
  12. 제 11 항에 있어서, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 서로 다른 위상차를 갖는 2개의 다상클럭신호와 NAND/NOR 게이트를 이용하여 생성되는 것을 특징으로 하는 수신기.
  13. 제 11 항에 있어서, 상기 각 수신모듈에 제공되는 2개의 다상클럭신호는,
    상기 수신신호의 이전 비트가 표본화되도록 제어하기 위한 제1 다상클럭신호 와 상기 수신신호의 이전 비트와 현재 비트의 차이 값이 증폭되도록 제어하기 위한 제2 다상클럭신호로 이루어지며,
    상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 제1 및 제2 다상클럭신호와 서로 다른 모양을 가지며, 상기 수신신호의 현재 비트가 표본화되도록 제어하는 것을 특징으로 하는 수신기.
  14. 제 13 항에 있어서, 상기 제1 및 제2 다상클럭신호는 서로 45도 위상차를 갖고, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 제2 다상클럭신호보다 짧은 펄스폭을 갖는 것을 특징으로 하는 수신기.
  15. 제 13 항에 있어서, 상기 제1 다상클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분에서 상기 수신신호의 이전 비트가 표본화되고, 상기 제2 다상클럭신호의 로우(low)상태 동안에 상기 수신신호의 이전 비트와 현재 비트의 차이 값이 증폭되며, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호가 하이(high)상태 동안에 현재 비트가 표본화되는 것을 특징으로 하는 수신기.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4278665A (en) * 1975-03-13 1981-07-14 Ciba-Geigy Corporation Papulacandin derivatives and pharmaceutical compositions containing same
US4374129A (en) * 1980-12-16 1983-02-15 Ciba-Geigy Corporation Antibiotically active aminopapulacandin derivatives
EP0369503A1 (en) * 1988-10-17 1990-05-23 Merck & Co. Inc. Method for the control of pneumocystis carinii
JPH05170784A (ja) * 1991-11-21 1993-07-09 Banyu Pharmaceut Co Ltd 抗真菌性物質ｂｅ−２９６０２
KR20020088076A (ko) * 2001-01-04 2002-11-25 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 가변 임계치 슬라이서 단을 갖는 수신기 및 슬라이서 단의임계치 레벨을 업데이트하기 위한 방법
KR20050004449A (ko) * 2003-07-02 2005-01-12 엘지전자 주식회사 맨체스터 신호의 천이 오류 보정 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6070178A (en) * 1999-02-17 2000-05-30 Starium Ltd Generating random numbers from random signals without being affected by any interfering signals

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4278665A (en) * 1975-03-13 1981-07-14 Ciba-Geigy Corporation Papulacandin derivatives and pharmaceutical compositions containing same
US4374129A (en) * 1980-12-16 1983-02-15 Ciba-Geigy Corporation Antibiotically active aminopapulacandin derivatives
EP0369503A1 (en) * 1988-10-17 1990-05-23 Merck & Co. Inc. Method for the control of pneumocystis carinii
JPH05170784A (ja) * 1991-11-21 1993-07-09 Banyu Pharmaceut Co Ltd 抗真菌性物質ｂｅ−２９６０２
KR20020088076A (ko) * 2001-01-04 2002-11-25 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 가변 임계치 슬라이서 단을 갖는 수신기 및 슬라이서 단의임계치 레벨을 업데이트하기 위한 방법
KR20050004449A (ko) * 2003-07-02 2005-01-12 엘지전자 주식회사 맨체스터 신호의 천이 오류 보정 방법

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Antimicrob Agents Chemother. 1992 Aug;36(8):1648-57 *
Carbohydr Res. 1992 Jan;223:157-67 *
J Antibiot (Tokyo). 1980 Sep;33(9):967-78 *

Also Published As

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