KR100697891B1 - Method for driving a plasma diplay panel - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 본 발명에서는 일련의 소거기간 동안에 입력되는 방전 소거용 펄스의 파형을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 상이하게 형성시킨다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving a plasma display panel. In the present invention, waveforms of discharge erasing pulses input during a series of erasing periods are formed differently according to each subfield SF1, SF2, SF3 ... SF8. .

일례로, 본 발명에서는 상술한 방전 소거용 펄스의 라이징 타임(Rising time) 또는 전압폭을 각 서브필드에 따라 점차 증가시킴으로써, 방전 소거용 펄스의 파형이 각 서브필드에 따라 상이한 형상을 갖도록 한다. 이 경우, 방전 소거용 펄스는 예컨대, 각 서브필드에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다. 이와 같이, 각 방전 소거용 펄스가 SF1<SF2<SF3‥‥SF8의 관계를 이루는 경우, 개별 표시셀들에 잔존하는 벽전하량은 비록, 유지방전기간의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스가 입력되고 난 후에는 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있다.For example, in the present invention, the rising time or voltage width of the above-described discharge erasing pulse is gradually increased for each subfield so that the waveform of the discharge erasing pulse has a different shape for each subfield. In this case, the discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8 according to each subfield, for example. As a result, the longer the subfield between the sustain discharges, the larger the pulse for erasing the discharge. Will be input. As described above, when each discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8, the wall charges remaining in the individual display cells, although SF1 <SF2 <SF3 ... Even if the SF8 has been formed, after the erasing pulse of the present invention is input, the relationship of SF1 = SF2 = SF3 ... = SF8 is applied to each of the subfields SF1, SF2, SF3 ... SF8. Can be achieved.

결국, 본 발명이 달성되는 경우, 제어 회로블록은 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있으며, 결국, 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다. As a result, when the present invention is achieved, the control circuit block can achieve stable image operation even when the same driving voltage is input. As a result, the effect of greatly improving the overall driving margin can be easily obtained.

Description

플라즈마 디스플레이 패널의 구동방법{Method for driving a plasma diplay panel}Method for driving a plasma diplay panel

도 1은 본 발명이 적용된 플라즈마 디스플레이 패널을 도시한 예시도.1 is an exemplary view showing a plasma display panel to which the present invention is applied.

도 2는 본 발명이 적용된 플라즈마 디스플레이 패널의 제어 회로블록을 개념적으로 도시한 예시도.2 is an exemplary view conceptually showing a control circuit block of a plasma display panel to which the present invention is applied.

도 3은 본 발명의 제 1 구동방법에 따른 플라즈마 디스플레이 패널의 구동 파형도.3 is a driving waveform diagram of a plasma display panel according to a first driving method of the present invention;

도 4는 본 발명의 제 2 구동방법에 따른 플라즈마 디스플레이 패널의 구동 파형도.4 is a driving waveform diagram of a plasma display panel according to a second driving method of the present invention;

도 5는 본 발명의 제 3 구동방법에 따른 플라즈마 디스플레이 패널의 구동 파형도.5 is a driving waveform diagram of a plasma display panel according to a third driving method of the present invention;

본 발명은 플라즈마 디스플레이 패널(PDP:Plasma Display Panel; 이하, "PDP"라 칭함)의 구동방법에 관한 것으로, 좀더 상세하게는 각 서브필드(SF1,SF2,SF3‥‥SF8)의 유지방전기간 이후에 입력되는 소거펄스의 형상을 대폭 개선하고, 이를 통해, 개별 표시셀들에 잔존하는 벽전하량이 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이루도록 함으로써, 최종 출하되는 PDP장치의 전체적인 구동마진을 향상시킬 수 있도록 하는 PDP의 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel (hereinafter referred to as " PDP "), and more particularly, after the sustain discharge period of each subfield SF1, SF2, SF3 ... SF8. Significantly improves the shape of the erase pulse input to the display device, thereby allowing the wall charges remaining in the individual display cells to achieve a relationship of, for example, SF1 = SF2 = SF3 ... It relates to a driving method of the PDP to improve the margin.

최근, CRT(Cathod Ray Tube)의 기능에 대한 다양한 문제점이 제기되면서, CRT의 단점을 극복할 수 있는 다양한 종류의 디스플레이 장치가 개발되고 있다.Recently, various problems regarding the function of the CRT (Cathod Ray Tube) have been raised, and various kinds of display apparatuses that can overcome the disadvantages of the CRT have been developed.

이와 같은 여러 종류의 디스플레이 장치 중에서, 특히, PDP에 대한 관심이 급증하고 있는데, 이는 PDP가 기존의 CRT에 비해 대형화면을 좀더 선명하게 표시할 수 있는 뛰어난 장점을 보유하고 있기 때문이다.Among such various display devices, in particular, interest in PDP is increasing because PDP has an excellent advantage of displaying a large screen more clearly than conventional CRT.

이러한 종래의 기술에 따른 PDP는 예컨대, 미국특허공보 제 6078139 호 "플라즈마 디스플레이 프론트 패널(Front panel for plasma display)", 미국특허공보 제 6075319 호 "플라즈마 디스플레이 패널 장치 및 그 제조방법(Plasma display panel device and method for fabricating the same)", 미국특허공보 제 6069446 호 "링 형상의 루프 전극을 갖는 플라즈마 디스플레이 패널(Plasma display panel with ring-shaped loop electrodes), 미국특허공보 제 6066917 호 "플라즈마 디스플레이 패널(Plasma display panel), 미국특허공보 제 6034656 호 "플라즈마 디스플레이 패널 및 그것의 밝기 조절 방법(Plasma display panel and method of controlling brightness of the same)" 등에 좀더 상세하게 제시되어 있다.PDP according to the prior art is, for example, US Patent No. 6078139 "Front panel for plasma display", US Patent No. 6075319 "Plasma display panel device and a method of manufacturing the same (Plasma display panel device) and method for fabricating the same ", US Patent No. 6069446" Plasma display panel with ring-shaped loop electrodes, US Patent No. 6066917 "Plasma display panel display panel, US Pat. No. 6034656, "Plasma display panel and method of controlling brightness of the same."

또한, 이러한 종래의 기술에 PDP의 다양한 구동방법은 예컨대, 미국특허공보 제 6054970 호 "교류구동 PDP의 구동방법(Method for driving an AC-driven PDP), 미국특허공보 제 5952986 호 "교류형 PDP의 구동방법 및 디스플레이 장치(Driving method of an AC-type PDP and the display device)" 등에 좀더 상세하게 제시되어 있다.In addition, various driving methods of the PDP in this conventional technique are described, for example, in US Patent Publication No. 6054970 "Method for driving an AC-driven PDP, US Patent Publication No. 5952986" Driving method and display device (Driving method of an AC-type PDP and the display device).

통상, 이러한 종래의 PDP는 서로 마주본 상태에서, 일체로 밀봉 결합된 전·후면 베이스판의 조합으로 이루어지는데, 이 경우, 전면 베이스판의 일면에는 다수개의 X·Y 유지전극들이 줄무뉘(Stripe) 형상의 개별 선단을 이루어 배열되며, 이와 유사하게, 후면 베이스판의 일면에도 다수개의 어드레스 전극들이 줄무뉘 형상의 개별 선단을 이루며 배열된다.Typically, such a conventional PDP is composed of a combination of front and rear base plates that are integrally sealed and coupled to each other while facing each other. In this case, a plurality of X and Y sustain electrodes are stripped on one surface of the front base plate. ) Are arranged to form a separate tip, and similarly, a plurality of address electrodes are arranged to form a separate tip of a stripe shape on one surface of the rear base plate.

이러한 X·Y 유지전극들 및 어드레스 전극들은 제어 회로블록으로부터 일정 크기의 전압펄스를 인가받음으로써, 전면 베이스판 및 후면 베이스판 사이에 밀봉된 가스를 빠르게 방전시키게 된다.The X and Y sustain electrodes and the address electrodes receive a predetermined voltage pulse from the control circuit block, thereby rapidly discharging the gas sealed between the front base plate and the rear base plate.

한편, 종래의 PDP를 좀더 원활하게 구동시키기 위한 다양한 연구가 활발하게 진행되면서, 이른바, 어드레스-표시 분리방식(ADS:Adress and display period Separate; 이하, "ADS" 방식이라 칭함)이라 명명되는 PDP 구동방법이 최근들어, 각광을 받고 있다.On the other hand, various researches for smoothly driving the conventional PDP have been actively conducted, so-called PDP driving, which is called an address-display separation method (hereinafter referred to as an "ADS" method). The method has been in the spotlight recently.

이 ADS 방식의 경우, 표시기간과 어드레스 기간이 엄격히 분리되기 때문에, 이 방식이 PDP의 구동에 실제로 적용되는 경우, 생산라인에서는 256 계조 이상의 다계조를 고속으로 구동시킬 수 있는 이점을 획득할 수 있다.In the case of this ADS method, since the display period and the address period are strictly separated, when this method is actually applied to the driving of the PDP, the production line can obtain the advantage that the multi-gradation of 256 or more gradations can be driven at high speed. .

통상, 이러한 종래의 ADS 방식에서는 하나의 영상을 전체화면에 1회 표시하고 유지하는 시간, 즉, 프레임(Frame)을 여러 개의 서브필드(Sub-field), 예컨대, 8개의 서브필드(SF1,SF2,SF3‥‥SF8)로 분할하고, 각 서브필드(SF1,SF2,SF3‥‥SF8)를 리셋기간(Reset period), 어드레스 방전기간(Address discharge period), 유지방전기간(Sustain discharge period) 및 소거기간(Erase period)으로 다시 나누어 구동시키게 된다. 이 경우, 리셋기간, 어드레스 방전기간, 유지방전기간 및 소거기간 등은 각 서브필드 별로 1번씩 진행된다.In general, in the conventional ADS scheme, a time for displaying and maintaining one image on the entire screen, that is, a frame is displayed in several sub-fields, for example, eight subfields SF1 and SF2. Each subfield SF1, SF2, SF3 ... SF8 is divided into a reset period, an address discharge period, a sustain discharge period, and an erase operation. It is run again by dividing into era period. In this case, the reset period, the address discharge period, the sustain discharge period, and the erase period are performed once for each subfield.

이때, 제어 회로블록은 앞서 언급한 유지방전기간의 길이를 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 예컨대, 1:2:4:8:16:32:64:128 정도의 비율로 차차 증가시킴으로써, PDP가 256 계조의 색상구현을 원활하게 이룰 수 있도록 한다.In this case, the control circuit block may measure the length of the above-mentioned sustain discharges according to each subfield SF1, SF2, SF3 ... SF8, for example, about 1: 2: 4: 8: 16: 32: 64: 128. By gradually increasing the ratio, the PDP can achieve 256 gray levels of color smoothly.

통상, 이러한 종래의 유지방전기간이 도래하는 경우, 제어 회로블록은 X·Y 유지전극들로 일정 전압의 X·Y용 유지전압을 번갈아 인가함으로써, 유지방전을 생성시키고, 이를 통해, 앞서 진행된 어드레스 방전기간에 의해 선택된 특정 표시셀들의 벽전하량이 지속적으로 유지될 수 있도록 한다.In general, when such a conventional sustain discharge period arrives, the control circuit block generates sustain discharge by alternately applying a sustain voltage for X · Y to a constant voltage to the X · Y sustain electrodes, and thereby, the address advanced above. The wall charges of the specific display cells selected by the discharge period can be maintained continuously.

그런데, 앞서 언급한 바와 같이, 제어 회로블록은 유지방전기간의 길이를 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 예컨대, 1:2:4:8:16:32:64:128 정도의 비율로 차차 증가시켜 관리하기 때문에, 일련의 소거공정 후에, 개별 표시셀들에 잔존하는 벽전하량은 각 서브필드별로 달라질 수밖에 없고, 결국, 개별 표시셀들에 잔존하는 벽전하량은 예컨대, SF1<SF2<SF3‥‥SF8의 관계를 이루게 된다. 즉, 유지방전기간의 길이가 긴 서브필드일수록 좀더 많은 량의 벽전하가 개별 표시셀들에 잔존하는 것이다. However, as mentioned above, the control circuit block determines the length between the sustain discharges according to each subfield SF1, SF2, SF3 ... SF8, for example, 1: 2: 4: 8: 16: 32: 64: Since it is gradually increased and managed at a rate of about 128, after a series of erasing steps, the wall charges remaining in the individual display cells must be different for each subfield, and eventually, the wall charges remaining in the individual display cells are, for example, SF1 <SF2 <SF3 ... SF8. That is, the longer the subfield between the sustaining discharges, the greater the amount of wall charges remaining in the individual display cells.                         

이와 같이, 개별 표시셀들에 잔존하는 벽전하의 량이 각 서브필드에 따라 달라지는 경우, 제어 회로블록은 예컨대, 개별 표시셀들에 벽전하가 충분히 잔존하는 서브필드 SF8의 경우에는 적은 구동 전압을 소비하고서도, 이후의 각 방전기간들을 원활하게 진행시킬 수 있지만, 개별 표시셀들에 벽전하가 충분히 잔존하지 않는 서브필드 SF1의 경우에는 큰 구동전압을 소비하여야만 이후의 각 방전기간들을 진행시킬 수밖에 없게 되며, 결국, 제어 회로블록은 각 서브필드에 따라, 구동전압의 크기가 달라지는 문제점을 감수할 수밖에 없게 된다.As such, when the amount of wall charge remaining in the individual display cells is different for each subfield, the control circuit block consumes a small driving voltage, for example, in the case of the subfield SF8 in which the wall charge is sufficiently left in the individual display cells. In addition, the subsequent discharge periods can be smoothly progressed, but in the case of the subfield SF1 in which the wall charges do not sufficiently remain in the individual display cells, a large driving voltage must be consumed to advance the subsequent discharge periods. As a result, the control circuit block is forced to take the problem that the magnitude of the driving voltage varies depending on each subfield.

이와 같이, 각 서브필드에 대한 제어 회로블록의 구동전압 차이가 지속적으로 상존하는 경우, PDP의 전체적인 구동마진이 대폭 저하되는 심각한 문제점이 야기된다.As described above, when the driving voltage difference of the control circuit block continuously exists for each subfield, a serious problem occurs that the overall driving margin of the PDP is greatly reduced.

종래의 제어 회로블록은 이러한 구동마진 저하를 극복하기 위하여, 각 서브필드(SF1,SF2,SF3‥‥SF8)의 모든 초입부에 별도의 리셋기간, 즉, SF1 리셋기간, SF2 리셋기간‥‥SF8 리셋기간을 설정해두고, 이 리셋기간 동안, SF1 기록펄스/소거펄스, SF2 기록펄스/소거펄스, ‥‥SF8 기록펄스/소거펄스 등을 입력시킴으로써, 개별 표시셀들에 잔존하는 벽전하량이 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이루도록 하고 있다. 이 경우, 각 서브필드에 따른 구동전압의 크기가 동일해지기 때문에, 제어 회로블록은 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다.The conventional control circuit block has a separate reset period, i.e., SF1 reset period, SF2 reset period, ... SF8 in all the initial positions of each subfield SF1, SF2, SF3 ... SF8 in order to overcome such a driving margin drop. By setting the reset period and inputting the SF1 write pulse / erase pulse, SF2 write pulse / erase pulse, ... SF8 write pulse / erase pulse, etc. during this reset period, the wall charges remaining in the individual display cells are, for example, SF1 = SF2 = SF3 ... = SF8. In this case, since the magnitudes of the driving voltages corresponding to the respective subfields are the same, the control circuit block can easily obtain the effect of greatly improving the overall driving margin.

그러나, 이와 같이, 각 서브필드(SF1,SF2,SF3‥‥SF8) 마다, SF1 기록펄스/소거펄스, SF2 기록펄스/소거펄스, ‥‥SF8 기록펄스/소거펄스 등을 입력시키는 경 우, 일련의 구동마진 향상효과는 쉽게 획득할 수 있지만, 이 경우, 각 펄스들의 입력시간에 비례하여, 다른 방전기간, 예컨대, 유지방전기간의 전체적인 점유시간이 크게 저감됨으로써, 제어 회로블록은 PDP의 전체적인 콘트라스트비가 대폭 저하되는 또 다른 문제점을 감수할 수밖에 없다.However, in this way, in case of inputting SF1 recording pulses / erase pulses, SF2 recording pulses / erase pulses, ... SF8 recording pulses / erase pulses, etc. for each subfield SF1, SF2, SF3 ... SF8. In this case, the effect of improving the driving margin can be easily obtained, but in this case, in proportion to the input time of each pulse, the overall discharge time of the other discharge periods, for example, between the sustaining dischargers, is greatly reduced, so that the control circuit block can reduce the overall contrast of the PDP. There is no other problem than to drastically reduce rain.

최근, 이러한 또 다른 문제점을 극복하기 위하여,각 서브필드(SF1,SF2,SF3‥‥SF8)의 모든 초입부에 별도의 리셋기간을 설정하지 않고, 단지, 제일 첫 번째 단계에 위치한 서브필드의 초입부에만 리셋기간을 설정하는 방법이 제안되고 있다.Recently, in order to overcome such a further problem, without setting a separate reset period at every start of each subfield (SF1, SF2, SF3 ... SF8), only the first entry of the subfield located in the first step is made. A method of setting the reset period only to the negative has been proposed.

그러나, 이 경우, 일련의 콘트라스트비 향상효과는 쉽게 확보할 수 있지만, 앞서 언급한 SF1=SF2=SF3‥‥=SF8의 벽전하 관계만은 만족할만하게 확보할 수 없음으로써, 결국, 구동마진이 저감되는 또 다른 문제점을 야기하게 된다. In this case, however, a series of contrast ratio improvement effects can be easily secured. However, only the wall charge relationship of the aforementioned SF1 = SF2 = SF3 .. = SF8 cannot be satisfactorily secured, resulting in a reduction in driving margin. This causes another problem.

따라서, 본 발명의 목적은 각 서브필드(SF1,SF2,SF3‥‥SF8)의 유지방전기간 이후에 입력되는 소거펄스의 형상을 대폭 개선하고, 이를 통해, 개별 표시셀들에 잔존하는 벽전하량이 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이루도록 유도하는데 있다.Accordingly, an object of the present invention is to significantly improve the shape of the erase pulses input after the sustain discharge period of each subfield SF1, SF2, SF3 ... SF8, whereby the wall charges remaining in the individual display cells For example, in order to induce a relationship of SF1 = SF2 = SF3 ... = SF8.

본 발명의 다른 목적은 개별 표시셀들에 잔존하는 벽전하량이 SF1=SF2=SF3‥‥=SF8의 관계를 이루도록 함으로써, 각 서브필드에 따른 구동전압의 크기를 동일화하고, 이를 통해, 장치의 전체적인 구동마진을 향상시키는데 있다.Another object of the present invention is to equalize the magnitude of the driving voltage according to each subfield by allowing the wall charges remaining in the individual display cells to form a relationship of SF1 = SF2 = SF3 .... To improve driving margin.

본 발명의 또 다른 목적은 별도의 리셋기간 없이도, 개별 표시셀들에 잔존하는 벽전하량이 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있도록 함으로써, 리셋기간의 불필요한 진행에 따른 장치의 콘트라스트비 저하를 미리 억제시키는데 있다.It is still another object of the present invention to provide an apparatus according to unnecessary progress of the reset period by allowing the wall charges remaining in the individual display cells to achieve a relationship of, for example, SF1 = SF2 = SF3 ... ... SF8 without a separate reset period. This is to suppress the decrease in contrast ratio.

본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.

상기와 같은 목적을 달성하기 위하여 본 발명에서는 프레임(Frame) 단위로 화면을 형성하는 다수개의 표시셀들을 형성시킨 상태에서, 이 표시셀들을 1회 발광시키고 유지하는 시간을 다수개의 서브필드(Sub-field:SF1,SF2,SF3‥‥SF8)로 분할함과 동시에, 각 서브필드(SF1,SF2,SF3‥‥SF8)를 어드레스 방전기간(Address discharge period), 유지방전기간(Sustain discharge period) 및 소거기간(Erasing period)으로 다시 분할하고, 외부 전원의 인가에 의해 이 어드레스 방전기간, 유지방전기간 및 소거기간을 일정 사이클로 반복시켜, 각 표시셀들의 발광상태를 선택적으로 조절하는 단계로 이루어진 PDP의 구동방법을 개시한다.In order to achieve the above object, in the present invention, a plurality of subfields (Sub- field: The subfields SF1, SF2, SF3 ... SF8 are divided into SF1, SF2, SF3 ... SF8, and address discharge period, sustain discharge period and erase Subdivided into erasing periods, the address discharge period, sustain discharge period, and erase period are repeated at regular cycles by application of an external power source, thereby selectively controlling the light emission state of each display cell. The method is disclosed.

이러한 본 발명에서, 앞서 언급한 유지방전기간이 종료하고, 소거기간이 도래하는 경우, 제어 회로블록은 Y 유지전극들로 일련의 방전 소거용 펄스를 입력시킴으로써, 유지방전기간의 진행에 의해, 발광을 유지하고 있는 특정 표시셀들의 벽전하가 발광이 이루어지지 않은 나머지 표시셀들의 벽전하와 비슷한 값으로 낮추어지도록 한다.In the present invention, when the above-mentioned sustain discharge period ends and the erase period arrives, the control circuit block inputs a series of discharge erase pulses to the Y sustain electrodes, thereby causing light emission by progressing between sustain discharge cells. The wall charges of the specific display cells which are maintained to be lowered to a value similar to the wall charges of the remaining display cells that do not emit light.

이때, 본 발명에서는 상술한 방전 소거용 펄스의 파형을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 상이하게 형성시킨다. At this time, in the present invention, the above-described waveforms of the pulses for discharge erasing are formed differently according to the respective subfields SF1, SF2, SF3 ... SF8.                     

일례로, 본 발명에서는 상술한 방전 소거용 펄스의 라이징 타임(Rising time) 또는 전압폭을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라 점차 증가시킴으로써, 방전 소거용 펄스의 파형이 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라 상이한 형상을 갖도록 한다. 이 경우, 방전 소거용 펄스는 예컨대, 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다.For example, in the present invention, the rising time or voltage width of the above-mentioned discharge erasing pulse is gradually increased in accordance with each subfield SF1, SF2, SF3 ... SF8, whereby The subfields SF1, SF2, SF3 ... SF8 have different shapes. In this case, the discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8 according to each subfield SF1, SF2, SF3 ... SF8, for example. In the field, a larger value for the discharge erase pulse is received.

이와 같이, 각 방전 소거용 펄스가 SF1<SF2<SF3‥‥SF8의 관계를 이루는 경우, 개별 표시셀들에 잔존하는 벽전하량은 비록, 유지방전기간의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스가 입력되고 난 후에는 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있다.As described above, when each discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8, the wall charges remaining in the individual display cells, although SF1 <SF2 <SF3 ... Even if the SF8 has been formed, after the erasing pulse of the present invention is input, the relationship of SF1 = SF2 = SF3 ... = SF8 is applied to each of the subfields SF1, SF2, SF3 ... SF8. Can be achieved.

결국, 본 발명이 달성되는 경우, 제어 회로블록은 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있으며, 결국, 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다.As a result, when the present invention is achieved, the control circuit block can achieve stable image operation even when the same driving voltage is input. As a result, the effect of greatly improving the overall driving margin can be easily obtained.

물론, 이러한 본 발명의 경우, 별도의 리셋기간이 진행되지 않기 때문에, 본 발명이 달성되는 경우, 최종 출하되는 PDP는 일정 수준 이상의 콘트라스트비를 유지할 수 있다.Of course, in the case of the present invention, since a separate reset period does not proceed, when the present invention is achieved, the final shipped PDP can maintain a contrast ratio of a certain level or more.

이하, 첨부된 도면을 참조하여 본 발명에 따른 PDP의 구동방법을 좀더 상세히 설명하면 다음과 같다. Hereinafter, a driving method of the PDP according to the present invention will be described in detail with reference to the accompanying drawings.                     

도 1에 도시된 바와 같이, 본 발명의 실시를 위한 PDP(50), 예컨대, 간접방전형 PDP는 서로 마주보며 대응 배치된 전면기판 유니트(10) 및 후면기판 유니트(30)의 조합으로 이루어진다.As shown in FIG. 1, the PDP 50 for implementing the present invention, for example, an indirect discharge type PDP, consists of a combination of a front substrate unit 10 and a rear substrate unit 30 facing each other.

이때, 전면기판 유니트(10) 및 후면기판 유니트(30)의 외곽에는 일련의 실라인(Seal-line:도시안됨)이 형성됨으로써, 전면기판 유니트(10) 및 후면기판 유니트(30)가 원활한 밀봉상태를 지속적으로 유지할 수 있도록 보조한다.In this case, a series of seal lines (not shown) are formed outside the front substrate unit 10 and the rear substrate unit 30 to seal the front substrate unit 10 and the rear substrate unit 30 smoothly. Assist in maintaining state.

이러한 실라인에 의해 밀봉된 전면기판 유니트(10) 및 후면기판 유니트(30) 사이에는 방전가스, 예컨대, 페닝 혼합가스가 수용된다. 이 페닝 혼합가스는 네온가스(Ne gas)에 아르곤(Ar), 크세논(Xe) 등이 혼합된 구성을 이루며, 낮은 전압에서도 쉽게 방전을 개시하는 특성을 갖는다.A discharge gas, for example, a penning mixed gas, is accommodated between the front substrate unit 10 and the rear substrate unit 30 sealed by the seal line. The phenning gas has a configuration in which argon (Ar), xenon (Xe), and the like are mixed with neon gas, and have a characteristic of easily discharging even at a low voltage.

이때, 도면에 도시된 바와 같이, 전면기판 유니트(10)는 예컨대, 유리재질의 전면 베이스판(11)과, 이 전면 베이스판(11)의 후면기판 유니트(30)쪽 일면에 서로 쌍을 이루어 형성된 예컨대, ITO(Indium Tin Oxide) 재질의 X·Y 유지전극들(12,14) 및 전면 유전층(13)의 조합으로 이루어진다.At this time, as shown in the figure, the front substrate unit 10 is, for example, a pair of the front base plate 11 of the glass material, and the one side of the rear substrate unit 30 side of the front base plate 11, For example, the X-Y sustain electrodes 12 and 14 and the front dielectric layer 13 formed of an indium tin oxide (ITO) material are formed.

이 경우, X·Y 유지전극들(12,14)은 후면기판 유니트(30)와 마주보는 전면 베이스판(11)의 일면에 줄무뉘 형상의 선단으로 이격되어, 평행하게 연속 배열되는 구조를 이루며, 전면 유전층(13)은 앞의 X·Y 유지전극들(12,14)이 커버되도록 전면 베이스판(11)의 일면에 일정 두께로 도포되는 구조를 이룬다. In this case, the X and Y sustain electrodes 12 and 14 are spaced apart from each other by a front end of the front base plate 11 facing the rear substrate unit 30 to form a continuous structure in parallel. The front dielectric layer 13 has a structure in which a front surface of the front base plate 11 is coated with a predetermined thickness so that the front X and Y sustain electrodes 12 and 14 are covered.

이때, X 유지전극들(12)은 제어 회로블록(100)으로부터 유지펄스를 입력받은 후, 이 유지펄스를 이용하여, 뒤에 언급할 개별 표시셀들(36)의 내부에 수용된 방 전가스의 방전상태를 지속적으로 유지시키는 역할을 수행한다. At this time, the X sustain electrodes 12 receive a sustain pulse from the control circuit block 100 and then use the sustain pulse to discharge discharge gas contained in the individual display cells 36 to be described later. It is responsible for maintaining the state continuously.

이와 함께, Y 유지전극들(14)은 제어 회로블록(100)으로부터 스캔펄스, 유지펄스 등을 입력받은 후, 이 스캔펄스, 유지펄스 등을 이용하여, 개별 표시셀들(36)로 영상 데이터를 스캔(Scan)시킴과 아울러, 앞서 언급한 X 유지전극들(12)과 유사하게, 개별 표시셀들(36)의 내부에 수용된 방전가스의 방전상태를 지속적으로 유지시키는 역할을 수행한다.In addition, the Y sustain electrodes 14 receive scan pulses, sustain pulses, and the like from the control circuit block 100, and then use the scan pulses, the sustain pulses, and the like, and output image data to individual display cells 36. In addition to scanning and similarly to the aforementioned X sustaining electrodes 12, the display device serves to continuously maintain the discharge state of the discharge gas contained in the individual display cells 36.

이때, 전면 유전층(13)의 최외곽면에는 보호막층(도시안됨), 예컨대, MgO층 이 더 배치되며, 이 보호막층은 상술한 전면 유전층(13)의 방전특성을 향상시키는 역할을 수행한다.At this time, a protective film layer (not shown), for example, an MgO layer is further disposed on the outermost surface of the front dielectric layer 13, and the protective film layer serves to improve the discharge characteristics of the front dielectric layer 13 described above.

한편, 앞서 언급한 전면기판 유니트(10)에 대응되는 후면기판 유니트(30)는 앞의 전면기판 유니트(10)와 유사하게, 예컨대, 유리재질의 후면 베이스판(31)과, 이 후면 베이스판(31)의 전면 베이스판(11)쪽 상부에 형성된 어드레스 전극들(32) 및 후면 유전층(33)의 조합으로 이루어진다.Meanwhile, the rear board unit 30 corresponding to the front board unit 10 mentioned above is similar to the front board unit 10 of the front, for example, the rear base plate 31 made of glass, and the rear base plate. And a combination of the address electrodes 32 and the rear dielectric layer 33 formed on the upper side of the front base plate 11.

이때, 어드레스 전극들(32)은 앞서 설명한 X·Y 유지전극들(12,14)의 배열방향과 수직을 이룬 상태에서, 전면 베이스판(11)과 마주보는 후면 베이스판(31)의 일면에 줄무뉘 형상으로 이격되어, 평행하게 연속 배열되는 구조를 이루며, 후면 유전층(33)은 이 어드레스 전극들(32)이 커버되도록 후면 베이스판(31)의 일면에 일정 두께로 도포되는 구조를 이룬다. In this case, the address electrodes 32 are disposed on one surface of the rear base plate 31 facing the front base plate 11 in a state perpendicular to the arrangement direction of the X and Y sustain electrodes 12 and 14 described above. Spaced apart in a stripe shape, a parallel continuous array is formed, and the rear dielectric layer 33 forms a structure in which a thickness is applied to one surface of the rear base plate 31 so that the address electrodes 32 are covered.

이 경우, 어드레스 전극들(32)은 제어 회로블록(100)으로부터 예컨대, 어드레스 펄스를 입력받음으로써, 실질적인 표시방전이 이루어질 개별 표시셀들(36)을 선택적으로 지정하는 역할을 수행한다.In this case, the address electrodes 32 serve to selectively designate the individual display cells 36 to be subjected to the actual display discharge by receiving, for example, an address pulse from the control circuit block 100.

여기서, 후면 유전층(33)의 일면에는 다수개의 격벽들(34)이 세워진 상태로, 줄지어 배열된다.Here, a plurality of partition walls 34 are erected on one surface of the rear dielectric layer 33 and arranged in a line.

이 격벽들(34)은 만약, 앞서 언급한 전면기판 유니트(10) 및 후면기판 유니트(30)가 실라인에 의해 일체로 밀봉되는 경우, 이 전면기판 유니트(10) 및 후면기판 유니트(30) 사이의 인터페이스 공간을 일정 사이즈로 구획함으로써, 전면기판 유니트(10) 및 후면기판 유니트(30)의 사이에 상술한 X·Y 유지전극들(12,14)에 대응되는 다수개의 표시셀들(36)이 개별적으로 정의되도록 한다. 이 경우, 개별 표시셀들(36)에는 앞서 언급한 방전가스가 일정량 수용된다.These barrier ribs 34 are formed of the front substrate unit 10 and the rear substrate unit 30, if the aforementioned front substrate unit 10 and rear substrate unit 30 are integrally sealed by seal lines. By partitioning the interface space therebetween to a certain size, the plurality of display cells 36 corresponding to the above-described X and Y sustain electrodes 12 and 14 between the front substrate unit 10 and the rear substrate unit 30. ) Are defined individually. In this case, the above-described discharge gas is accommodated in the individual display cells 36.

이때, 각 격벽들(34)의 내측면을 포괄하는 개별 표시셀들(36)의 내부에는 R,G,B 형광체(35)가 더 도포되는데, 이 R,G,B 형광체(35)는 상술한 X·Y 유지전극들(12,14) 및 어드레스 전극들(32)의 구동에 의해 각 표시셀들(36) 내부에 수용된 방전가스가 방전되고, 이에 의해, 일정 크기의 자외선이 방사되는 경우, 이 자외선과 충돌함으로써, R,G,B 컬러의 빛이 예컨대, 전면기판 유니트(10)쪽으로 발광될 수 있도록 유도하는 역할을 수행한다.In this case, R, G, and B phosphors 35 are further coated inside the individual display cells 36 covering the inner surfaces of the partition walls 34, and the R, G, and B phosphors 35 are described above. When the discharge gas contained in each of the display cells 36 is discharged by driving one of the X and Y sustain electrodes 12 and 14 and the address electrodes 32, the ultraviolet rays of a predetermined size are emitted. By colliding with the ultraviolet rays, R, G, and B colors serve to induce light to be emitted toward the front substrate unit 10, for example.

여기서, R,G,B 형광체(35)는 각 개별 표시셀들(36)의 횡방향을 따라, 예컨대, "R-G-B, R-G-B,‥‥"의 컬러 순서를 이루어 연속 배열되며, 이 R,G,B 형광체(35)는 앞서 언급한 방전가스의 방전과정에 의해 자외선이 방사되는 경우, 이 자외선과 충돌함으로써, 상술한 바와 같이, R 컬러, G 컬러, B 컬러의 빛을 전면기판 유니트쪽(10)으로 발광하게 된다. 이러한 R,G,B 형광체(35)의 컬러 배열형 태는 생산라인의 상황에 따라 다양하게 변형될 수 있다.Here, the R, G, and B phosphors 35 are continuously arranged in the color order of, for example, "RGB, RGB, ...." along the transverse direction of each of the individual display cells 36. When the B phosphor 35 emits ultraviolet rays by the above-described discharge process of the discharge gas, the B phosphor 35 collides with the ultraviolet rays so that the R, G, and B colors of light are discharged to the front substrate unit 10. ) Will emit light. The color arrangement of the R, G and B phosphors 35 may be variously modified according to the situation of the production line.

이때, 앞서 언급한 전면 유전층(13)은 각 표시셀들(36)의 내부에서 방전이 이루어져 다수의 방전이온들이 생성되는 경우, 각 X·Y 유지전극들(12,14)을 이 방전이온들로부터 보호하는 역할을 수행하고, 이와 유사하게, 후면 유전층(33)은 각 표시셀들(36) 내부에서 방전이 이루어져 다수의 방전이온들이 생성되는 경우, 각 어드레스 전극들(32)을 이 방전이온들로부터 보호하는 역할을 수행한다.In this case, when the front dielectric layer 13 is discharged in each of the display cells 36 to generate a plurality of discharge ions, each of the X and Y sustain electrodes 12 and 14 is discharged. Similarly, the rear dielectric layer 33 discharges each of the display cells 36 to generate a plurality of discharge ions, and thus, each of the address electrodes 32 is discharged. Play a role in protecting them.

한편, 도 2에 도시된 바와 같이, 앞서 언급한 제어 회로블록(100)은 어드레스 드라이버(101), X 공통 드라이버(103), Y 스캔 드라이버(102), Y 공통 드라이버(104) 및 콘트롤 유니트(109)의 조합으로 이루어진다.Meanwhile, as shown in FIG. 2, the aforementioned control circuit block 100 includes an address driver 101, an X common driver 103, a Y scan driver 102, a Y common driver 104, and a control unit ( 109).

여기서, 앞의 어드레스 드라이버(101)는 어드레스 전극들(32)과 전기적으로 연결된 상태에서, 이 어드레스 전극들(32)로 어드레스 펄스(Address pulse)를 입력시키는 역할을 수행하며, X 공통 드라이버(103)는 X 유지전극들(12)과 전기적으로 연결된 상태에서, 이 X 유지전극들(12)로 유지펄스(Sustain pulse)를 입력시키는 역할을 수행한다. Here, the address driver 101 is configured to input an address pulse to the address electrodes 32 while being electrically connected to the address electrodes 32. The X common driver 103 ) Serves to input a sustain pulse to the X sustain electrodes 12 while being electrically connected to the X sustain electrodes 12.

또한, Y 스캔 드라이버(102)는 Y 유지전극들(14)과 전기적으로 연결된 상태에서, 이 Y 유지전극들(14)로 스캔펄스(Scan pulse)를 입력시키는 역할을 수행하며, Y 공통 드라이버(104)는 Y 스캔 드라이버(102)를 매개로 Y 유지전극들(14)과 전기적으로 연결된 상태에서, 이 Y 유지전극들(14)로 유지펄스를 입력시키는 역할을 수행한다.In addition, the Y scan driver 102 serves to input a scan pulse to the Y sustain electrodes 14 while the Y scan electrodes 102 are electrically connected to the Y sustain electrodes 14. 104 serves to input a sustain pulse to the Y sustain electrodes 14 while being electrically connected to the Y sustain electrodes 14 via the Y scan driver 102.

한편, 앞의 콘트롤 유니트(109)는 어드레스 드라이버(101), X·Y 공통 드라 이버(103,104) 및 Y 스캔 드라이버(102)와 전기적으로 연결된 상태에서, 외부 전기장치, 예컨대, 컴퓨터(도시안됨)로부터 입력되는 일련의 클럭신호, 표시 데이터 신호 및 수평·수직신호에 의해 어드레스 드라이버(101), X·Y 공통 드라이버(103,104) 및 Y 스캔 드라이버(102)를 동시에 제어하는 역할을 수행한다.In the meantime, the control unit 109 is connected to the address driver 101, the X-Y common drivers 103 and 104, and the Y scan driver 102, and is connected to an external electric device such as a computer (not shown). The address driver 101, the X-Y common drivers 103 and 104, and the Y scan driver 102 are simultaneously controlled by a series of clock signals, display data signals, and horizontal and vertical signals input from the same.

이 경우, 콘트롤 유니트(109)는 어드레스 드라이버(101)를 전담하여 제어하는 표시 데이터 제어부(105)와, Y 스캔 드라이버(102), X 공통 드라이버(103), Y 공통 드라이버(104)를 전담하여 제어하는 패널 구동 제어부(106)의 조합으로 이루어지며, 이때, 패널 구동 제어부(106)는 Y 스캔 드라이버(102)를 전담하여 제어하는 스캔 드라이버 제어부(107)와, X 공통 드라이버(103), Y 공통 드라이버(104)를 전담하여 제어하는 공통 드라이버 제어부(108)의 조합으로 이루어진다.In this case, the control unit 109 is dedicated to the display data control unit 105 which exclusively controls the address driver 101, the Y scan driver 102, the X common driver 103, and the Y common driver 104. It consists of a combination of the panel drive control unit 106 to control, in this case, the panel drive control unit 106 is a scan driver control unit 107 and X common driver 103, Y dedicated to control the Y scan driver 102 It consists of a combination of the common driver control unit 108 which exclusively controls the common driver 104.

한편, 앞서 언급한 바와 같이, 본 발명의 PDP(50)는 서로 수직한 방향으로 각각 형성된 X·Y 유지전극들(12,14) 및 어드레스 전극들(32)의 교차지점에 다수개의 표시셀들(36), 예컨대, 표시셀(36a)을 구비한 상태에서, 상술한 제어 회로블록과 일련의 전기적인 연결관계를 형성함으로써, 일련의 화상정보를 신속하게 디스플레이시키게 된다. On the other hand, as mentioned above, the PDP 50 of the present invention has a plurality of display cells at the intersections of the X and Y sustain electrodes 12 and 14 and the address electrodes 32 respectively formed in directions perpendicular to each other. (36) For example, in a state where the display cell 36a is provided, a series of electrical connections are formed with the above-described control circuit block, thereby quickly displaying a series of image information.

이때, 도 3에 도시된 바와 같이, 본 발명에서는 각 표시셀들(36)을 1회 발광시키고 유지하는 시간, 즉, 프레임을 다수개의 서브필드(SF1,SF2,SF3‥‥SF8)로 분할함과 동시에, 각 서브필드(SF1,SF2,SF3‥‥SF8)를 어드레스 방전기간, 유지방전기간 및 소거기간으로 다시 분할하고, 이 어드레스 방전기간, 유지방전기간 및 소거기간을 일정 사이클로 반복시켜, 각 표시셀들(36)의 발광상태를 선택적으로 조절 하는 과정을 진행한다.In this case, as shown in FIG. 3, the present invention divides the display cells 36 once and emits light, i.e., divides the frame into a plurality of subfields SF1, SF2, SF3 ... SF8. At the same time, each subfield SF1, SF2, SF3 ... SF8 is further divided into an address discharge period, a sustain discharge period and an erase period, and the address discharge period, the sustain discharge period and the erase period are repeated in a predetermined cycle. A process of selectively controlling the light emitting states of the display cells 36 is performed.

먼저, 서브필드 SF1의 어드레스 방전기간(S1)이 도래하면, 스캔 드라이버 제어부(107)는 Y 스캔 드라이버(102)를 제어하여, PDP(50)의 각 표시라인들 중, 제 1 라인에 해당하는 Y 유지전극들(14)로 스캔펄스 P4를 인가한다. First, when the address discharge period S1 of the subfield SF1 arrives, the scan driver control unit 107 controls the Y scan driver 102 so as to correspond to the first line among the display lines of the PDP 50. The scan pulse P4 is applied to the Y sustain electrodes 14.

이와 함께, 표시 데이터 제어부(105)는 어드레스 드라이버(101)를 제어하여, 앞의 제 1 라인에 위치한 전체 어드레스 전극들(32) 중, 유지방전이 필요로한 특정 표시셀들(36), 예컨대, 표시셀(36a)에 대응되는 어드레스 전극들(32)로 어드레스 펄스 P5를 인가한다.In addition, the display data control unit 105 controls the address driver 101 to display specific display cells 36, for example, that require sustain discharge, among all the address electrodes 32 located on the first line. The address pulse P5 is applied to the address electrodes 32 corresponding to the display cells 36a.

이 경우, 제 1 라인에 위치한 Y 유지전극들(14) 및 특정 어드레스 전극들(32)의 사이에는 이른바, 어드레스 방전(Address discharge)이 일어나며, 이에 따라, 앞의 제 1 라인에 위치한 표시셀들(36) 중 특정 표시셀들(36a)의 표면에는 일정 크기의 벽전하가 생성된다.In this case, so-called address discharge occurs between the Y sustain electrodes 14 located on the first line and the specific address electrodes 32, and thus, display cells located on the first first line. The wall charges of a predetermined size are generated on the surfaces of the specific display cells 36a of 36.

이러한 벽전하의 생성과정은 선순차 방식에 따라, 제 2 라인에 위치한 Y 유지전극들(14), 제 3 라인에 위치한 Y 유지전극들(14)‥‥의 순으로 모든 표시라인에 걸쳐 차례차례 진행된다.The wall charge generation process is sequentially performed on all display lines in the order of the Y sustain electrodes 14 located on the second line and the Y sustain electrodes 14 located on the third line according to the linear sequential method. Proceed.

이때, 공통 드라이버 제어부(108)는 X 공통 드라이버(103)를 제어하여, X 유지전극들(12)로, 예컨대, 쉘프펄스(Shelf pulse) P3를 입력시킴으로써, X 유지전극들(12)이 전기적인 안정상태를 지속적으로 유지할 수 있도록 한다.At this time, the common driver controller 108 controls the X common driver 103 to input the X sustain electrodes 12, for example, the shelf pulse P3, so that the X sustain electrodes 12 are electrically charged. To maintain a steady state

한편, 앞서 언급한 일련의 벽전하 형성 과정이 진행되면, 방전가스에 포함된 미량의 전자들은 급속히 가속되고, 이 전자들은 방전가스에 포함된 중성입자들과 강하게 충돌함으로써, 각 중성입자들을 전자와 방전이온으로 전리시킨다.On the other hand, when the above-described series of wall charge formation processes proceed, the trace electrons in the discharge gas are rapidly accelerated, and these electrons strongly collide with the neutral particles included in the discharge gas, thereby causing each neutral particle to be separated from the electrons. Ionize with discharge ion.

이때, 전리된 전자들은 앞의 전계에 의해 다시 한번 급속히 가속되어, 중성입자와의 충돌에 참여하게 되며, 결국, 선택된 특정 표시셀들(36)의 내부에 수용되어 있던 방전가스는 플라즈마 상태로 변화하게 된다. 이와 같이, 방전가스가 플라즈마화되면, 이와 동시에, 방전가스로부터는 일정량의 자외선이 발생되며, 이 자외선은 각 표시셀들(36)의 내부에 도포된 R,G,B 형광체(35)와 충돌함으로써, 예컨대, R 컬러의 빛이 PDP(50)의 표시면쪽으로 신속하게 발광될 수 있도록 한다.At this time, the ionized electrons are accelerated once again by the previous electric field to participate in collision with the neutral particles, and as a result, the discharge gas contained in the selected specific display cells 36 changes into a plasma state. Done. As described above, when the discharge gas is converted into plasma, at the same time, a certain amount of ultraviolet rays are generated from the discharge gas, and the ultraviolet rays collide with the R, G, and B phosphors 35 applied inside the display cells 36. For example, light of R color can be quickly emitted to the display surface of the PDP 50.

이어서, 서브필드 SF1의 유지방전기간(S2)이 도래하면, 공통 드라이버 제어부(108)는 X 공통 드라이버(103) 및 Y 공통 드라이버(104)를 교대로 제어하여, X 유지전극들(12) 및 Y 유지전극들(14)로 예컨대, 180V 정도의 크기를 갖는 양전위의 X·Y용 유지펄스들 P6,P7을 번갈아가며 인가한다.Subsequently, when the sustain discharge period S2 of the subfield SF1 arrives, the common driver control unit 108 alternately controls the X common driver 103 and the Y common driver 104 so that the X sustain electrodes 12 and For example, the Y and Y sustain pulses P6 and P7 of positive potential having a size of about 180 V are alternately applied to the Y sustain electrodes 14.

이 경우, X 유지전극들(12) 및 Y 유지전극들(14) 사이에는 전압이 바뀔 때마다 이른바, 유지방전이 일어나게 되고, 이때 발생하는 자외선에 의해 R,G,B 형광체(35)는 앞의 발광상태를 지속적으로 유지할 수 있게 된다.In this case, so-called sustain discharge occurs whenever the voltage changes between the X sustain electrodes 12 and the Y sustain electrodes 14, and the R, G, and B phosphors 35 are prevented by the ultraviolet rays generated at this time. It is possible to keep the light emitting state of.

계속해서, 일련의 유지방전기간(S2)이 만료되고, 서브필드 SF1의 소거기간(S3)이 도래하면, 공통 드라이버 제어부(108)는 Y 공통 드라이버(103)를 제어하여, Y 유지전극들(14)로 방전 소거용 펄스 P8를 인가하는 과정을 진행한다.Subsequently, when the series of sustain discharge periods S2 expire and the erasing period S3 of the subfield SF1 arrives, the common driver control unit 108 controls the Y common driver 103 so that the Y sustain electrodes ( 14), the process of applying the discharge erasing pulse P8 is performed.

이 경우, 유지방전중인 특정 표시셀들(36a)의 내부에는 이른바, 소거방전이 일어나게 되고, 이에 따라, 유지방전중인 특정 표시셀들(36a)의 내벽에 붙어있던 전하들은 해당 표시셀들(36a)의 벽면으로부터 이탈되어 초기 상태의 방전가스를 구 성하게 되며, 결국, 유지방전중이던 특정 표시셀들(36a)의 벽전하는 유지방전이 이루어지지 않은 다른 표시셀들(36)의 벽전하와 비슷한 값으로 낮추어짐으로써, 이후, 진행되는 다른 서브필드의 어드레스 방전(S1)이 좀더 안정적으로 진행될 수 있는 여건을 제공한다.In this case, so-called erasing discharge occurs in the specific display cells 36a during the sustain discharge, and thus, the charges that are attached to the inner wall of the specific display cells 36a during the sustain discharge are transferred to the corresponding display cells 36a. And the wall discharge of the specific display cells 36a during the sustain discharge is similar to the wall charge of the other display cells 36 without the sustain discharge. By lowering it to a value, thereafter, a condition in which address discharge S1 of another subfield that proceeds can proceed more stably is provided.

이후, 제어 회로블록(100)은 앞서 언급한 어드레스 방전기간(S1), 유지방전기간(S2) 및 소거기간(S3)을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 일정 사이클로 반복함으로써, 각 표시셀들(36)의 발광상태가 선택적으로 조절되도록 하고, 이를 통해, PDP(50)의 화상정보 디스플레이 동작이 원활하게 이루어질 수 있도록 한다.Thereafter, the control circuit block 100 sets the aforementioned address discharge period S1, sustain discharge period S2, and erase period S3 in predetermined cycles according to the respective subfields SF1, SF2, SF3 ... SF8. By repeating, the light emission state of each display cell 36 is selectively adjusted, and thus, the image information display operation of the PDP 50 can be smoothly performed.

이때, 도면에 도시된 바와 같이, 본 발명에서는 상술한 방전 소거용 펄스 P8의 파형을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 상이하게 형성시킨다. At this time, as shown in the figure, in the present invention, the waveform of the above-mentioned discharge erasing pulse P8 is formed differently in accordance with each subfield SF1, SF2, SF3 ... SF8.

이러한 파형변형의 일례로, 본 발명에서는 방전 소거용 펄스 P8,P9,P10의 라이징 타임 A1,A2,A3를 달리하여, 이 펄스들의 라이징 타임 A1,A2,A3가 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라 점차 증가되도록 한다. As an example of such a waveform deformation, in the present invention, the rising times A1, A2, and A3 of the discharge erasing pulses P8, P9, and P10 are different, so that the rising times A1, A2, and A3 of these pulses are the subfields SF1, SF2, Gradually increase according to SF3 ... SF8).

이 경우, 방전 소거용 펄스 P8,P9,P10은 그 전기적인 크기가 점차 커지기 때문에, 예컨대, 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간(S2)의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다.In this case, the discharge erasing pulses P8, P9, and P10 gradually increase in electrical magnitude, so that, for example, the relationship of SF1 < SF2 < SF2 &lt; SF3 &gt; SF8 in accordance with each subfield SF1, SF2, SF3 ... SF8 As a result, the longer the subfield of the sustain discharge period (S2), the larger the value of the discharge erase pulse is received.

이와 같이, 유지방전기간(S2)의 길이가 긴 서브필드가 좀더 큰 값의 방전 소거용 펄스를 입력받아, 각 방전 소거용 펄스 P8,P9,P10이 SF1<SF2<SF3‥‥SF8의 관 계를 이루는 경우, 개별 표시셀들(36)에 잔존하는 벽전하량은 비록, 유지방전기간(S2)의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스 P8,P9,P10이 입력되고 난 후에는 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있다.In this way, the subfield with a long length of the sustain discharge period S2 receives a discharge erase pulse of a larger value, and each discharge erase pulse P8, P9, P10 is associated with SF1 <SF2 <SF3 ... SF8. In this case, the wall charges remaining in the individual display cells 36 are erased according to the present invention, even though they have formed a relationship of SF1 <SF2 <SF3 ... SF8 by the progress of the sustain discharge period S2. After the pulses P8, P9, and P10 are input, a relationship of SF1 = SF2 = SF3 ... = SF8 can be formed for each subfield SF1, SF2, SF3 ... SF8.

요컨대, 본 발명의 방전 소거용 펄스 P8,P9,P10이 입력되는 경우, 개별 표시셀들(36)에 잔존하는 벽전하량은 이전에 진행된 유지방전기간(S2)과 무관하게, 각 서브필드에 대하여, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있으며, 이에 따라, 제어 회로블록(100)은 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있고, 결국, 본 발명이 달성되는 경우, 제어 회로블록(100)은 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다.In other words, when the discharge erasing pulses P8, P9, and P10 of the present invention are input, the wall charges remaining in the individual display cells 36 are different for each subfield irrespective of the sustain discharge period S2 that has been previously performed. And SF1 = SF2 = SF3 ... = SF8, so that the control circuit block 100 can input the same driving voltage to each of the subfields SF1, SF2, SF3 ... SF8. In addition, stable image operation can be achieved, and in the end, when the present invention is achieved, the control circuit block 100 can easily obtain the effect of greatly improving the overall driving margin.

물론, 이러한 본 발명의 경우, 별도의 리셋기간이 진행되지 않기 때문에, 본 발명이 달성되는 경우, 최종 출하되는 PDP(50)는 일정 수준 이상의 콘트라스트비를 유지할 수 있다.Of course, in the case of the present invention, since a separate reset period does not proceed, when the present invention is achieved, the final shipped PDP 50 can maintain a contrast ratio or more.

한편, 도 4에 도시된 바와 같이, 본 발명의 다른 실시예에서는 방전 소거용 펄스 P11,P12,P13의 전압폭 H1,H2,H3를 달리하여, 이 펄스들의 전압폭 H1,H2,H3가 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라 점차 증가되도록 한다. On the other hand, as shown in Figure 4, in another embodiment of the present invention by varying the voltage widths H1, H2, H3 of the discharge erasing pulses P11, P12, P13, each of the voltage widths H1, H2, H3 It gradually increases with the subfields SF1, SF2, SF3 ... SF8.

이 경우에도, 방전 소거용 펄스 P11,P12,P13은 그 전기적인 크기가 점차 커지기 때문에, 예컨대, 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간(S2)의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다.Also in this case, the discharge erase pulses P11, P12, and P13 gradually increase in electrical magnitude, and thus, for example, SF1 <SF2 <SF3 ... SF8 in accordance with each subfield SF1, SF2, SF3 ... SF8. As a result, the longer the subfield of the sustain discharge period S2, the larger the value of the discharge erase pulse is received.

이와 같이, 본 발명의 다른 실시예가 진행되어, 각 방전 소거용 펄스P11,P12,P13이 SF1<SF2<SF3‥‥SF8의 관계를 이루는 경우, 상술한 실시예와 마찬가지로, 개별 표시셀들(36)에 잔존하는 벽전하량은 비록, 유지방전기간(S2)의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스P11,P12,P13이 입력되고 난 후에는 각 서브필드에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있으며, 이 경우에도, 제어 회로블록(100)은 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있고, 결국, 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다.As described above, when another embodiment of the present invention proceeds and each discharge erasing pulse P11, P12, P13 forms a relationship of SF1 < SF2 < SF3 &gt; SF8, like the above-described embodiment, the individual display cells 36 The remaining wall charges in the above) are obtained by inputting the erasing pulses P11, P12, and P13 of the present invention, even though the relationship between SF1 < SF2 &lt; Subsequently, for each subfield, for example, SF1 = SF2 = SF3 ... = SF8 can be formed, and in this case, the control circuit block 100 also controls each subfield (SF1, SF2, SF3 ... SF8). With respect to, even when the same driving voltage is input, stable image operation can be achieved, and as a result, the effect of greatly improving the overall driving margin can be easily obtained.

다른 한편, 도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에서는 방전 소거용 펄스 P14,P15,P16의 라이징 타임 A1,A2,A3 및 전압폭 H1,H2,H3를 한꺼번에 달리하여, 이 펄스들의 라이징 타임 A1,A2,A3 및 전압폭 H1,H2,H3가 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라 점차 증가되도록 한다. On the other hand, as shown in Fig. 5, in another embodiment of the present invention, the rising times A1, A2, A3 and the voltage widths H1, H2, H3 of the discharge erasing pulses P14, P15, P16 are different at once. The rising times A1, A2, A3 and the voltage widths H1, H2, H3 of the pulses are gradually increased with each subfield SF1, SF2, SF3 ... SF8.

이 경우에도, 방전 소거용 펄스 P14,P15,P16은 그 전기적인 크기가 점차 커지기 때문에, 예컨대, 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간(S2)의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다.Also in this case, the discharge erase pulses P14, P15, and P16 are gradually increased in electrical magnitude, and accordingly, for example, in accordance with each subfield SF1, SF2, SF3 ... SF8, SF1 <SF2 <SF3 ... SF8 As a result, the longer the subfield of the sustain discharge period S2, the larger the value of the discharge erase pulse is received.

이와 같이, 본 발명의 또 다른 실시예가 진행되어, 각 방전 소거용 펄스P14,P15,P16이 SF1<SF2<SF3‥‥SF8의 관계를 이루는 경우, 상술한 실시예들과 마찬가지로, 개별 표시셀들(36)에 잔존하는 벽전하량은 비록, 유지방전기간(S2)의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스 P14,P15,P16이 입력되고 난 후에는 각 서브필드에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있으며, 이 경우에도, 제어 회로블록(100)은 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있고, 결국, 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다. As described above, when another embodiment of the present invention proceeds and each discharge erasing pulse P14, P15, P16 forms a relationship of SF1 < SF2 < SF3 ... SF8, like the above-described embodiments, the individual display cells The wall charges remaining at (36) are inputted by the erasing pulses P14, P15, and P16 of the present invention, even though the relationship between SF1 < SF2 < SF3 &gt; SF8 is formed by the progress of the sustain discharge period (S2). After this, for example, SF1 = SF2 = SF3 ... = SF8 can be formed for each subfield, and in this case, the control circuit block 100 also controls each subfield (SF1, SF2, SF3 ...). With respect to SF8), even when the same driving voltage is input, stable image operation can be achieved, and as a result, the effect of greatly improving the overall driving margin can be easily obtained.

이상의 설명에서와 같이, 본 발명에서는 각 서브필드(SF1,SF2,SF3‥‥SF8)의 유지방전기간 이후에 입력되는 소거펄스의 형상을 대폭 개선하고, 이를 통해, 개별 표시셀들에 잔존하는 벽전하량이 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이루도록 함으로써, 각 서브필드에 따른 구동전압의 크기를 동일화하고, 결국, 최종 출하되는 PDP장치의 전체적인 구동마진을 향상시킬 수 있다.As described above, in the present invention, the shape of the erase pulse inputted after the sustain discharge period of each subfield SF1, SF2, SF3 ... SF8 is greatly improved, whereby the wall remaining in the individual display cells is improved. By making the amount of charges, for example, SF1 = SF2 = SF3 ... = SF8, the magnitude of the driving voltage corresponding to each subfield can be equalized, and the overall driving margin of the finally shipped PDP device can be improved.

이러한 본 발명은 생산라인에서 제조되는 다양한 기종의 PDP에서 전반적으로 유용한 효과를 나타낸다.This invention shows the overall useful effect in the various types of PDP produced in the production line.

그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.And while certain embodiments of the invention have been described and illustrated, it will be apparent that the invention may be embodied in various modifications by those skilled in the art.

이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다. Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 PDP의 구동방법에서는 일련의 소거기간 동안에 입력되는 방전 소거용 펄스의 파형을 각 서브필드(SF1,SF2,SF3‥‥SF8)에 따라, 상이하게 형성시킨다. As described in detail above, in the driving method of the PDP according to the present invention, the waveform of the discharge erasing pulse inputted during the series of erasing periods is formed differently according to each subfield SF1, SF2, SF3 ... SF8. .

일례로, 본 발명에서는 상술한 방전 소거용 펄스의 라이징 타임(Rising time) 또는 전압폭을 각 서브필드에 따라 점차 증가시킴으로써, 방전 소거용 펄스의 파형이 각 서브필드에 따라 상이한 형상을 갖도록 한다. 이 경우, 방전 소거용 펄스는 예컨대, 각 서브필드에 따라, SF1<SF2<SF3‥‥SF8의 관계를 이루게 되며, 결국, 유지방전기간의 길이가 긴 서브필드일수록 좀더 큰 값의 방전 소거용 펄스를 입력받게 된다.For example, in the present invention, the rising time or voltage width of the above-described discharge erasing pulse is gradually increased for each subfield so that the waveform of the discharge erasing pulse has a different shape for each subfield. In this case, the discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8 according to each subfield, for example. As a result, the longer the subfield between the sustain discharges, the larger the pulse for erasing the discharge. Will be input.

이와 같이, 각 방전 소거용 펄스가 SF1<SF2<SF3‥‥SF8의 관계를 이루는 경우, 개별 표시셀들에 잔존하는 벽전하량은 비록, 유지방전기간의 진행에 의해, SF1<SF2<SF3‥‥SF8의 관계를 이루고 있었다하더라도, 본 발명의 소거용 펄스가 입력되고 난 후에는 각 서브필드(SF1,SF2,SF3‥‥SF8)에 대하여, 예컨대, SF1=SF2=SF3‥‥=SF8의 관계를 이룰 수 있다.As described above, when each discharge erasing pulse has a relationship of SF1 <SF2 <SF3 ... SF8, the wall charges remaining in the individual display cells, although SF1 <SF2 <SF3 ... Even if the SF8 has been formed, after the erasing pulse of the present invention is input, the relationship of SF1 = SF2 = SF3 ... = SF8 is applied to each of the subfields SF1, SF2, SF3 ... SF8. Can be achieved.

결국, 본 발명이 달성되는 경우, 제어 회로블록은 동일한 구동전압을 입력시키고도, 안정적인 화상운영을 달성할 수 있으며, 결국, 전체적인 구동마진이 대폭 향상되는 효과를 손쉽게 획득할 수 있다. As a result, when the present invention is achieved, the control circuit block can achieve stable image operation even when the same driving voltage is input. As a result, the effect of greatly improving the overall driving margin can be easily obtained.

Claims (7)

서로 수직한 방향으로 각각 형성된 X·Y 유지전극들 및 어드레스 전극들의 교차지점에 다수개의 표시셀들을 형성시킨 상태에서, 상기 표시셀들을 1회 발광시키고 유지하는 시간을 다수개의 서브필드(Sub-field)로 분할함과 동시에, 상기 각 서브필드를 어드레스 방전기간(Address discharge period), 유지방전기간(Sustain discharge period) 및 소거기간(Erase period)으로 다시 분할하고, 상기 어드레스 방전기간, 유지방전기간 및 소거기간을 일정 사이클로 반복시켜, 상기 표시셀들의 발광상태를 선택적으로 조절하는 단계로 이루어지며,In the state where a plurality of display cells are formed at the intersections of the X and Y sustain electrodes and the address electrodes respectively formed in directions perpendicular to each other, a time for emitting and maintaining the display cells once is provided in a number of sub-fields And subdividing each subfield into an address discharge period, a sustain discharge period, and an erase period, and the address discharge period, sustain discharge period, and the like. Repeating an erase period in a predetermined cycle to selectively control the light emission state of the display cells; 상기 어드레스 방전기간이 도래하는 경우, 일련의 선순차 방식에 따라, 상기 Y 유지전극들로 다수개의 스캔펄스(Scan pulse)를 차례로 입력시킴과 아울러, 상기 스캔펄스의 입력시점과 유사한 시점에서, 상기 어드레스 전극들로 다수개의 어드레스 펄스(Address pulse)를 입력시켜, 상기 표시셀들 중, 특정 표시셀들만을 선택적으로 발광시키는 단계를 진행하고,When the address discharge period arrives, a plurality of scan pulses are sequentially input to the Y sustain electrodes according to a series of line sequential methods, and at a time similar to the input time of the scan pulses, Inputting a plurality of address pulses to address electrodes to selectively emit only specific display cells among the display cells, 상기 유지방전기간이 도래하는 경우, 상기 X 유지전극들 및 Y 유지전극들로 다수개의 X·Y용 유지펄스(Sustain pulse)를 번갈아 입력시켜, 상기 발광중인 특정 표시셀들의 발광상태를 유지시키는 단계를 진행하며, When the sustain discharge period arrives, a plurality of X and Y sustain pulses are alternately input to the X sustain electrodes and the Y sustain electrodes to maintain the light emission state of the specific display cells that are emitting light. Proceeding, 상기 소거기간이 도래하는 경우, 상기 Y 유지전극들로 방전 소거용 펄스를 입력시켜, 상기 발광중인 특정 표시셀들의 벽전하를 발광이 이루어지지 않은 나머지 표시셀들의 벽전하와 비슷한 값으로 낮추는 단계를 진행하되,When the erasing period arrives, a step of lowering the wall charges of the specific display cells that are emitting light to a value similar to the wall charges of the remaining display cells that do not emit light by inputting a discharge erase pulse to the Y sustain electrodes. Proceed, 상기 방전 소거용 펄스의 파형을 상기 각 서브필드에 따라, 상이하게 형성시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the waveform of the discharge erasing pulse is formed differently according to the respective subfields. 제 1 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 라이징 타임(Rising time)이 달라지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The method of claim 1, wherein the discharge erasing pulse has a rising time different according to each subfield. 제 2 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 라이징 타임이 점차 증가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The method of claim 2, wherein the discharge erasing pulse gradually increases in rising time according to each of the subfields. 제 1 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 전압폭이 달라지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The method of claim 1, wherein the voltage of the discharge erasing pulse varies according to the subfields. 제 4 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 전압폭이 점차 증가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The method of driving a plasma display panel of claim 4, wherein a voltage width of the discharge erasing pulse gradually increases with each subfield. 제 1 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 라이징 타임 및 전압폭이 함께 달라지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The method of claim 1, wherein the discharge erasing pulses have different rising times and voltage widths according to each of the subfields. 제 6 항에 있어서, 상기 방전 소거용 펄스는 상기 각 서브필드에 따라, 라이징 타임 및 전압폭이 한꺼번에 점차 증가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.7. The method of driving a plasma display panel according to claim 6, wherein the discharge erasing pulse gradually increases at a time in response to each of the subfields.
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