KR100696411B1 - 싱글칩 ｃｍｏｓ 송신기/수신기 및 그의 사용방법 - Google Patents

Abstract

단일칩 RF 통신 시스템 및 방법이 송신기 및 수신기를 포함하여 제공되어 있다. 본 발명에 따른 RF 통신 시스템은 RF신호를 수신 및 송신하는 안테나, 반송주파수와 다른 주파수를 가지는 다상 클럭신호와 반송주파수를 가지는 기준신호를 발생하는 PLL, 수신된 RF 신호를 반송주파수와 다른 주파수를 가지는 다상 클럭 신호와 혼합하여 반송주파수에 비하여 감소된 주파수를 가지는 신호를 출력하는 복조-믹서, 선택채널 신호를 소망의 다이나믹 레벨로 증폭되는 2단증폭부, 믹서유닛 으로 부터의 RF 신호를 디지털 신호로 변환하기 위한 A/D 컨버팅 유닛을 포함할수 있다. 2단 증폭부는 인접채널 신호가 보다 더 큰 진폭이나 전력을 가지고 복조-믹서에 의하여 출력되는 때에도 충분한 크기로 선택 채널 신호를 제공할수 있다.

복조-믹서, 다상클럭신호, 단일칩 RF 통신 시스템

Description

싱글칩 ＣＭＯＳ 송신기/수신기 및 그의 사용방법{SINGLE CHIP CMOS TRANSMITTER/RECEIVER AND METHOD OF USING SAME}

본 발명은 통신 시스템에 관한 것으로, 구체적으로는 CMOS 무선주파수(RF) 통신 시스템에 관한것이다.

현재, 무선주파수(RF) 통신 시스템은 PCS 통신 및 IMT 시스템을 포함하여 응용분야가 다양하다. 이를테면, 시스템의 CMOS 칩 집적은 코스트, 사이즈 및 전력소모를 경감시키도록 추구되어 왔다.

일반적으로, RF 통신 시스템은 RF 전단블럭(front-end block) 및 기저대역 디지털 신호처리(DSP) 블럭 또는 기저 모뎀블럭을 포함한다. 현재 기저대역 DSP 블럭은 저 코스트 및 낮은 전력의 CMOS 기술로 구현될수 있다. 그러나, RF 전단블럭은 널리 사용되고 있는 RF 통신 시스템의 속도, 주파수 및 잡음에 대한 사양보다도 낮은 속도, 대역폭 및 잡음 특성에 있어서의 한계 때문에 CMOS 기술에 의하여 구현될수 없다.

예를들면, PCS 핸드폰 시스템은 2.0 GHz 이상의 주파수에서 동작하지만 현재의 CMOS 기술은 속도 및 잡음의 면에 있어서는 약 1.0 GHz 까지 밖에 신뢰성있게 동작할수 없다. 그래서, RF 전단블럭은 CMOS 기술보다는 속도, 대역폭 및 잡음특 성이 더 양호한 바이폴라, 바이-COMS(bi-CMOS) 또는 GaAs 기술을 사용하여 구현되고 있다.

현재, "직접 변환" 및 슈퍼 헤테로다인(2중변환)의 2가지 다른 타입의 RF 구조가 CMOS RF 통신 시스템용으로 사용되고 있다. 상기 두가지 구조는 CMOS 구현이란 관점에서 장점 및 결점을 가지고 있다.

도 1은 관련기술의 직접변환 RF 시스템(100)을 나타낸 도면이다. 관련기술의 직접변환 RF 시스템(100)은 안테나(105), RF 필터(110), 저잡음 증폭기(LNA)(120), 위상동기루프(PLL)(130), 제1 믹서(140), 제2 믹서(142), 제1 및 제2 증폭기(150, 152), 제1 저역 통과필터(LPF)(160), 제2 저역 통과필터(162), 각각 자동이득제어(AGC)루프를 포함하는 제1 및 제2 가변이득 증폭기(VGA)(170, 172), 제1 아날로그/디지털(A/D) 컨버터(180), 제2 A/D 컨버터(182), 제3 믹서(190) 및 전력 증폭기(192)를 포함한다.

안테나(105)는 RF 신호를 수신한다. 수신된 RF 신호는 여러 RF 대역으로 구성되어 있다. 선택된 RF 신호는, 그때 RF 필터(110)에서 필터링된다. 즉, 대역외 RF 신호(예를들면, 관련없는 RF 대역)은 RF 필터(110)에 의해 제거된다. 필터링된 대역내 RF 신호는 LNA(120)에서 일정이득으로 증폭된다. 그러나 대역내 RF 신호는 도 1 및 2에서 A로 도시된바와 같이, 대역내 채널 및 가능한 영상대역들로 구성되어 있다. LNA(120)를 통과하는 대역내 RF 신호는 LO 주파수가 캐리어 주파수와 동일하기 때문에 제1 및 제2 믹서(140, 142)에서 쿼드라처 곰셈(guadrature multiplication)에 의하여 기저대역으로 직접 복조된다. PLL(130)은 바람직하기로는 전압제어 발진기(VCO)를 사용하여 I클럭신호 및 Q클럭신호인 2가지 형태의 클럭신호를 발생한다. I클럭신호와 Q클럭신호는 위상차를 제외하고는 동일하다. I신호는 바람직하기로는 Q신호와 90도의 위상차를 가진다. 즉 Q신호는 쿼드라처 위상 시프트 I신호에 대하여 위상편이되어 있다. 2개 신호셋 I 및 Q는 바람직하기로는 잡음 및 간섭없이 수신신호를 식별하거나 유지하기 위하여 RF 시스템의 성능을 증가시키도록 사용된다. 다른 위상을 가지는 2가지 형태의 신호를 송신하는 것은 정보늬 손실이나 변경 가능성을 경감하여준다.

도 1 및 2에서 B로 도시된바와 같이, 다운컨버신호는 소정의 채널, 인접채널들 및 업컨버신호를 포함한다. 다운컨버신호는 도 1 및 2에서 C로서 도시된 LPF(160, 162)으로부터의 잡음주입에 의한 큰 신호대잡음비(SNR)를 방지하기 위하여 상응하는 저역 통과필터(LPF)(160, 162)를 통과하기전에 증폭기(150, 152)에 의하여 증폭된다. LPF(160, 162)로부터의 신호는 각각 개별 이득증폭기(VGA)(170, 172)에 의하여 증폭되어서 제1 및 제2 A/D 컨버터(180, 182)에서 A/D 변환하는데 필요한 각각의 신호로 된다. 그러나, 소망채널이 요망되는 레벨로 증폭하기전에 인접채널은 선형성한계에 도달할수 있기 때문에 선형성한계에 의하여 허용된 최대레벨까지 소망채널이 증폭될수 없다. 그래서, 관련기술의 직접변환 구조(100)에서 전채널의 증폭은 인접채널 전력이 증가함에 따라 감소되며 이것은 또한 SNR 저하가 발생하게 된다. 도 1 및 2에서 D로 도시된 바와같이 LPF(160, 162)는 이 LPE(160, 162)에 의하여 소망 채널에 더해지는 큰 노이즈 플로오(noise floor)를 출력한다. 따라서, 소망채널과 노이즈 플로오 모두는 소망채널이 도 1 및 2에서 E로 도시된바와 같이 A/D 변환전에 소망레벨로 증폭되기전에 증폭된다.

그다음 디지털 신호는 기저 대역 이산-시간처리(DSP) 블럭(도시않됨)으로 전달된다. 채널선택은 PLL(130)에서 주파수 f_O를 변경함으로써 수행된다.

상술한 바와같이, 관련기술의 직접변환 RF 시스템(100)은 그의 단순성 때문에 CMOS RF 집적에 대하여 장점을 가진다.

관련기술의 직접변환 RF 시스템에서 단지 싱글 PLL만이 필요하게 된다. 더욱이나, 관련기술의 직접변환 RF 시스템에서 고품질의 필터가 필요치 않게 된다. 그러나, 관련기술의 직접변환 RF 구조는 단일칩 집적이 어렵거나 또는 불가능하게 한다는 불리한 점을 가지고 있다. 도 3A에서 도시된 바와같이, VCO와 같은 국부발진기(LO)로부터의 클럭신호 cos ω_LOt는 믹서입력이나 또는 국부발진기(LO)가 RF 반송파와 동일 주파수 이기 때문에 방사가 일어날 수 있는 안테나의 어느하나로 누설될수 있다. 의도적이 아닌 전송 클럭신호 △(t) cos ω_LOt는 근접하여 있는 물체에 반사되어 버리거나 믹서에 의하여 도시 "재수신"될 수 있다. 저역 통과 필터는 클럭신호의 누설 때문에 신호 M(t)+△(t)를 출력한다. 도 3B에 도시된 바와같이, 국부 발진기와의 셀프-믹싱(Self-Mixing)은 출력에서의 시간적으로 변화하거나 또는 일탈(Wandering)하는 DC-오프셋과 같은 문제가 일어난다. 시간적으로 변화하는 DC 오프셋은 고유의 최초 오프셋과 같이 수신부의 다이나믹 레인지를 상당히 감소시킨다. 더욱이나, 상술한 바와같이, 관련기술의 직접변환 RF 시스템은 채널선택을 위해 고-주파수, 저-위상-잡음 PLL를 필요로하고, 이것은 집적화된 CMOS로 전압제어 발진기(VCO)를 달성하는 것을 어렵게 한다.

도 4는 잠재적인 채널 및 주파수의 모두를 고려하여 먼저 이들 채널 및 주파수를 RF에서 IF로 변환한후 동조 채널선택 PLL를 사용하여 IF를 기전대역으로 변환하는 2중변환구조에 따른 관련기술의 RF 통신 시스템의 블럭을 나타낸 것이다. 도 4에 도시된 바와같이, RF 통신 시스템(400)은 안테나(405), RF 필터(410), LNA(420), IR필터(425) 위상동기루프 PLL₁(430), 제1 믹서(435), IF 필터(440), IFVGA(450), PLL₂(460), 제2 믹서(465), LPF(470), A/D 컨버터(480), 제3 믹서(490) 및 전력증폭기(492)를 포함한다.

믹서(435, 465)는 믹서(490)가 변조용인데 반하여 모두 복조용이다. 믹서(435)는 선택된 RF 주파수 용의 것이고 믹서(465)는 중간 주파수(IF)용의 것이다. PLL₁(430)은 높은 주파수에서 또는 RF주파수에서 클럭신호를 발생하고, PLL₂(460)는 낮은 주파수 또는 중간 주파수(IF)를 가지는 클럭신호를 발생한다.

전송 데이터는 믹서(490)에 의해 원래의 전송데이터 주파수를 가지게 하도록 PLL(430)로부터의 높은 주파수를 가지는 클럭신호와 곱하여 진다. 믹서(490)의 출력신호는 전력증폭기(492)에서 일정이득으로 증폭된후 전송용 안테나(405)를 통하여 방사된다.

관련기술의 슈퍼-헤드로다인 수신기의 동작을 다음과 같이 설명한다. 먼저, RF 신호가 안테나(405)에 의하여 수신된다. 수신된 RF 신호는 여러 가지의 RF 대역들을 포함한다. RF 필터(410)는 대역외 신호를 필터링되어 버리고 LNA(420)는 도 4-5에서 A로 도시된 바와같이 대역내의 신호와 가능한 영상대역들로 구성되는 대역내 RF 신호를 증폭한다. 영상대역들은 도 4-5에 B로 도시된 영상제거(IR) 필터(425)에 의하여 필터링되어 버린다. 그렇지 않는 경우, 영상대역들은 믹서(435) 및 PLL₁(430)의 결합에 의하여 제1 다운컨버전 후에 대역내 RF 신호로 혼합된다. 그다음 대역내 RF 채널들은 도 4-5에서 C로 도시된 국부발진신호(L01)를 사용하여 믹서(435)에서 제1 다운컨버전에 의하여 IF 주파수인 낮은 주파수로 변환된다. PLL₁(430)은 RF 신호중의 1 신호용과 RF 신호중의 신호용의 Q국부발진신호를 발생한다.

대역-통과 IF 필터(440)는 도 4-5에서 D로 도시한 바와같이 IF 주파수에서 소망 또는 전용의 채널만이 지배적인 전력레벨을 가지도록 인접채널들을 제거한다. AGC 루프를 포함하는 IF VGA(450)는 다운스트림 LPF(70)의 큰 노이즈 플로오를 극복하는데 충분한 크기의 진폭을 얻도록 IF 주파수에서 전용채널을 증폭한다. AGC 루프는 계속하여 IF VGA(450) 출력의 진폭을 검출하고 선형성한계에 의하여 허용되는 최대 진폭이 얻어질수 있도록 그의 VGA 이득을 제어한다. 그결과로, 2중 변환 수신기는 도 4-5에서 E로 도시된 바와같이 IF-필터링 및 증폭에 의하여 요망되는 SNR를 달성할 수 있다. 인접채널은 IF 증폭이 IF VGA(450)에 의하여 수행되기 전에 IF 필터(440)에 의한 필터링 때문에 IF 증폭의 병목(bottle-neck)이나 문제가 없다. 그러나, 인접채널은 IF 증폭전에 제거되지 않는다면, 전용채널이 최대레벨로 증폭되기전에 인접채널이 선형성한계에 도달할수 있기 때문에 전용채널은 최대 값까지 증폭될수 없다.

증폭된 RF 신호는 도 4-5에서 F로 도시된 바와같이 제2 다운-변환 믹서(465)와 PLL₂(460)으로부터의 국부발진 신호 LO₂를 사용함으로써 기저대역으로 다시 낮은 주파수로 변환 된다. 저역 통과필터(470)는 LPF(470)에 의해 더해지는 노이즈플로오를 나타내는 도 4-5에서 G로 도시된 바와같이 높은 주파수로 변환된 신호 및 잔여의 인접채널 신호를 필터링해버린다. A/D 컨버터(480)는 이 신호를 디지털 신호로 변환하고 이 디지털신호는 이어서 기저대역 이산-시간 처리(DSP) 블럭으로 전송된다. IF단에서 채널들의 모두는 채널선택용 동조가능한 PLL₂(460)에 의하여 기저대역 주파수로 직접 주파수변환된다.

상술한 바와같이, 관련기술의 슈퍼-헤드로다인 RF 시스템은 여러 가지 장점을 가진다. 관련기술의 슈퍼-헤드로다인 RF 시스템은 높은 주파수(즉 RF)의 제1 PLL(430)을 사용하는 것이 아니라 낮은 주파수(즉 IF)의 제2 PLL(460)을 사용하여 채널 동조를 수행한다. 따라서 높은 주파수의 RF PLL(430)은 보다 효율적으로 최적화 될 수 있는 고정 주파수 PLL 일수 있다. 더욱이나, 채널동조는 보다 낮은 주파수에서 동작하는 IF PLL(460)으로 수행되기 때문에 채널선택으로의 위상잡음의 기여가 감소될수 있다. 그러나, 관련기술의 2중변환 RF 시스템(460)은 단일칩 집적을 위해서 극복하여야할 여러 가지 불리한점을 가지고 있다. 관련기술의 2중변환 RF 시스템(460)은 2개의 PLL를 사용하며 이것은 단일칩으로 집적시키는 것을 어렵게 한다. 더욱이나, 제1 PLL의 주파수는 너무도 높아서 CMOS 기술, 특히 COMS VCO로 구현될수 없다. 또한, 셀프 믹싱(self-mixing)의 문제가 제2 PLL이 IF의 소망 반송주파수와 동일 주파수이기 때문에 여전히 일어난다. 제2 믹서의 출력신호는 기판으로 누설할 수 있거나 또는 제2 믹서로 다시 누설할 수 있다. 고유의 회로 오프셋과 같이 시간적으로 변하는 DC-오프셋은 상당하게 수신부의 다이나믹 레인지를 감소시킨다. 또한 IR 필터 및 IF 필터의 CMOS 집적이 매우 어렵거나 불가능하다.

관련기술의 CMOS 저잡음 증폭기(LNA _S )

관련기술의 CMOS 저잡음 증폭기는 여러 가지 불리한점을 가지고 있다. 관련기술의 CMOS 저잡음 증폭기의 인덕턴스가 나선형 인덕턴스와 같은 원칩 인덕터를 사용하여 구현될 때, 원칩 나선형 인덕터는 필요하게 되는 성능 특성을 보장할 수 없고, 대량 생산의 제조 동안 허용될수 있는 수율을 제공할수 없다. 관련기술의 CMOS 저잡음 증폭기의 인덕턴스가 칩외(off-chip)의 인덕터 소자를 사용할 때, 침외 인덕턴 소자는 보다 복잡한 제조공정 및 기판 레이아웃을 야기시킬수 있고 CMOS RF 통신 시스템과 같은 전 시스템에서 비용증가를 발생케한다. 또한 칩외 소자로의 필요하게되는 접속이 성능특성을 감소시킨다.

관련기술의 CMOS 전압 제어발진기(VCO) 및 믹서 구조

상술한 바와같이, 넓은 주파수 범위와, 낮은 위상잡음은 여러 가지 응용에 대하여 요망스럽다. 그러나 CMOS VCO-믹서구조는 신뢰가능한 위상잡음과 주파수 범위는 1 GHz 주파수까지 밖에 지원할 수 없다. VCO-믹서구조의 성능은 위상잡음과 주파수 범위의 면에서 나쁘게 되며 VCO로부의 클럭신호 LO+와 LO-의 주파수가 증가함에 따라 허용할수 없게 된다. 그래서 VCO와 믹서는 클럭신호 LO+ 및 LO-의 주파수 f_O가 1GHz를 넘게 될 때 용이하게 구현될수 없다.

관련기술의 CMOS 자동이득 제어루프

관련기술의 직접변환 수신기는 DC 오프셋 상쇄를 요구한다. DC 오프셋 상쇄에 대한 관련기술의 방법은 이득단 내에 통합되어 있는 DC 오프셋 전압의 하이-패스 필터링을 사용한다. 하이-패스 필터링의 집적은 코너주파수(corner frequency) 및 오프셋 DC 오프셋 제거의 량에 따라 좌우된다. DC 오프셋의 스펙트럼은 제로 주파수 근방으로 제한되어 있고 하이-패스 필터링은 소망신호를 손상하지 않하여야 하기 때문에 소망의 코너 주파수는 가능한 낮아야 한다. DC 오프셋 상쇄 루프의 커패시턴스 C는 코너주파수 f_C가 감소하고 오픈 루프 순방향 이득 AV가 증가함에 따라 증가한다. 커패시턴스 C의 값은 전형적으로 수백 nF에 달하며 이와같은 값의 커패시터를 단일칩에 집적하는 것은 어렵다. 그래서 커패시터는 전형적으로 칩의 외측에 위치되어 있다. 불행하게도, 칩외 커패시터는 칩에 배선될 때, 피드백 접속이 확립되고 노이즈의 일부량이 본드 와이어 커프링을 통하여 더해진다. 이 잡음은 신호 무결성(Signal integrity)를 오염시키고 신호대 잡음비(SNR)를 나쁘게 한다.

관련기술의 CMOS 위상동기루프(PLL)

현재의 VCO CMOS 기술은 스피드 및 잡음의 면에서 약 1.0 GHz 주파수까지만 신뢰가능한 동작을 지원할 수 있다. 국부발진 클럭신호 LO+, LO-의 주파수 f_O가 1GHz 이상으로 증가할 때 CMOS VCO는 구현될수 없다. 그러나, PCS와 같은 상업적 응용에 대하여 충분한 낮은 위상잡음을 얻기위하여, CMOS 링-발진기형 VCO 보다 더양호한 위상잡음 성능 때문에 LC-공진 발진기가 사용된다. 관련기술의 VCO는 여러 가지 불리한 점을 가지고 있다. RF 수신기나 또는 통신 시스템의 CMOS 단일칩 집적을 위하여, 나선형 인덕터의 원칩 구현은, 집적된 나선형 인덕터의 Q-헥터(Q-factor)가 VCO 발진에 대하여 충분히 높아야 하기 때문에 대량 생산제조 동안 충분한 수율로 달성될 수 없다. 높은 Q-헥터에 대한 제조수율은 기판의 분포 손실 저항 때문에 원칩 나선형 인덕터에 대하여 달성 하기가 어렵다.

관련기술의 CMOS 동조회로

관련기술의 방법에서, 높은 Q-헥터는 마스터 및 종속간의 빈약한 매칭을 발생할수 있거나 또는 gm-C 적분기의 입력이 외부 발진기로부터오고 그의 출력은 OTA셀로부터 오며, 이것은 부정확하지못한 타이밍 발생을 일으킬수 있다.

상술한 인용등은 부가적이나 또는 대안의 상세설명, 특징 및/또는 기술적 배 경의 적절한 가르침에 대하여 본발명에서 인용하는 것으로 통합된다.

본발명의 목적은 적어도 상기 문제점 및/또는 불리한점을 해결하고 적어도 이하에서 설명하는 장점을 제공하기 위한 것이다.

본발명의 목적은 실질적으로 관련기술의 하나이상의 문제점과 불리한점을 극복하는 단일칩 CMOS 송신기/수신기 및 방법을 제공하기 위한 것이다.

본발명 또하나의 목적은 비용 및 전력이 경감되는 RF 통신 시스템 및 방법을 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 신뢰할수 있는 높은 스피드 및 저잡음 CMOS RF 통신 시스템 및 이를 사용하는 방법을 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 RF 통신 시스템의 RF 전단부의 주파수 범위를 증가시키기 위한 것이다.

본발명의 다른 또하나의 목적은 인접 채널의 전력 레벨에 관계없이 설정된 SNR를 제공하는 직접변환 통신 시스템 및 방법을 제공하는 것이다.

본발명의 또하나의 다른 목적은 소망의 이득을 총족하고 보다더 큰 인접채널을 제거하도록 선택적인 2단 증폭기를 사용하는 단일칩상에 CMOS RF 수신기용 기저대역 구조를 제공하기 위한 것이다.

예시되고 명백하게 설명되는 바와같이 적어도 상술한 본발명의 목적 및 장점을 전체적으로 또는 일부분에서 달성하고 본발명의 목적에 따라, 반송 주파수를 가진 선택된 신호를 포함하는 수신신호를 수신하는 수신장치, 수신된 반송 주파수의 선택된 신호를 혼합하여 기저대역의 선택된 신호를 출력하는 복조-믹서, 그리고 기저대역의 선택된 신호를 수신하고 설정된 진폭으로 채널내 신호를 선택적으로 증폭하는 제1 및 제2 단 AGC 증폭기를 포함하는 기저대역 증폭회로를 구비하는 직접변환 통신 시스템이 제공된다.

상기 목적을 전반적으로 또는 부분적으로 더욱더 달성하고 본발명의 목적에 따라, RF 신호를 송신하고 수신하는 송수신기; 실질적으로 동일 주파수 2※f_o/N.(여기서 f_o는 반송 주파수, N은 정의 정수)를 가지는 복수의 2N-상 클럭신호를 발생하기 위한 PLL; 송수신기로부터의 RF 신호를 PLL로부터의 복수의 2N-상 클럭신호와 혼합하여 반송주파수에 비하여 감소된 주파수를 가지는 RF 신호를 출력하는 복조-믹서를 포함하고, 상기 복조-믹서는 복수의 2 입력 믹서, 복조-믹서에 결합된 AGC 루프, AGC 루프에 결합된 이득 여유도(gain-merged)필터, 복조-믹서로부터의 RF 신호를 디지털 신호로 변환하는 이득-여유도 필터에 결합된 A/D변환장치를 구비하도록한 단일칩 RF 통신 시스템이 제공되어 있다.

본발명의 목적을 전반적으로 또는 일부분을 더욱 더 달성하고, 본발명의 목적에 따라, 반송주파수를 가지는 선택된 신호를 포함하는 신호를 수신하는 단계, 반송주파수와 다르고 실질적으로 동일한 주파수를 가지는 2개 이상의 다상 클럭신호를 발생하는 단계, 제1 반송주파수 신호 및 제2 반송 주파수신호중의 하나를 복조하도록 혼합되는 2개 이상의 클럭신호로 수신된 선택신호를 혼합하여 반송주파수로부터 감소된 주파수를 가지는 복조된 선택신호를 출력하는 단계, 선택된 채널의 하나 및 인접채널이 선형성한계를 도달할때까지 복조된 선택신호를 증폭하는 단계, 인접채널을 증폭하고 필터링하는 단계 및 소망 다이나믹 레인지로 선택채널을 증폭하는 단계를 포함하는 RF 통신 시스템을 동작시키는 방법이 제공되어 있다.

본발명의 또하나의 목적은 인덕터 없이 형성된 LNA를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 나선형 원칩 인덕터 없이 형성된 CMOS LNA를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 나선형 원칩 인덕터없이 형성된 CMOS LNA를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 비용이 감소된 CMOS LNA를 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 인덕터없이 LNA를 사용하는 CMOS RF 통신 시스템을 제공하는 것이다.

본발명의 또하나의 다른 목적은 대량생산 및 증가된 수율을 위해 간단한 공정을 가지는 CMOS LNA를 제공하는 것이다.

본발명의 또하나의 다른 목적은 제1 및 제2 이득 제어단을 가지는 CMOS LNA를 제공하는 것이다.

본발명의 또하나의 다른 목적은 증가된 다이나믹 레인지를 가지는 CMOS LNA를 제공하는 것이다.

본 발명의 또하나의 다른 목적은 제1 및 제2 대칭 회로망을 각각 포함하는 제1 및 제2 이득제어단을 가지는 CMOS LNA를 제공하는 것이다.

본발명의 또하나의 목적은 대칭의 풀업(pull-up) 및 풀-다운(pull-down) 동작을 허용하는 각각 제1 및 제2 대칭회로망을 포함하는 제1 및 제2 이득제어단을 가진 CMOS LNA를 제공하는 것이다.

예시되고 명백하게 설명되는 적어도 상술한 목적 및 장점을 전반적으로 또는 일부로 달성하고 본발명의 목적에 따라, 입력 단자와 출력 단자 사이에 결합되는 복수의 증폭단과 복수의 증폭단의 각각에 결합되는 이득 제어기를 포함하되 나선형 인덕터를 포함하지 않는 CMOS 저잡음 증폭기(LNA)가 제공되어 있다.

본발명의 또하나의 목적은 단일기판상에서 형성된 VCO-믹서와 이것을 사용하기 위한 방법을 제공하는 것이다.

본발명의 또하나의 목적은 믹서장치의 주파수 범위를 증가시키기 위한 것이다.

본발며의 다른 또하나의 목적은 잡음이 감소된 믹서 및 이 믹서를 사용하기 위한 방법을 제공하는 것이다.

본발명의 다른 또하나의 목적은 믹서 구조의 성능을 증가시키기 위한 것이다.

본발명의 다른 또하나의 목적은 대칭 스위칭 구조를 가지는 단일/2중 평형 믹서 및 방법을 제공하는 것이다.

본발명의 다른 목적은 단일 기판상에 RF 통신수신기를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 단일기판상에 형성된 다상 믹서를 포함하는 RF 통신 송수신기 및 방법을 제공하기 위한 것이다.

예시되고 명백하게 설명되는 바와같이, 상기 장점을 달성하고 본발명의 목적에 따라, 다른 위상을 가지며 각각 기준 주파수 보다 더 작은 제1 주파수를 가지는 복수의 제1 클럭신호를 수신하는 믹서를 포함하고, 상기 믹서는 더욱 높은 제2 주파수를 가지는 복수의 국부 발진신호를 발생하도록 상기 복수의 제1 클럭신호를 혼합하고 출력 단자에서 출력신호를 제공하도록 복수의발진신호를 입력 신호로 곱하도록한 회로가 제공되어 있다.

본발명의 또다른 목적은 DC 오프셋 상쇄장치를 제공하는 것이다.

본발명의 또하나의 다른 목적은 더욱더 낮은 코너 주파수 및 높은 DC 오프셋 전압제거를 동시에 제공하는 것이다.

본발명의 다른 또하나의 목적은 단일칩 바이패스 필터를 제공하는 것이다.

본발명의 또하나의 다른 목적은 이득단의 수가 증가할 때 AGC 루프의 전체 커패시턴스를 감소하기 위한 것이다.

예시되고 명백하게 설명되는 바와같이, 상기 장점을 달성하고 본발명의 목적에 따라, 본발명의 구조는 RF 신호를 수신하고 증폭하는 직렬접속의 복수의 이득단과, 오프셋 전압을 필터링하도록 상기 이득단중의 하나에 대응하고 각 이득단의 입력 포트 및 출력 포트에 각각 접속되는 복수의 피드백 루프를 포함한다.

본발명의 또하나의 다른 목적은 단일 CMOS 칩상에 PLL를 포함하는 RF 통신 시스템을 제조하기 위한 것이다.

본발명의 다른 목적은 PLL의 주파수 범위를 증가시키기 위한 것이다.

본발명의 또하나의 다른 목적은 PLL의 성능을 증가시키기 위한 것이다.

본 발명의 또하나의 목적은 CMOS 링발진기의 위상 잡음을 최소화할 수 있는 PLL용 CMOS VCO를 제공하기 위한 것이디.

본발명의 다른 또하나의 목적은 감소 또는 최소화된 상승-하강시간(rise-fall time)을 가진 큰 진폭 신호를 출력할 수 있는 VCO를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 VCO의 전원 잡음 영향을 경감 또는 최소화 하기 위한 것이다.

본발명의 다른 또하나의 목적은 증가된 대역폭 및 스펙트럼 성능을 가지는 PLL용 프리스케일러(prescaler)를 제공하기 위한 것이다.

본발명의 또하나의 다른 목적은 프랙쇼널 스퍼(fration-spur) 문제를 제거하는 분수- N 프리스케일러(fraction-N prescaler)를 제공하기 위한 것이다.

예시되고 명백하게 설명되는 바와같이 상기 장점을 전반적으로 또는 부분적으로 달성하고 본발명의 목적에 따라, 다른 위상을 가지며, 각각 기준 주파수보다 작은 제1 주파수를 가지는 복수의 제1 클럭신호를 발생하는 클럭발진기와 상기 복수의 제1 클럭신호를 수신하여 분할된 클럭의 제2 클럭신호를 발생하기 위해 상기 클럭 발생기에 결합된 프리스케일러를 포함하는 회로가 제공되어 있다.

본발명의 또하나의 다른 목적은 주파수나 또는 Q-헥터 필요조건에 의하여 제한받지 않는 마스터-종속 회로를 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 다상 필터를 사용하는 마스트-종속 동조회로를 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 마스터-종속 필터에 비하여 제1 필터 및 제2 필터에 대해 동일한 전기특성을 가지는 마스터-종속 gm-C 다상 필터를 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 정확도가 증가된 마스터-종속 동조회로를 제공하기 위한 것이다.

본발명의 다른 또하나의 목적은 정확도가 증가되고 구조가 간단한하면서도 신뢰성이 있는 마스터-종속 동조회로를 제공하기 위한 것이다.

상기 목적을 전반적으로 또는 부분적으로 달성하기 위하고 본발명에 따라, 종속 필터 블럭과 각 제어신호를 수신하는 고역 통과 필터와 로우 패스필터를 포함하는 제1 필터를 가지며 종속 필터 블럭으로 제어신호를 출력하는 마스터 필터블럭과, 고역 통과 필터에 결합되는 제1 정류기, 패스필터에 결합되는 제2 정류기 및 제어신호를 출력하는 제1 및 제2 정류기에 결합되는 컨버터를 포함하는 회로가 제공되어 있다.

본발명의 부가적인 장점, 목적 및 특징은 부분적으로 다음에서 설명되며 부분적으로는 다음의 검토로부터 본발명의 기술분야에서 통상의 지식을 가진자에게 명백하게 되거나 또는 본발명의 실시로부터 알게될 수 있다. 본발명의 목적 및 장점은 청구범위에서 구체적으로 지적된 바와같이 실현될수 있고 얻어질수 있다.

본발명은 동일 소자에는 동일 참조번호가 인용하는 다음의 도면을 참조하여 상세히 설명된다.

도 1은 관련기술의 RF 통신 시스템을 나타낸 회로도;

도 2A-2E는 도 1의 시스템에서 신호전파를 나타내는 도면;

도 3A 및 도 3B는 도 1의 시스템에서 클럭신호 누설를 나타내는 도면;

도 4는 또하나의 다른 관련 기술의 RF 통신 시스템을 나타낸 회로도;

도 5A-5C는 도 4의 시스템에서 신호전파를 나타내는 도면;

도 6은 본발명에 따른 다상, 감소된 주파수(MPRF) RF 통신 시스템의 바람직한 실시예를 나타낸 도면;

도 7는 본발명의 바람직한 실시예에 따른 RF 통신 시스템의 수신기를 나타낸 블럭도;

도 8은 도 7의 RF 통신 시스템의 신호흐름을 나타낸 블럭도;

도 9는 본발명의 또하나의 다른 바람직한 실시예에 따른 RF 통신 시스템의 수신기를 나타내는 블럭도;

도 10은 본발명에 다른 CMOS LNA의 바람직한 실시예를 나타내는 블럭도;

도 11은 본발명에 따른 CMOS LNA의 바람직한 실시예를 나타내는 회로도;

도 12A는 본발명의 바람직한 실시예에 따른 VCO-믹서 구조를 나타낸 블럭도;

도 12B는 도 2A의 VCO-믹서구조를 나타낸 회로도;

도 13은 본발명의 또하나의 다른 바람직한 실시예에 따른 VCO-믹서를 나타낸 회로도;

도 14A-14H는 도 3의 믹서를 나타내는 동작 타이밍도;

도 15는 본발명에 따른 믹서의 또하나의 다른 바람직한 실시예를 나타낸 회 로도;

도 16은 제3의 바람직한 실시예에 따른 예시적인 쿼드라처 다운 컨버터를 나타낸 회로도;

도 17은 본발명에 따른 믹서의 다른 또하나의 바람직한 실시예를 나타낸 회로도;

도 18A는 본발명의 바람직한 실시예에 따른 단일 피드백 루프를 가진 DC 오프셋 상쇄회로의 블럭도;

도 18B는 도 18A의 DC 오프셋 상쇄회로의 개략도;

도 19는 관련기술에 따른 CMOS 링 발진기에 대한 임펄스 감도기능을 나타낸 도면;

도 20은 관련기술의 정수-N 구조를 나타낸 도면;

도 21은 관련기술의 분수-N 프리스케일러를 나타낸 도면;

도 22는 바람직한 실시예에 따른 CMOS VCO를 나타낸 도면;

도 23은 본발명에 따른 분수-N 프리스케일러의 바람직한 실시예를 나타낸 도면;

도 24는 분수-N 프리스케일러의 바람직한 실시예에 따른 동작 및 타이밍 파형을 나타낸 도면;

도 25는 분수-N 프리스케일러에 대한 바람직한 실시예에 따른 동작 밑 타이밍 파형을 나타낸 도면;

도 26은 본발명에 따른 마스터-종속 동조회로의 바람직한 실시에를 나타낸 도면;

도 27은 정류기의 바람직한 실시예를 나타낸 도면;

도 28은 전압 전류 컨버터의 바람직한 실시예를 나타낸 도면;

도 29는 예시적인 전달 컨덕턴스 증폭기를 나타낸 회로도이다.

CMOS 기술을 사용하여 형성된 단입칩 무선주파수(RF) 통신 시스템은 다음의 동작 필요조건을 만족하여야 한다. CMOS 전압 제어 발진기(VCO)는 나쁜 잡음 특성을 가지고 있다. 따라서, CMOS 위상 동기 루프(PLL) 집적이 필요하게 된다. 그러나 CMOS VCO를 사용하여 위상 잡음 영향을 제어하도록 PLL의 수는 작아야하고 PLL의 중심주파수는 전송 RF 주파수로부터 충분히 차이가 있는 것이 바람직하다(예를 들면 충분히 낮은 것이 바람직하다).

고품질 필터는 CMOS 구조에서 관련된 이롭지 못한 면적 및 전력의 사양 때문에 제거되는 것이 바람직하다. 또한 CMOS RF 시스템에서의 부품수는 성능상의 저하 없이 작거나 또는 감소되어야 한다.

"다상의 감소된 주파수(multi-phase reduced frequency(MPRF))" 변환 RF 통신 시스템(600)의 바람직한 제1 실시예가 도 6에 도시되어 있으며, 바람직하기로는 단일 CMOS 칩상에 형성될 수 있다. 바람직한 제1 실시예는 1.8~2.4 GHz와 같이 1GHz 이상의 주파수에서 잘 동작할 수 있다.

"다상의 감소된 주파수 변환(multi-phase reduced frequeucy conversion)"이란 어구는 높은 주파수를 가지는 단상의 주기적인 신호가 다상의 낮은 주파수의 주기적인 신호들을 서로 결합하거나 또는 곱함으로써 얻어지기 때문에 사용된다. MPRF 변환 RF 통신 시스템(600)의 바람직한 제1 실시예는 전단 MPRF 블럭(602) 및 바람직하기는 기저대역인 디지털 신호처리(DSP) 블럭(604)을 포함한다.

상술한 바와같이, 관련기술의 DSP 블럭은 CMOS 기술을 사용하여 형성될수 있다. 따라서 디지털 신호 프로세서(650)를 포함하는 DSP 블럭(604)에 대한 상세한 설명은 생략된다.

MPRF 변환 RF 블럭(602)은 안테나(605), RF 수신부(640), 아날로그 디지털(A/D), 컨버터(690), D/A 컨버터(695), 믹서(660)와 안테나(605) 사이에 결합된 전력 증폭기(670)를 포함한다. 수신부(640)는 주파수 f_O가 기준 블럭에 의하여 결정되는 변조 및 복조클럭, 즉 국부발진(LO)주파수를 발생한다.

도 7은 수신부(640)로 동작할수 있는 수신기(700)의 바람직한 제1 실시예의 블럭도를 나타낸 것이다. 도 7에 도시된 바와같이 수신기(700)는 플-CMOS(full-CMOS) 저잡음 증폭기(710), N상 믹서(720A, 720B), 다상(예를들면, 800MHz) LO신호(예를들면 LO[0:11])를 발생하는 PLL(730), 제1 자동이득제어(AGC) 루프(740A, 740B)를 가진 가변 이득증폭기(VGA), 제2 AGC 루프(750A, 750B)를 가진 이득-여유도 필터(예를들면 4개의 3차 오더 Gm-C 타원필터), 다상 필터 구조를 가진 Gm-C 동조회로(760)를 포함한다. I채널 및 Q채널신호의 각각은 아날로그 디지털 컨버터(예를들면, 4비트 플래쉬 ADC)(770A, 770B)에 각각 접속되어 있다.

PLL(730)은 바람직하기로는 N-상 전압제어 발진기(VCO)(732), 위상주파수 검 출기(PFD) 및 차지펌프(736), 루프필터(738) 및 프리스케일러(734)를 포함한다. VCO(732)는 바람직하기로는 다중 피드백 루프VCO로서 VCO(732)의 각 VCO 셀은 바람직하기로는 광대역 2.4GHz CDMA 적용에 대하여 충분히 감소된 위상 잡음을 얻드록 짧은 상승/하강 시간과 큰 스윙(swing)을 포함한다. 프리스케일러(734)는 채널내의 대역폭에서 프랙쇼널 스퍼(fractional spur)을 방지하는 동안 분수-N 동작을 수행하는 다상 샘플링 분수-N 프리스케일러가 바람직하다. 그래서 PLL(730)은 채널 대역폭에서 프랙쇼널 스퍼없이 낮은 위상 잡음 2.4GHz WCDMA에 대하여 충분한 대역폭을 짜넣는다.

도 7에 도시된 바와같이, PLL(730)은 7개의 다른 채널주파수에 대하여 12-상 LO신호(LO[0:11])를 발생한다. N상 믹서는 쿼드라처 다운 컨버터가 바람직하며 도 7에 도시된 바와같이 하나는 I-채널용이고 다른 하나는 Q-채널용인 2개의 6-상 단일 평형 믹서(Six-phase single-balanced mixers)(720A, 720B)를 포함한다. 예를들면, 도 7에 도시된 바와같이, 6-상 믹서(720A)는 I채널용으로 800MHz 6상 LO신호를 수신한다. 따라서 12상 쿼드라처 다운컨버터(720)는 단상 2.4GHz LO신호를 수신하는 단일 평형 믹서의 기능을 제공한다. 이 예에서, 믹서(720A, 720B)는 CMOS VCO가 반송주파수 f_O의 주파수 2f_O/N(예를들면 3분의 1)에서 다상 클럭신호를 제공하도록 하여준다. 따라서, LO 및 그의 관련누설의 주전력은 VCO(732)가 800MHz에서 동작하기 때문에 2.4GHz(반송주파수)에서가 아니다. 그래서 수신기(700)의 바람직한 제1 실시예에서, DC 오프셋의 량은 VCO(732)의 2※f_O/N 주파수에 기인하여 극적으로 감소될수 있다.

도 7에 도시된 바와같이, 믹서(720A, 720B)는 기저대역의 RF 신호를 출력한다. 수신기(700)의 기저대역 구조는 제1 AGC 루프(740A)와 제2 AGC루프(750A)를 포함한다. AGC루프(740A)는 n-VGA단(예를들면, n=7)(742a, 742b, …,742n), n-DC 오프셋 상쇄루프(744a, 744b, …,744n)(예를들면 n=7)를 가지는 종속접속의 DC 오프셋 상쇄루프(744) 및 제1 피드백 루프(746)을 포함한다. 자동이득루프 제어장치의 부가적인 설명은 2000년 11월 6일자에 출원되어 계류중인 미국특허출원[Attorney Docket NO. GCT-11]에 제공되어 있으며 그의 내용은 참조로서 본발명에 통합된다. 제2 AGC 루프(750A)는 이득-여유도 4개의 3차오더 Gm-C 타원형 필터(752), DC 오프셋 상쇄루프(754) 및 제2 피드백 루프(756)를 포함한다. 제1 AGC 루프는 큰 인접 채널의 상태인 경우에 채널 선택 필터 전에 소망채널이 최대 이득을 달성하도록 하여주는 것이 바람직하다. 제2 AGC 루프는 큰 인접 채널 블록커 때문에 소망채널에 대한 이득손실을 보상하는 것이 바람직하다. Q채널용 수신기(700)의 기저대역구조의 제1 AGC 루프(740B)와 제2 AGC 루프(필터를 가짐)(750B)는 I채널과 동일구조를 가진다. 피드백 루프의 각각은 피크 검출기(746a, 756a), 차지펌프(746b, 756b) 및 루프필터(746c, 756c)를 포함한다.

도 8은 수신기(700)의 기저대역구조에 대한 신호흐름을 나타낸 도면이다. 도 8에 도시된 바와같이, 2개의 다른 상태가 예시되어 있다. 제1 상태에서, 입력 RF 신호(805)는 인접 채널전력(820)이 소망채널(810)의 전력보다 작거나 또는 같은 경우에 믹서(720)로부터 수신된다. 바람직하기로는 수신기(700)의 바람직한 제1 실시예에 따르면 소망채널은 제1 AGC 루프(740)로부터 주로 필요하게 되는 이득을 얻는다. 제2 상태에서, 입력 RF 신호(825)는 인접채널전력(840)이 소망채널(830) 보다도 더 큰 경우 믹서(720)로부터 수신된다. RF 신호(825)가 수신될 때, 제1 AGC루프(740)는 인접채널전력(840)이 허용되는 선형성한계에 도달될 때 까지 소망채널(830)을 증폭한다. 제2 AGC 루프(750)에서 AGC 루프는 허용되는 선형성한계에 의하여 제한되는 소망레벨까지 소망채널을 증폭하는 Gm-C 채널 선택필터에 합체되어 있다. 제1 및 제2 (예를들어 종속접속의)AGC 루프(740, 750)의 조건 및 동작을 선택적으로 제어함으로써 소망채널내의 RF 신호는 RF 신호(825)가 수신될 때에서도 RF 신호(805)로 이용할수 있는 최대 이득을 여전히 수신할 수 있다. 그래서 수신기(700)의 기저대역구조의 바람직한 제1 실시예는 2중 변환수신기에 의해 제공되는 이득을 얻는다.

또한, 제1 AGC 루프에서, VGA 루프의 최종 VGA로부터 출력되는 출력신호는, 도 8에 도시되어 있는 바와같이, VGA3으로 되돌아 입력된다. 그러나, 본발명은 이와같이 한정되는 의도는 아니다. 예를들면, 출력신호는 VGA1 이나 또는 모든 VGA 단과 같은 VGA 루프에서 이전의 VGA 들 중의 다른 하나로 되돌아가게 루프될 수 있다.

도 9는 수신기(700)의 이득 분포를 나타내는 도면이다. 도 9에 도시된 바와같이, 케이스1은 인접채널 블럭커의 진폭이 대역내 신호(in-band signal)와 같은 (예를들어, 또는 작은) 경우의 상태를 나타낸 것이다. 도 9에 도시된 바와같이, 수신된 대역내 신호(910)는 최소의 검출가능한 신호(MDS)인 값을 가진다. 마찬가지 로, 인접채널 블럭커(920)는 MDS 인 최초값을 가진다. 도 9의 케이스1에 도시된 바와같이, 대역내 신호(910)와 대역외 신호(out-band signal)(920) 모두 RF 단(930)에 의하여 G_RF dB(디시벨)의 이득으로 수신한다. 바람직한 실시예에서, RF 단(930)은 LNA(710)와 N상믹서(720)를 포함한다. 그래서, 도 9에서 케이스1의 점B로 도시된 바와같이, 대역내 신호와 대역외 신호(910, 920)는 믹서(720)의 출력단에서 (MDS+G_RF) dB을 가진 신호이다. G_RF는 RF부(930)에 의하여 제공되는 RF 이득으로서 정의된다.

AGC(940)는 전용의 선형성한계(932)까지 대역내 신호(910)와 대역외 신호(920) 모두를 증폭하는 제1 단 AGC이다. 케이스1에서, 인접채널 블럭커(예를들면, 대역외 신호(920))는 수신하는 충분한 증폭으로부터 대역내 신호(910)를 금지할수 없다. 그래서 대역내 신호(910) 및 대역외 신호(920) 모두 제1 AGC 루프단(940)의 출력 단자에서 (MDS+G_RF+G_AGC)dBm까지 증폭된다. G_AGC는 제1 AGC 루프(940)에 의한 AGC 이득이다. 따라서, 도 9에 도시된 케이스1에서의 제2 AGC 루프(950)에서, 대역내 신호는, 수신기(700)에 대한 전용신호 레벨에 부응하도록 충분한 증폭이 사전에 달성되어 있기 때문에 증폭되지 않는 것이 바람직하다. 바람직하기로는 제1 AGC 루프단(940)은 증폭을 달성하는 것이다. 그러나, 제2 AGC 루프(950)에서 인접채널 블럭커(920)는 부분적으로 필터링되어 진폭에서 감소하게 된다. 도 9에 도시된 바와같이 제2 AGC 루프(950)에서, 인접채널 블럭커(920)는 G_F가 제2 AGC 루프(950)에 의해 0으로 설정되기 때문에 증폭없이 필터단에서 필터 제거비(예를들면 4×R_F)에 의하여 제거되는 것이 바람직하다. G_F는 제2 AGC 루프(950)의 3차오더 타원형 필터의 여유도 이득이고 R_F는 3차 오더 타원형 필터의 제거비이다. 요약하면, 도 9에 도시된 케이스1에서, 제1 AGC 루프에 바람직하게 포함되어 있는 VGA의 이득은 필요하게 되는 다이나믹 레인지 G_AGC=D_All을 충분히 포함하는것이다. 단일칩 CMOS RF 수신기에서 D_All은 대역내 신호를 전달하는데 필요하게 되는 다이나믹 레인지이다. 그래서 도 9의 케이스Ⅰ에서 G_AGC는 D_All과 같다.

도 9의 케이스Ⅱ에서 도시된 바와같이, 인접채널 블럭커(980)의 진폭은 대역내 신호(970) 보다 BdB 만큼 더 크며, 이것은 필요하게 되는 인접채널 블럭킹비이다. 도 9의 케이스Ⅱ에 도시된 바와같이, 대역내 신호(970)의 MDS dBm과 대역외 신호(980)의 (MDS+B) dBm은 RF단(930)에 인가된다. 따라서 RF단(930)의 출력단(예를들면 믹서출력)에서, 대역내 신호(970)는 (MDS+G_RF)dBm의 이득을 가지며, 대역외 신호(980)는 (MDS+B+G_RF)dBm의 이득을 가진다. 케이스Ⅱ에서, 제1 AGC 루프(940)의 VGA는 바람직하기로는, 인접채널 블럭(980)의 진폭이 선형성한계(932)에 도달할때까지, 양신호(970, 980)를 증폭하는 것이다. 그결과, 제1 AGC 루프(940)의 출력(예를들면 VGA 출력 단자)에서, 대역내 신호(970)는 (MDS+G_RF+G_AGC) dBm을 가지며 대역외 신호(980)는 (MDS+G_RF+G_AGC+B) dBm의 이득을 가진다. 도 9의 케이스Ⅰ에 비하여, VGA 이득 V_AGC(케이스Ⅱ)는 VGA 이득 V_AGC(케이스Ⅰ) 보다 BdB 만큼 더 작다. 도 9의 케이스Ⅱ에 대한 제2 AGC루프(950)에서 이득-여유도 필터단(954)은, 바람직하기로는 필요하게 되는 블럭킹비인 BdB와 같은 4×G_F 만큼, 대역내 신호(970)를 증폭하는 것이 바람직하다. 대역외 신호(980)는 4×G_F 만큼 증폭되고 동시에, 제2 AGC 루프(950)내의 이득-여유도 필터에 의하여 4×G_F 만큼 제거되며 이결과, 전체 또는 순수 4×(F_R-G_F)의 제거를 하게 된다. 따라서 도 9에 도시된 수신기 기저대역 구조의 바람직한 제2 실시예에서 필요하게 되는 다이나믹 레인지는 제1 AGC 루프(940)(VGA)와 제2 AGC 루프(950)(이득-여유도 필터)에 해 분담되어서 필요하게 되는 다이나믹 레인지 D_All=G_AGC+4×G_F=G_AGC+B를 제공한다.

도 9에 도시된 수신기 기저대역구조의 바람직한 제2 실시예에서, 제2 AGC 루프(950)에 의하여 뒤따르게 되는 제1 AGC 루프를 나타내고 있지만, 본발명은 그와같이 한정되게 의도된 것은 아니다. 그래서 제2 AGC 루프(950)는 제1 AGC 루프(940) 이전의 RF부(930)의 믹서 후에 이어서 제공되어도 된다. 그러한 경우에, 대역내 RF 신호는 바람직하기로는 VGA 증폭기를 사용하여 AGC 루프(940)로부터의 이득전에 인접채널을 저지하기 위하여 바람직하기로는 Gm-C 필터에 의하여 제일먼저 처리된다.

상술한 바와같이, CMOS 수신기 구조 및 이를 사용하는 방법의 바람직한 실시예는 여러 가지 장점을 가진다. 바람직한 실시예에서, 직접 변환 수신기는 슈퍼-헤드로다인 수신기에 비교할 수 있는 SNR을 가지게 제공된다. 또한, 본발명에 따 른 기저대역 구조 및 이를 사용하는 방법의 바람직한 실시예에서, 충분한 SNR이 인접채널 전력 레벨에 관계없이 입력신호에 대하여 제공된다.

도 10은 본발명에 따른 CMOS LNA의 바람직한 제1 실시예를 나타낸 블럭도이며, 이 실시예는 바람직하게는 보다 양호한 선형성 및 이득 제어능력을 제공하며 인덕터없이 형성된다. CMOS LNA(1300)는 바람직하기로는 수신되는 RF 신호 입력 IN에 접속되는 입력 단자(1310), 입력 단자(1310)에 접속되는 제1 증폭단(1320), 제1 증폭단(1320)의 출력노드(1326)에 결합되는 제2 증폭단(1340) 그리고 바람직하기로는 RF 출력신호 OUT를 전송하는 출력 단자(1360)를 포함한다. 또한 CMOS LNA(1300)은 제1 및 제2 증폭단(1320, 1340)에 결합되는 이득제어기(1350)를 포함한다.

CMOS LNA의 바람직한 제1 실시예는 2개의 증폭단으로 구성되어 있으며, 이들 증폭단은 CMOS RF 통신 시스템에서 사용하기 위해 채택된 CMOS LNA(1300)에 대하여 소정이득을 얻을 수 있다. 제1 및 제2 증폭단(1320, 1340)의 각각은 바람직하기로는 동일구조를 가진다. 그러나 본발명은 그와같이 한정되게 의도된 것은 아니다. 도 10에 도시된 바와같이, 제1 증폭단(1320)은 출력노드(1326)와 제1 증폭단(1320)의 제1 증폭기회로(1324) 사이에서 결합되는 피드백루프(1322)를 포함한다. 피드백루프(1322)는 바람직하기로는 제1 증폭단(1320)의 출력노드(1325)의 DC바이어스 점을 확립한다.

제1 증폭단(1320)은 바람직하기로는, 특히 큰 RF 신호입력 IN 하에서 CMOS LNA(1300)의 다이나믹 레인지를 증가하도록 대칭의 CMOS 회로망을 포함한다. 또한 CMOS LNA(1300)의 이득은 이득제어기(1350)를 사용함으로써 제어될 수 있다. 바람직하기로는 이득제어기(1350)는 전류원 I를 포함한다. 이득제어기(1350)의 전류원 I에 의하여 제공되는 전류레벨은 바람직하기로는 제1 및 제2 증폭단(1320, 1340)의 모두에서 복사된다. 예를들면, 전류레벨은 전류미러 등을 하용하여 복사될수 있다.

도 11은 도 10의 CMOS LNA(1300)의 바람직한 제1 실시예를 더욱 상세하게 나타낸 회로도이다. CMOS LNA(1300)는 비 인버터 타입 LNA 일수 잇다. 도 11에 도시된 바와 같이, 제1 증폭회로(1324)는 전원전압 V_DD와 접지사이에서 직렬로 접속되는 4개의 트랜지스터(1400P1, 1400P2, 1400N2, 1400N1)를 포함한다. 입력 단자(1310)는 그의 드레인이 제1 증폭단(1320)의 출력 단자(1326)를 형성하도록 공통으로 접속되는 트랜지스터(1400P2, 1400N2)의 게이트 전극에 접속되어 있다. 또한 커패시터(1400C2)가 접지전압과 트랜지스터(1400P1, 1400P2)를 접속하는 정션 사이에 접속되어 있으며, 커패시터(1400C1)는 접지전압과 트랜지스터(1400N1, 1400N2)를 접속하는 정션 사이에 접속되어 있다.

제2 증폭단(1340)은 전원전압V_DD와 접지전압사이에서 직렬로 접속되는 4개의 트랜지스터(1400P3, 1400P4, 1400N3, 1400N4)를 포함한다. 또한 트랜지스터(1400P4, 1400N4)의 게이트전극은 각각 제2 증폭단(1340)의 출력노드를 형성하도록 공통으로 접속되는 드레인을 가지고 있으며, 제1 증폭단(1320)의 출력노드(1326)에 결합되어 있다. 도 14에 도시된 바와같이, 제2 증폭단(1340)의 출력노드는 또한 출력 단자(1360)이다. 또한, 커패시터(1400C4, 1400C3)는 접지전압과 트랜지스터(1400P3, 1400P4) 및 트랜지스터(1400N4, 1400N3)을 각각 접속하는 정션 사이에 접속되어 있다.

제1 증폭단(1320)의 피드백루프(1322)는 저항(1400R2), 커패시터(1400C6), 연산증폭기(OPAMP1)와 트랜지스터(1400N1)를 포함한다. 저항 (1400R2)은 제1 증폭회로(1324)의 출력노드(1326)와 OPAMP1의 비-반전 입력 사이에 접속되어 있다. 커패시턴스(1400C6)는 접지전압과 OPAMP1의 비-반전 입력 사이에 접속되어 있다. OPAMP1의 출력은 트랜지스터 1400N1의 게이트 전극에 접속되어 있고 OPAMP1의 반전입력은 전압노드1에 접속되어 있다.

도 11에 도시된 바와같이, 저항(1400R1)과 커패시터(1400C8)는 입력 단자(1310)와 접지사이에 접속되어 있다. 전압노드1은 저항(1400R1)과 커패시터(1400C8) 사이의 정션에 접속되어 있다. 저항(1400R2), 커패시터(1400C6), 연산증폭기(OPAMP1)와 트랜지스터(1400N1)를 포함하는 피드백루프(1322)는 제1 증폭단(1320)의 출력노드(1326)와 제2 증폭단(340)의 입력의 DC 바이어스점을 확립하며, 이 DC 바이어스점은 전압 노드1에 접속하기 위해 0.5V_DD로 조절되는 것이 바람직하다.

마찬가지 방식으로, 제2 증폭단(1340)의 피드백루프는 저항(1400R3), 커패시터(1400C7), 연산증폭기(OPAMP2) 및 트랜지스터(1400N3)를 포함하며, 이 트랜지스터(1400N3)는 그의 게이트 전극에서 OPAMP2의 출력을 수신한다. 피드백루프(1322)와 마찬가지로, 저항(1400R3)은 제2 증폭단(1340)의 출력노드와 OPAMP2의 비-반전 단자 사이에 접속된다. 커패시턴스(1400C7)는 접지전압과 OPAMP2의 비-반전단자 사이에 접속된다. OPAMP2의 반전단자는 전압노드1에 접속된다.

바람직하기로는 트랜지스터(1400P1~1400P4)는 PMOS형 트랜지스터이고, 트랜지스터(1400N1~1400N4)는 NMOS형 트랜지스터이다. 이해될수 있는 바와같이, 바람직한 실시예는 그와같은 트랜지스터형에 제한받지 않는다.

이득제어기(1350)는 트랜지스터(1400P5)와 전원전압 V_DD와 접지전압 사이에 직렬로 접속되는 전류원(1400IS)을 포함한다. 또한 트랜지스터(1400P5)의 게이트전극은 전류원(1400IS)에 접속되는 드레인 전극과 공통으로 결합된다. 또한, 트랜지스터(1400P5)의 게이트전극은 트랜지스터(1400P1)의 게이트 전극과 트랜지스터(1400P3)의 게이트 전극, 그리고 접지 전압에 접속되는 커패시터(1400C5)에 공통으로 접속된다.

제1 및 제2 증폭단(1320, 1340)의 0.5V_DD 바이어스 및 대칭 PMOS와 NMOS 회로망은 PMOS 및 NMOS 회로망이 입력 단자(1310)에서 수신되는 큰 RF 신호입력하에서 특히 증가 또는 최대의 헤드-룸(head-room) 및 증가 또는 최대의 다이나믹 레인지를 가지도록 대칭 동작점을 가능하게 한다. 0.5V_DD 바이어스는 또한 트랜지스터(1400N2, 1400P2, 1400N4, 1400P4)가, 큰 RF 입력신호의 수신시에도 포화영역에서 동작하도록 하여준다.

제1 증폭단의 합성이득은 트랜지스터(1400P2) 및 트랜지스터(1400N2)의 전달 콘덕턴스(예를들면 gm_400P2+gm_400N2)와 트랜지스터(1400P2, 1400N2)의 병렬 결합의 합성 출력 임피던스(예를들면, ro_400P2 ∥ ro_400N2)로 결정될수 있으며, 이것은 GAIN_lst=(gm_400P2+gm_400N2)×(ro_400P2 ∥ ro_400N2)로 된다. 마찬가지로 방법으로 제2 증폭단의 이득은 GAIN_2nd=(gm_400P4+gm_400N4)×(ro_400P4 ∥ ro_400N4)로 된다. CMOS LNA(1300)의 바람직한 제1 실시예가 대칭구조를 가지지 않으면, 풀다운(full-down) 및 풀업(full-up) 조건은 다른 헤드-룸 및 다른 특성을 가지게 되며, 이것은 풀다운 및 풀업 조건에 따라 신호 왜곡을 발생하게 되고 그와같은 CMOS LNA의 선형성을 감소시킨다.

또한 CMOS LNA(1300)의 바람직한 제1 실시예의 이득은 전류원(1400IS)의 값을 변경함으로써 제어될수 있다. 전류원(1400IS)로부터의 전류레벨은 바람직하기로는 트랜지스터(1400P5, 1400P3, 1400P1)으로 구성되는 전류 미러를 통하여 제1 및 제2 증폭단(1320, 1340)의 각각에 복사될수 있다. 전류원(1400IS)의 값을 증가시킴으로써, 트랜지스터(1400P2, 1400N2, 1400P4, 1400N4)의 전달 컨덕턴스가 증가하며, 이것은 이득에 있어서의 증가를 초래한다. 커패시터(1400C6, 1400C7)는 제1 증폭단(1320)과 제2 증폭단(1340)의 2개 피드백 루프를 각각 안정화시키기 위하여 사용되는 것이 바람직하다. 커패시터(1400C1~1400C5, 1400C8)는 AC 접지를 만들도록 사용되는 것이 바람직하다.

상술한 바와같이, CMOS LNA와 이를 사용하는 방법의 바람직한 실시예는 바로 선택된 주파수에서가 아니라 광범위한 주파수 범위에 대하여 소정의 이득을 제공하여 준다. 또한, 더욱 높은 이득이 필요하게 되는 경우, CMOS LNA의 단수가 증가될수 있다. 또한, 이득 제어기에 대한 대안의 실시예가 본발명에 따라 사용될수 있다. 예를들면, 이득은 각단의 부하 커패시턴스를 설치하고 제어함으로써 제어될수 있다. 부하 커패시턴스 제어를 위한 회로는 패스 트랜지스터(pass-tianistor)와 커패시터의 직렬 접속에 의하여 구현될수 있고, 패스 트랜지스터의 게이트 전극의 전압은 유효부하 커패시턴스를 제어하도록 제어될수 있다.

상술한 바와같이, 본발명에 따른 CMOS LNA 및 이를 사용하기 위한 바람직한 실시예는 여러 가지 장점을 가진다. 본발명에 따른 바람직한 상기 실시예는 인덕터를 사용하지 않는 CMOS LNA를 제공하여 준다. CMOS LNA의 바람직한 실시예는 간단한 제조공정을 사용할 수 있다. 또한 상기 CMOS LNA의 바람직한 실시예는 소망의 이득을 얻는 동안 대칭의 풀다운 및 풀업 동작을 허용하여 주는 대칭 증폭단을 가진다. 더욱이나 상기 바람직한 실시예는 증가된 선형 성능을 제공하여 준다.

도 12A는 본발명의 바람직한 제1 실시예에 따른 VCO-믹서구조를 나타낸 블럭도이다. 이구조는 RF 통신 시스템을 위해 사용될수 있다. 상기 구조는 다상 전압제어 발진기(VCO)(2100)와 다상 믹서(2200)를 포함한다. 다상 믹서(2200)는 차동 증폭기회로(2200A)와 결합회로(2200B)를 포함한다.

f_REF=f_O인 기준주파수를 가지는 기준 클럭신호가 사용될 때, 다상 VCO(2100)는 Z*f_O/N의 주파수를 가지는 복수의 N상 클럭신호 LO(i=0~N-1)를 발생하며, 여기서 N=N_D*2 이고 N_D는 다상 VCO(2100)의 지연 셀의 수와 같다. 즉, VCO(2100)는 주파수 f_O는 2*f_O/N으로 감소시킨다. 주파수 2*f_O/N은 다상 VCO의 위상 잡음을 감소시키고 주파수 범위를 증가시킨다.

주파수 2*f_O/N을 가지는 복수의 다상 중간클럭신호 LO(0), LO(1), …, LO(N-1)이 다상믹서(2200)의 결합회로(2200B)로 입력되고, 입력신호, 예를들면, RF 신호 RF₊와 RF_-가 차동증폭회로(2200A)로 입력된다. 차동증폭회로(2200A)는 무선주파수 신호 RF₊와 RF_-를 차동적으로 증폭한다. 결합회로(2200B)는 바이어스 전압(V_Bias )에 대응하여서 바람직하기로는 N상 중간클럭신호 LO(0)~LO(N-1)를 결합하여서 원래의 주파수 f_O를 가지는 출력 클럭신호 LOT₊와 LOT_-를 발생한다. 그 다음 믹서(2200)는 출력클럭신호 LOT₊와 LOT_- 그리고 RF 신호 RF₊와 RF_-의 곱셈을 한다.

도 12B는 바라직한 제1 실시예에 따른 VCO-믹서구조(2100, 2200)의 회로도를 나타낸 것이다. 다상 VCO(2100)는 직렬로 접속된 지연 셀(2100, 2100ND)의 수 N_D를 포함한다. 그와같은 구조에 토대로하여, 다상 VCO는 2*f_O/N의 주파수를 가지는 복수의 N상 중간클럭신호 LO(0)~LO(N-1)를 발생한다. 주파수 제어신호를 발생하는 VCO(2100)용의 제어회로는 위상 주파수 검출기(2054), 차지펌프(2056) 및 지연 셀(2100₁~2100_ND)의 각각에 주파수 제어 신호를 출력하는 루프필터(2058)를 포함한다. 위상주파수 검출기(2054)는 기준클럭신호 f_ref와 VCO 클럭신호 f_vco를 기준 클럭분주회로(2052)와 VCO 클럭분주회로(2053)로부터 각각 수신한다. 클럭신호 LO(0)~LO(N-1)의 주파수 2f_O/N은 M'/K'(f_ref)=2f_O/N으로 표시된다. 그래서, 주파수 f_O는 기준클럭신호 f_ref와 분주회로(2052, 2053)에 토대로 된 것이다. 즉 f_vco는 분주회로(2052, 2053)의 M'/K'로 설정함으로써 2f_O/N 일 수 있다.

다상믹서(2200)의 차동 증폭회로(2000A)는 2개의 차동증폭기(2200A, 2200A₂)에 각각 접속되는 2개의 부하저항(R1', R2')을 포함한다. 차동증폭기(2200A₁)는 2개의 NMOS 트랜지스터(2210, 2212)를 포함하고, 차동 증폭기(2200A₂)는 2개의 NMOS 트랜지스터(2214, 2216)를 포함한다. NMOS 트랜지스터(2210, 2216)의 드레인은 부하저항(R1', R2')에 각각 접속되며, NMOS 트랜지스터(2210, 2216)의 게이트는 RF 신호 RF₊를 수신하기 위해 접속된다. 또한, NMOS 트랜지스터(2212, 2214)의 드레인은 각각 부하저항(R2', R1')에 접속되고 그 게이트는 RF신호 RF_-를 수신하기 위해 접속된다. NMOS 트랜지스터(2210,2212)와 NMOS 트랜지스터(2214, 2216)의 소오스는 서로 및 다상 믹서의 결합회로(2200B)에 접속된다.

차동증폭기(2200A₁, 2200A₂)는 보다더 정확한 출력신호 OUT_- 및 OUT₊ 가 얻어질수 있도록 RF 신호 RF₊ 및 RF_-를 각각 차동적으로 증폭한다. 또한 차동증폭은 RF 신호 RF₊ 및 RF_-에 부가될수 있는 잡음을 제거한다. 도 12B에 도시된 바와같이, 믹서(2200)는 다상 2중 평형 믹서(multi-phase double-balanced mixer)형태이다. 이 와같은 바람직한 실시예에서, 2개의 차동증폭기(2200A₁, 2200A₂)가 포함되어 있지만, 본발명은 대안의 실시예에서 다만 하나의 차동증폭기를 사용하여도 달성될수 있다.

결합회로(2200B)는 바이어스 NMOS 트랜지스터(2232, 2234), 바이어스 NMOS 트랜지스터(2232, 2234)에 결합되는 제1 결합유닛(2200B₁) 및 제2 결합유닛(2200B₂) 그리고 제1 및 제2 결합유닛(2200B₁, 220B₂)에 접속되는 전류원 I_S1을 포함한다. 제1 결합유닛(2200B₁)은 복수의 트랜지스터 유닛(2220₀, 2220₂, …, 2220_N-2)을 포함하고, 제2 결합유닛(2200B₂)은 복수의 트랜지스터유닛(2220₁, 2220₃, …, 2220_N-1)을 포함한다.

바림직하기로는 복수 결합유닛의 각각은 복수의 직렬 접속의 트랜지스터를 포함하여, 직렬로 접속된 트랜지스터들은 복수 트랜지스터 유닛의 직렬 접속 트랜지스터들과 병렬로 결합된다. 바람직하기로는 각 트랜지스터 유닛은 2개의 직렬 접속 트랜지스터를 포함한다. 그래서, 바람직한 실시예에서, 각각의 결합 회로(2200A₁, 2200B₂)에서 전체 N/2개의 트랜지스터 유닛이 있으므로 NMOS 트랜지스터의 전체수는 2*N이다.

바이어스 NMOS 트랜지스터(2232, 2234)의 게이트는 바이어스전압 V_Bias를 수신하기 위하여 결합되어 있고, 제1 및 제2 복수 트랜지스터 유닛의 게이트는 2*f_O/N의 주파수를 가지는 상응하는 N상 중간 클럭신호 LO(i) 및 /LO(i)를 수신하기 위해 결합되며, 여기서 /LO(i)=LO(N/2+i), i=0.1…, N/2-1 이다. 이와같은 바람직한 실시예에서, 바이어스 NMOS 트랜지스터(2232, 2234)는 에러 방지를 위해 포함되어 있지만, 그와같은 트랜지스터는 대안의 실시예에서 생략될수 있다. 또한 결합회로(2200B)의 2*N개 NMOS 트랜지스터들의 순차적인 ON-OFF 동작은 NAND 로직회로와 등가이며, 이들은 다른 등가의 로직회로와 대안 실시예에서의 구조로 서로 바꿀수 있다.

도 12의 전체 구조는 단일칩상에, 즉 CMOS 기술을 사용하여 단일 반도체 기판상에 다상 VCO(2100)와 다상믹서(2200)의 집적화를 허용하여준다. 그와같은 구조와 레이아웃은 기생 커패시턴스에 의하여 야기된 잡음을 포함하는 잡음을 감소시켜준다. 상술한 바와같이, 차동증폭회로(2200A)에서 RF 신호 RF₊ 및 RF_-를 사용하는 차동증폭기는 잡음을 감소시킨다.

2*f_O/N의 주파수를 가지는 N상 중간클럭신호 LO(i)에 대한 기준 주파수의 감소는 잡음을 감소시킨다. 복수의 트랜지스터가 CMOS 기술을 사용하여 반도체 기판과 같은 동일 기판상에 형성될 때, 복수의 P-N 정션은 기판내에 형성된다. 기생 커패시턴스는 대부분 P-N 정션에 존재한다. 트랜지스터의 게이트에 인가되는 신호의 주파수가 매우 높으면, f_O의 보다 더 높은 주파수는 2*f_O/N의 감소된 주파수에 비하여 훨씬 많은 잡음을 발생시킨다.

또한, 차동증폭회로(2200A)와 결합회로(2200B)의 동작은 f_O의 주파수를 가지는 출력클럭신호 LOT₊와 LOT_-에 따라 달라지며, 이들 출력클럭신호는 2*f_O/N의 주파수를 가지는 N상 중간클럭신호 LO(i)를 결합함으로써, 각각 제1 결합회로(2200B₁) 및 제2 결합회로(2200B₂)에 의하여 제공된다. 바이어스 전압 V_Bias가 인가될 때, NMOS 트랜지스터(2232, 2234)는 출력클럭신호 LOT₊와 LOT_-에 근거하여 턴온 및 턴오프 된다. NMOS 트랜지스터(2210, 2212, 2214, 2216)가 게이트전극에 인가된 RF 신호 RF₊ 및 RF_-에 의해 턴온 되지만, RF 신호 RF₊ 및 RF_-와 출력신호 OUT₊ 및 OUT_-를 발생하기 위한 출력클럭신호 LOT₊ 및 LOT_-의 증폭은 바이어스 NMOS 트랜지스터(2232, 2234)가 클럭신호 LOT₊ 및 LOT_-에 의하여 턴온될 때 수행된다.

도 13은 N_D=3이고 N=6일때의 다상 VCO 및 다상 믹서에 대한 바람직한 제2 실시예를 나타낸 것이고, 도 14A~14H를 도 13의 바람직한 실시예에 대한 동작 타이밍도를 나타낸 것이다. 도시된 바와같이, 다상 VCO(2110)는 6상의 중간 클럭신호 LO(0)~LO(5)를 발생하도록 3개의 지연 셀(2110₁~2110₃)을 포함한다. 지연 셀(2110₁~2110₃)(즉 지연 셀 2110₁)에 대한 5개의 트랜지스터를 포함하는 예시적인 회로가 또한 도시되어 있다. 단지 예시 목적을 위해, 입력 클럭신호가 1.5GHz의 주파수를 가지면, 6상의 중간 클럭신호 LO(0)~LO(5)가 0.5GHz의 주파수를 가지게 된다.

6상 믹서(2250)는 차동증폭회로(2250A)와 결합회로(2250B)를 포함한다. 차동증폭회로(2250A)는 각각부하저항 R₃과 R₄에 결합되는 NMOS 트랜지스터(2260, 2262)를 가지는 제1 차동증폭기(2250A₁)와 NMOS 트랜지스터(2264, 2266)을 가지는 제2 차동증폭기(2250A)를 포함한다. 결합회로(2250B)는 전류원 I_S2에 공통으로 결합되는 제1 결합유닛(2250B₁)과 제2 결합유닛(2250B₁)을 포함한다. 제1 및 제2 결합유닛(2250B₁, 2250B₂)는 바이어스 전압 V_Bias에 의하여 바이어스되는 바이어스 NMOS 트랜지스터(2282, 2284)를 각각 통하여 제1 및 제2 차동증폭기(2250A₁, 2250A₂)에 결합된다. 제1 및 제2 결합유닛(2250B₁, 2250B₂)은 누적하면 전체 12개의 트랜지스터를 가진 6개의 트랜지스터 유닛(2270₀~2270₅)를 포함한다.

도 14A~14F에 도시된바와 같이, 6상 VCO(2110)는 f_O/3의 감소된 주파수를 가지는 6상 중간 클럭신호 LO(0)~LO(5)를 발생한다. 6상 믹서(2250)는 6상 중간 클럭신호 LO(0)~LO(5)와 RF 신호 RF₊ 및 RF_-를 수신한다. 각 중간클럭신호 LO(0)~LO(5)와 /LO(0)~/LO(2)가(여기서 /LO(0)=LO(3), /LO(1)=LO(4), /LO(2)=LO(5)) 제1 및 제2 결합 유닛(2250B₁, 2250B₂)의 상응하는 트랜지스터에 인가된다. 제1 및 제2 결합유닛(2250B₁, 2250B₂)은 f_O/3의 주파수를 가지는 6상 중간클럭신호 LO(0), LO(1), …LO(4), LO(5)를 결합하여 주파수 f_O를 가지는 출력클럭신호 LOT₊와 LOT_-를 발생한다.

도 14A~14H에 도시된 바와같이, LO(0)가 하이이고 LO(1)이 로우(LO(4)=하이)일 때, 2개의 출력신호 LOT₊와 LOT_-는 각각 로우와 하이이다. LO(1)이 하이이고 LO(2)가 로우(LO(5)=하이)일 때, 출력신호 LOT₊와 LOT_-는 각각 하이와 로우이다. LO(2)가 하이이고 LO(3)가 로우(LO(0)=하이)일 때 출력신호 LOT₊와 LOT_-는 각각 로우와 하이이다. LO(3)이 하이이고 LO(4)가 로우(LO(1)=하이)일 때 출력신호 LOT₊와 LOT_-는 각각 하이와 로우이다. LO(4)가 하이이고 LO(5)가 로우(LO(2)=하이)일 때 믹서(2503)의 출력신호 LOT₊와 LOT_-는 각각 로우와 하이이다. L0(5)가 하이이고, LO(0)이 로우(LO(3)=하이)일 때, 출력신호 LOT₊와 LOT_-는 각각 로우와 하이이다.

결합회로에서 NMOS 트랜지스터의 각쌍은 순차적으로 턴온되며, 이것에 의하여 도 14G와 14H에 도시된 바와같이, 출력시호 LOT₊와 LOT_-를 생성한다.

도 15는 본발명에 따른 다상 단일 평형 믹서의 바람직한 제3 실시예를 나타낸 것이다. 다상 믹서(2500)의 바람직한 제3 실시예는 단일 평형 믹서형이다. 다상 믹서(2500)는 바람직하기로는 N상 2*f_O/N MHz LO클럭(LO[O:N-1])과 RF 신호를 수신하고 동일한 단일 평형 믹서의 곱셈을 수행하며, 이 믹서는 단상 f_o MHz LO 클럭 및 RF 신호를 수신한다.

다상 단일 평형믹서(2500)는 바람직하기로는 부하 블럭(2510), 스위치 어레 이 블럭(2520), 잡음 감소블럭(2530) 및 입력블럭(2540)인 4개의 기능블럭을 포함한다. 도 15에 도시된 바와같이, 부하블럭(2510)은 바람직하기로는 2개의 PMOS 트랜지스터(2511, 2512) 및 2개의 부하저항(2513, 2514)을 포함한다. 2개의 PMOS 트랜지스터(2511, 2512)는 소오스 전압 V_DD에 결합된 소오스 전극과 같이 공통으로 결합되는 게이트 전극을 가진다. 부하저항(2513, 2514)은 각각 PMOS 트랜지스터(2511, 2512)의 게이트 전극과 드레인 전극 사이에 각각 결합한다.

PMOS 트랜지스터(2511, 2512)는 바람직하기로는 고임피던스를 제공하도록 포화영역에서 동작하며 저항(2513, 2514)은 부하 저항의 역할을 한다. 저항(2513)과 PMOS 트랜지스터(2511)의 출력 임피던스의 병렬 결합은 트랜지스터(2511)의 출력 임피던스가 저항(2513)에 비하여 크기 때문에 바로 저항(2513)의 저항값에 근접하여 동작한다. 마찬가지로, 저항(2514)과 트랜지스터(2512)의 출력 임피던스의 병렬 결합은 바로 저항(2516)의 저항값에 근접한다. 트랜지스터(2511, 2512)의 드레인 전극은 각각 다상 클럭의 곱셈을 수행하는 스위치 어레이 블럭(2520)의 제1 및 제2 스위치 회로망(2520A, 2520B)에 각각 결합된다. 제1 스위치 회로망(2520A)은 복수의 트랜지스터 유닛(25220, 25222, …, 2522_N-2)을 포함하고 제2 스위치 회로망(2520B)은 제2 복수의 트랜지스터 유닛(2522₁, 2522₃, …, 2522_N-1)을 포함한다.

바람직하기로는 N상 단일 평형 믹서(2500)는 N상 클럭신호 LO[0:N-1]와 RF 신호를 수신한다. 6상 믹서에서, LO 신호는 LO[0:5]이다. 도 14G~14H에 도시된 바와같이, 스위치 어레이 블럭(2520)은 그의 주파수가 2*f_O/N인 N상 LO 신호를 사용함으로써 그의 주파수가 F_O인 단상 신호를 인가하는 것과 동일한 결과를 얻는 메가니즘을 제공하여 준다. 본발명의 바람직한 제3 실시예에 따른 N상 단일 평형 믹서(2500)는 N상 LO 신호에 의해 제어되는 N개의 스위치를 포함한다. 제1 스위치 회로망(2520A) 내의 N/2개 스위치중의 하나(2522i)와 제2 스위치 회로망(2520B) 내의 N/2개 스위치중의 하나(2522j)는 도 14A~14F에 도시된 바와같이 매 상간격에서 번갈아 턴온된다. 그결과, 도 14G~14H에 도시된 바와같은 가상의 파형 LOT₊와 LOT_-가 출력 단자 IOUT_-와 IOUT₊에서의 다상 동작에 의하여 각각 얻어진다.

바람직하기로는, 스위치(25220~2522_N-1)의 각각은 적어도 제1 및 제2 복수 직렬 결합 트랜지스터를 포함한다. 그래서, 도 15에 도시된 바와같이, 스위치(2522₀-2522_N)의 각각은 트랜지스터(2524D)와 직렬로 접속되는 트랜지스터(2524B)와 트랜지스터(2524C)와 직렬로 접속되는 트랜지스터(2524A)를 포함한다. 또한, 트랜지스터(2524A, 2524D)의 게이트 전극은 대응하는 다상 클럭신호 LO(예를들면 LO(0))을 수신하도록 공통으로 결합되고, 트랜지스터(2524B, 2524C)의 게이트 전극은 대응하는 다상 클럭신호 LO(예를들면 LO(1))를 수신하도록 공통으로 접속된다.

트랜지스터(2524A, 2524B)는 출력 단자 IOUT_-에서 부하블럭(2510)에 접속되는 소오스 전극을 더 가지고 있으며, 트랜지스터(2524C, 2524D)는 노드(2526)에 접속되는 소오스 전극을 가지고 있다.

바람직하기로는 스위치(2522₀~2522_N-1)의 각각은 4개의 NMOS 트랜지스터를 포함한다. 그래서, 바람직한 제3 실시예에서는 제1 및 제2 스위치 회로망(2520A, 2520B)의 각각에서 N/2개의 스위치가 있으므로, 전체의 NMOS 트랜지스터의 수는 4*N이다. 또한, 스위치(2522₀~2522_N-1)의 각각은 대칭 NMOS 트랜지스터들을 포함하고 있으므로 스위치(2522₀~2522_N-1)의 각각의 2 입력포트(2525A, 2525B)에 동일한 또는 대칭의 전기적인 조건을 제공하여준다.

잡음 감소블럭(2530)은 바람직하기로는 그의 게이트 전극이 바이어스 전압 V_Bias로 접속되는 종속접속의 NMOS 트랜지스터(2531)를 포함한다. 잡음 감소블럭은 입력 RF 신호(2550)에 결합하는 잡음을 금지시키기 위하여 스위치 회로망(2520)으로부터 입력블럭을 분리시키도록 동작한다. 바람직한 제3 실시예에서 바이어스 NMOS 트랜지스터(2531)는 에러를 방지하기 위해 포함되어 있지만, 바이어스 전압 V_Bias에 의하여 인에블되는 그와같은 트랜지스터들은 대안의 실시예에서 생략될수 있다.

입력블럭(2540)은 바람직하게는 게이트전극에서 저잡음 증폭기로부터 RF 입력신호(2550)를 수신하기 위하여 결합된 NMOS 트랜지스터(2541)를 포함한다. 트랜지스터(2541)는 트랜지스터(2531)와 접지전압사이에 접속되어 있다. 트랜지스터(2540)의 입력전압은 트랜지스터(2541)의 전달콘덕턴스에 의하여 전류레 벨로 변환된다. 2*f_O/N의 주파수를 가지는 복수의 N상 클럭신호 LO(0), LO(1), …, LO(N-1)이 다상믹서(2500)의 스위치 어레이 블럭(2520)으로 입력되며 RF 입력신호(2550)가 트랜지스터(2541)로 입력된다.

스위치 어레이 블럭(2520)이 바람직하기로는 출력 단자 IOUT_-와 IOUT₊에서 바이어스전압 V_Bias를 수신하는 트랜지스터(2531)에 대응하여 원래의 주파수 f_O를 가지는 출력 클럭신호 LOT₊와 LOT_-를 발생하도록 N상 클럭신호 LO(0)~LO(N-1)를 결합할 때, 부하블럭(2510)은 RF 입력신호(2500)를 증폭할수 있다.

그다음 믹서(2500)는 출력클럭 LOT₊ 및 LOT_-와 RF 입력신호(2550)의 곱셈을 수행한다. 그결과, 다상 단일평형믹서(2500)가 감소된 주파수의 다상 LO 클럭신호를 사용함으로써 높은 주파수 f_O를 인가하는 것과 동일한 동작을 수행할수 있다.

한예로서, RF 통신 시스템에서, 도 16에 도시된 12상 쿼드라처 다운 컨버터가 본발명의 바람직한 제3 실시예에 따라 2개의 6상 단일 평형 믹서(2600A, 2600B)로 구성될수 있다. 도 16에 도시된 바와같이, 6상 LO 신호(LO[0,2,4,6,8,10])는 I채널 다운 컨버전용으로 사용되고 나머지 6상 LO 신호(LO[1,3,5,7,9,11])는 Q채널 다운 컨버전용으로 사용된다. 주파수 f_O/3를 가지는 6상 LO 신호를 사용하는 도 16에서의 6상 믹서의 각각은 foMHz 단상 LO 신호를 사용하는 단일 평형 믹서와 동일한 기능을 수행한다. 믹서구조의 바람직한 제3 실시예는 감소된 상승/하강 시간을 가지는 큰진폭 LO[0:11] 신호의 사용을 허용하여 주므로 믹서 변환이득을 증가시키고 잡음을 감소시킨다. I 및 Q 출력 단자 IOUT_-, IOUT₊, QOUT_- 및 QOUT₊에서 보다 정확한 출력신호를 제공하기 위하여 저항 및 커패시터쌍(2670)이 RF 신호(2650)의 입력경로에 부가될수 있다. 또한 부하블럭(2610)은 대안의 실시예에서 믹서(2600A, 2600B)에 의하여 분담될수 있다.

대안으로, 본발명에 따른 다상믹서의 바람직한 제4 실시예에서, 2개의 2중 평형믹서가 도 17에 도시된 바와같이 쿼드라처 다운컨버터를 구성하기 위해 사용될수 있다. 2중 평형믹서(2700)는 단일의 RF 입력을 수신할수 있는 단일 평형믹서(2500, 2600)와는 대조적으로 차동 RF 입력 RF₊, RF_-를 수신한다. 도 17에 도시된바와같이, 다상 2중 평형믹서(2700)는 제1 및 제2 스위치 어레이(2720)에 공통으로 결합된 단일부하블럭(2710)을 짜넣는다. 각스위치(2722)는 바람직한 제2 실시예와 유사한 구조를 사용한다. 또한 차동 RF 입력 접지사이에 결합된 전류원(2780)은 성능 특성을 향상시키기 위해 짜넣는다.

상술한 바와같이, 믹서 및 이를 사용하는 바람직한 실시예는 여러 가지 장점을 가진다. 바람직한 실시에는 튼튼하고 낮은 잠음의 VCO 및 믹서를 단일 기판상에 바람직하기로는 CMOS 기술을 사용하여 반도체 기판상에 제조되도록 하여준다. 상기 바람직한 실시예는 다상 중간 클럭신호의 주파수가 반송 신호주파수 및 변조주파수로부터 벗어나 있기 때문에 입력신호와 입력 클럭신호에 의하여 야기된 간섭을 감소시킨다. 위상동기 루프(PLL) 주파수 범위가 감소된 주파수의 다상 클럭신호 주파수에 근거하고 있기 때문에 위상동기 루프(PLL) 주파수 범위는 증가될수 있다. 더욱이나, 그와같은 결과 RF 통신 시스템에서의 RF 전단의 채널선택능력을 증가시킬수 있다.

도 18A는 본발명의 바람직한 실시예에 따른 DC 오프셋 상쇄회로(3200)의 블럭 레벨도이다.

도 18B는 도 18A의 DC 오프셋 상쇄회로(3200)의 개략도이다. 도 18A 및 도 18B에 도시된 바와같이, DC 오프셋 상쇄회로(3200)는 직렬로 접속된 복수의 이득단(3210)을 포함한다. 그러나 단일 서브 피드백 루프대신에, 각각 이득단(3210)은 각각의 이득단(3210)의 DC 오프셋을 제거하기 위하여 그 자신의 서보 피드백 루프와 DC 오프셋 상쇄회로(3220)를 가진다. 다른 바람직한 실시예에서, 각 이득단(3210)은 가변 이득증폭기(VGA)를 포함하고 각 DC 오프셋 상쇄회로(3220)는 고역 통과 필터를 포함한다.

전압 V_in을 가진 입력신호는 각 이득단(3210)에서 증폭된다. 각각의 이득단(3210(i))은 Ai의 이득을 가지며 전체 AGC 루프 이득은 수학식 1과 같이 표시된다.

각 이득 단(3210)에 대한 전달함수는 다음과같다.

이득단(3210)이 종속접속되기 때문에 이득단 3210(N)의 갯수를 가지는 AGC 루프(3200)에 대한 전체의 전달함수는 수학식 2와 같이 된다.

각 이득단의 차단 주파수 f_ci는 수학식 3과 같이된다.

그리고 각 이득단의 상기 컷오프 주파수 f_ci는 바람직하기로는 전성능을 최상으로 하기위해 실질적으로 동일하다. 바람직한 이 실시예에 따른 AGC의 전 커패시터 값은 이득단 N의 수 각각에 대한 커패시턴스 C_i의 합이다. 전체 커패시턴스의 비율은 바람직한 실시예의 DC 오프셋 상쇄회로에 대하여 필요하게 되는 커패시턴스 값을 나타낸다. 이 비율은 수학식 4와 같이 표시된다.

여기서 C_r은 관련기술의 DC 오프셋 상쇄회로에 대한 커패시턴스 값을 나타내 며 C_m은 다수의 DC 오프셋 상쇄 로프(3220)를 가진 본발명의 바람직한 실시예에 대한 커패시턴스 값을 나타낸다.

수학식 4에 따라, 이득단(3210)의 수 N가 증가할 때 분자는 지수적으로 증가하지만 분모는 선형적으로 증가한다. 그래서 전 커패시턴스 값은 이득단(3210)의 수 N가 증가함에 따라 지수적으로 감소한다.

따라서 본발명의 바람직한 실시예에 커패시턴스 값은 이득단의 단지 적절한 수에 대하여 수 오더(order)의 크기만큼, 관련 기술의 커패시턴스 값보다 더욱작다.

본발명의 바람직한 실시예의 또하나의 장점은 DC 오프셋 제거량이 관련기술의 단일 서브 피드백 방법에 있어서 보다 상기 바람직한 실시예가 더욱 크다는 점이다. 수학식 4에 근거하여 DC 오프셋은, 관련기술의 전 단일 피드백 루프의 모든 이득단에 대하여 20dB/decade으로 감소하는 것과는 대조적으로 각 이득단(3220)에 대하여 20dB/decade로 감소한다. 즉 DC 오프셋의 량은 관련기술의 방법에 있어서보다 본발명의 상기 바람직한 실시예에서 약 N배 더 크다. 이것은 차단주파수와 DC 오프셋 제거량 사이의 교환을 실질적으로 제거하여주는 이점이 있다. 본발명의 바람직한 실시예에서의 큰 롤오프 레이트(roll-off rate)는 낮은 차단주파수의 경우에세도 DC 오프셋을 충분히 억제하게 하여준다. CMOS 링발진기의 위상잡음의 해석방법은 다음과 같은 수학식 5(Lesson's Equation)를 사용할수 있다.

반송주파수(f_O)로부터 충분히 작은 주파수 오프셋에서, (1/△ω)³에 비례하는 제1 부가 있다. 제1 부는 장치의 1/f_O 잡음에 의하여 발생된다. 제1 부(1/△ω)³다음에, (1/△ω)²에 비례하는 곡선을 가지는 제2 부가 있다. 또한 위상 잡음 스펙트럼은 위상잡음 △ω의 자승과 같이 계속하여 떨어지기 보다는 오히려 제3 부의 큰 주파수 오프셋 동안 결국에는 없어지게 된다.

그와같은 노이즈 플로오(noise floor)는 VCO와 측정장치 사이에 설치된 어떤 능동소자(버퍼와 같은)에 관련된 잡음으로 인한 것일수 있거나, 또는 측정장치 그자체에서 한계를 나타낼수도 있다. 인자 F는 실험에 의한 것이며 발진기에 따라 상당히 변한다. 따라서 F값은 측정으로 결정되어야 한다. 수학식 1에 따르면 Q헥터를 증가하는 것이나, 신호진폭을 증가하는 것이나 또는 중심주파수를 감소시키는 것은 위상잡음을 감소시키는 방법이다.

VCO 위상 잡음해석을 위한 또하나의 모델(HAJIMIRI)은 발진기신호의 위상변위가 언제 임펄스 잡음이 인가되어 있느냐에 따라 다르게 되는 것을 주장하는것이다. 그래서 위상 잡음 해석은 시간에 따라 변하며 수학식 5(Lesson's equation)와 같은 선형 시불변(linear time-invariant) 잡음해석의 단점이 명백하게 된다. 선형성이라는 가정이 양호하게 유지되는 범위에는 위상변위량은 잡음 임펄스의 진폭 에 비례하고 전체 신호전하에 역비례하여 변한다. 그래서 위상변위에 대한 임펄스 응답은 수학식 6으로 표현될수 있다.

여기서 q_max는 신호의 최대 전하변위이고, u(t)는 유닛스텝(unit step)이며, 함수 Γ(x)는 길이, 두께, 폭이 없는 점의 2π주기이며 주파수 및 진폭이 독립적인 함수인 임펄스 감지함수(ISF)이다. ISF는 위상

에서 투입된 임펄수에 대한 시스템의 감도에 관한 정보를 부호화한다. ISF는 발진기에 따라 변한다. 일단 ISF가 (표준방법에 의하여) 결정되어 있으면, 초과한 위상은 수학식 7로 표시되는 바와같이 선형성의 가정하에서 중첩적분의 사용을 통하여 결정될수 있다.

도 19는 관련기술의 CMOS 링발진기의 ISF형상을 나타낸 도면이다. 도 19에 도시된 바와같이, 수학식 3에 따른 ISF 함수의 절대값은 천이동안 그의 최대값을 가진다. 즉, 장치 잡음 전류에 의하여 야기된 잡음 임펄스는 천이영역에서 위상변위에 영향을 준다. 그래서, CMOS 링발진기의 위상잡음을 감소시키거나 또는 최소화 시키기 위하여, 상승/하강 시간(T_rise, T_fall)이 감소되거나 또는 최소화 되어야 한다.

또한, 전원 잡음은 CMOS VCO의 위상 잡음에 영향을 준다. 전원변동은 CMOS 링발진기에서 급격한 위상변위를 일으킬수 있고 이 결과 위상잡음을 증가시키게 된다. CMOS VCO에 대한 전원 잡음 영향을 감소시키기 위해 VCO 회로의 제일앞에 소오스 플로워(Source follower)를 부가하는 것은 전원 잡음 제거를 위한 해법으로써 일반적으로 허용되고 있다. 소오스 플로워를 사용함으로써, VCO의 주파수는 감소되거나 또는 최소화된 전원 잡음 영향으로 제어될수 있다. 전원이 소오스 플로워의 드레인 전극에 접속되므로 전력노드에서 보면 고임피던스로 된다. 소오스 플로워의 소오스 전극은 VCO의 실질적인 전원 노드로 되며, 이것은 실제의 전원 변동에 의한 영향을 거의 받지 않게 한다.

PCS, WLL 및 IMT2000과 같은 상업적 RF 표준을 지원하기 위하여, 프리스케일러가 (a)CMOS 링발진기의 큰 위상 잡음을 극복하기 위한 큰대역폭과 (b)표준에 맞추기 위하여 비교적 작은 채널 간격을 제공하도록 PLL에 부가되어야 한다. 그러나 큰대역폭을 지원하는것과 작은 채널 간격을 지원하는 것은, PLL 대역폭과 채널 간격 모두가 위상 검출기에 인가되는 기준 주파수에 비례하기 때문에, 서로 교환적 (투쟁적 요구사항)이다. 즉 비교적 낮은 VCO 위상잡음은 큰 채널간격에 대하여 얻어질수 있다.

정수-N 프리스케일러와 분수-N 프리스케일러는 도 20 및 21에 각각 도시된 바와같이 2개 모두 일반적으로 사용되는 관련기술의 프리스케일러 구조이다. 도 20에 도시된 바와같이, 관련기술의 정수-N 프리스케일러를 포함하는 PLL 구조는 위상 주파수 검출기(4210), VCO(4230)로 주파수 제어주파수를 출력하는 차지 펌프 및 루프필터(4220)를 포함한다. 위상 주파수 검출기(4210)는 VCO 클럭 분주회로(4240)로부터 각각 기준 클럭신호 Fref와 VCO 클럭 신호 Fvco를 수신한다. VCO로부터의 국부발진 클럭신호의 주파수 f_O는 (Fref)=f_o에 의하여 표시된다. 그래서 주파수 Fvco는 도 20에서 기준 클럭신호 Fref와 회로(4240)에 토대되어 있으며, Fvco의 주파수는 기준 클럭주파수 Fref에 의하여 결정된다.

예를들면, 도 20에 도시된 바와같은 PCS 시스템용의 관련기술의 정수-N 구조에서 위상검출기에 인가되는 기준 주파수(Fref)는약 600KHz인 채널간격(BW채널)과 동일하여야 한다. 그래서, 정수-N 구조를 사용하는 PLL의 대역폭은 채널 간격으로 고정되어 있고 CMOS 링 발진기의 큰 위상 잡음을 극복하는데 충분한 대역폭이 정수-N 구조를 사용하여서 얻어지는 것이 어렵다.

정수-N 구조의 또하나의 문제점은 리퍼런스 스퍼(reference spur)문제이다. 위상검출기(4210)가 기준 주파수 Fref와 VCO(4230)의 주파수 Fvco를 비교할때는 언제나 차지-펌프(4220)는 루프 필터용의 전하를 제공하며, 이 전하는 기준과 VCO 클럭간의 위상 에러에 상응한다. 그의 주파수가 채널 간격과 같은 차지 펌프의 메가니즘은 채널간격과 동일한 주파수를 가지는 소위 리퍼런스 스퍼라 하는 스퓨리어스 스펙트럼 스퍼(spurious spectral spur)를 유도한다. 리퍼런스 스퍼는 스퍼 주파수가 대역내 영역 내에 위치되기 때문에 RF 송신기 TX와 RF 수신기 RX의 주파수 변환흐름상에서 심각한 문제를 일으킬수 있다.

도 21에 도시된바의 관련기술의 분수-N구조(4340)에서, 기준주파수(Fref)는 채널간격(BW Channel)에 관계없이 증가될수 있으므로 충분함 대역폭이 CMOS 링발진기의 큰 위상잡음을 극복하도록 얻어질수 있다. 도 21에 도시된 바와같이, Fref는 Nx BW_channel과 같다. N을 증가시킴으로써, 기준 주파수 Fref가 증가되고, 큰 대역폭을 발생하게 된다. 그러나, 프랙쇼널 스퍼(fractional spur)문제는 그의 주파수가 채널간격과 같은 프랙쇼널 스퍼가 정수-N 구조에서의 리퍼런스 스퍼의 것과 동일한 문제를 일으킬수 있기 때문에, 관련 기술의 분수-N 구조(4340)내에 존재한다. 또한 프랙쇼널 스퍼의 량은 도 20에 도시된 관련기술의 정수-N 구조의 리퍼런스 스퍼의 량보다 훨씬 크다. 따라서 CMOS RF 통신 시스템에 채용될수 있는 관련기술의 PLL 구조는 대역폭 및 스퍼문제 모두를 극복할수 없다.

RF 통신 시스템에 채용될수 있는 CMOS PLL의 바람직한 실시예는 다상 샘플링 분수-N 프리스케일러 및 VCO와 이것을 사용하는 방법의 바람직한 실시에를 포함하며, 이들에 대하여 이하에 상세히 설명한다.

도 22는 본발명에 따른 CMOS VCO의 바람직한 실시예를 나타낸 도면이다. CMOS VCO의 바람직한 실시예에 따라, 다중-피드백 CMOS VCO(440)는 낮은위상 잡음을 위한 다수의 피드백 루프(4420i)를 포함한다. 도 22에 도시된 바와같이, CMOS VCO는 복수의 N상 클럭신호 LO[0:N-1]를 출력하는 복수의 직렬 결합의 지연 셀(4410A, 4410B, …, 4410N)을 포함한다. VCO(4400)는 VCO 주파수를 증가시키고 국부발진기 LO 파형의 상승-하강 시간을 감소시키기 위하여 다수의 피드백 루프를 가진다. 도 22에 도시된 바와 같이, VCO 셀(4410i(i=1-N))은 4개의 입력포트(INP, INN, INNB, INPB)와 2개의 출력 포트(OUT, OUTB)를 가진다. 출력 단자 OUT(셀(4410i))는 입력 단자 INNB(셀(4410i+1))와 입력 단자 INPB(셀(4410i+2))에 결합된다. 출력 단자 OUT(셀(4410i))는 입력 단자 INN(셀(4410_i+1)) 및 입력 단자 INP(셀(4410i+2))에 결합된다. 그러나 셀(4410(N-1))로부터의 출력신호 OUT, OUTB는 각각 셀(4410(0))의 입력 단자 INPB, IND로 각각 피드백되고 셀(4400(N))로부터의 출력신호 OUT, OUTB는 셀(4400(0))의 입력 단자 INNB, INN로 각각 피드백된다.

VCO(4400)의 지연 셀(4410i)의 바람직한 실시예를 설명한다. 도 22에 도시된 바와같이, 각 지연 셀(4410i)은 4개의 입력 단자 IND, INPB, INN, INNB와 2개의 출력 단자 OUT, OUTB를 포함하며, 전원 전압 V_DD와 접지전압사이에 결합되어 있고, 또한 제어신호 V_ctrl를 수신한다. 도 22에 도시된 바와같이, 셀(4410i)은 전원 전압 V_DD와 제1 노드 N1 사이에 결합된 제1 NMOS 트랜지스터 MNO를 포함한다. NMOS 트랜지스터 MNO의 게이트 전극은 바람직하기로는 원칩 레규레이터로부터 바이어스 전압 V_BIAS를 수신한다. 각 셀(4410i)은 제1 노드와 접지전압 사이에 결합된 MP3-MN3, MP1-MN1, MP5-MN5, MP6-MN6, MP2-MN2와 MP4-MN4를 포함하는 여러쌍의 트랜지스터를 더 포함한다. 또한 입력 단자 INP는 트랜지스터 MP4와 MP2의 게이트전극에 결합되고 입력 단자 INN은 트랜지스터 MN4와 MN2의 게이트 전극에 결합되며 입력 단자 INPB는 트랜지스터 MP3와 MP1의 게이트전극에 결합되고, 입력 단자 INNB는 트랜지스터 MN3와 MN1의 게이트 전극에 결합된다. 셀(4410i)의 출력 단자 OUT는 트랜지스터쌍 MP3-MN3의 드레인 전극과 트랜지스터쌍 MP5-MN5의 드레인 전극사이의 정션에 결합된다. 출력 단자 OUTB는 트랜지스터쌍 MP4-MN4의 드레인 전극과 트랜지스터쌍 MP6-MN6의 드레인 전극간의 접속점에 접속된다. 트랜지스터 MN7은 게이트 전극에서 제어 전압 V_ctrl를 수신하고 노드 FEED와 FEEDB 사이에 각각 접속되어 있다. 트랜지스터쌍 MP1-MN1의 결합된 드레인 전극과 트랜지스터쌍 MP6-MN6의 게이트 전극은 역시 노드 FEED에 결합된다. 트랜지스터쌍 MP2-MN2의 결합된 드레인 전극과 트랜지스터쌍 MP5-MN5의 게이트 전극은 FEEDB에 결합되어 있다. 또한 트랜지스터 MP7은 제1 노드N₁에 결합된 소오스 전극, 출력 단자 OUT에 결합된 드레인 전극 및 출력 단자 OUTB에 결합된 게이트 전극을 가진다. 트랜지스터 MP8은 제1 노드N₁에 결합된 소오스 전극, 출력 단자 OUTB에 결합된 드레인 전극 및 출력 단자 OUT에 결합된 게이트 전극을 가진다.

다중 피드백 CMOS VCO(4400)의 바람직한 실시예에 따른 셀(4410i)의 동작에 대하여 설명한다. 셀(4410i)에서 트랜지스터 MNO는 전원 변동에 의하여 일어난 잡음 투입을 방지한다. 바람직하기로는 트랜지스터 MNO는 전원전압 V_DD측에서 고임피던스 그리고 제1 노드N₁에서 저임피던스를 가진다. 따라서, 전원변동의 영향은 VCO 동작에서 감소된다. 트랜지스터쌍 MP3-MN3과 트랜지스터쌍 MP4-MN4로 구성되는 인버터 구조는 신호 INPB, INNB, INP 및 INN을 이전의 셀(4410(i-1))로부터 각각 수신하며, 공통 결합의 드레인 전극에서 출력신호 OUT, OUTB를 발생한다. 트랜지스터 MP7과 MP8은 VCO(4400) 발진을 보충하고 개선하며 상승/하강 시간을 감소시키도록 포지티브 피드백 회로망 또는 루프 포지티브 피드백 회로망으로 구성한다. 제2 피드백 회로망은 트랜지스터 MN7의 게이트 전압 V_ctrl를 변경함으로써 VCO(4400)의 주파수를 제어 하기위해 바람직하기로는 4개의 인버터인 인버터1(트랜지스터쌍 MP1-MN1), 인버터2(트랜지스터쌍 MP5-MN5), 인버터3(트랜지스터쌍 MP2-MN2) 및 인버터4(트랜지스터쌍 MP6-MN6)로 구성된다. 제어전압 V_ctrl이 감소할 때, 인버터1의 출력노드 FEED와 인버터3의 출력노드 FEEDB는 격리된다. 그결과, 출력노드 FEED 및 FEEDB에서의 신호는 반전 방식으로 동작할수있으며, 그결과 인버터1 및 인버터3은 출력 단자 OUTB의 신호동작시에 정의 피드백을 제공하고 인버터2 및 인버터4는 출력 단자 OUT의 신호동작시에 정의 피드백을 제공한다. 이경우에, 출력 단자 OUT, OUTB 상에서 파형의 상승/하강시간은 최소화 되지만, 강한 정의 피드백은 VCO(4400)의 신호가 VCO(4400) 신호 사태를 바꾸는 것을 금지시키기 때문에 VCO 주파수는 감소하게 된다. 즉, 신호상태를 변경하여 전파하도록 VCO(4400) 신호에 대하여 시간지연이 발생된다. 제어전압 V_ctrl이 증가할 때, 트랜지스터 MN7의 컨닥턴스는 출력노드 FEED 및 FEEDB의 신호가 반전 방식으로 동작하는 것을 방지하도록 증가한다. 즉, 출력노드 FEED 및 FEEDB의 신호진폭이 트랜지스터 MN7의 증가된 도전성에 의하여 감소된다. 그결과, 인버터1 및 인버터2에 의한 출력 단자 OUTB 상의서의 정의 피드백 크기는 감소되거나 약하게 되어서 VCO(4400) 신호의 급격한 상태변경이 일어나고 VCO(4400) 주파수가 증가하게 된다. 즉 약한 정의 피드백은 VCO(4400) 신호가 그의 상태를 빠르게 변경하도록 저항이 감소되게 하여주어서 주파수의 증가를 발생한다.

따라서, PLL에서 CMOS VCO(4400)의 바람직한 실시예는 VCO 신호의 진폭을 증가하고 VCO 신호의 상승/하강 시간을 최소화 또는 감소시키며, VCO 상의 전원변동 잡음 영향을 감소 또는 최소화 함으로써 CMOS 링발진기의 위상잡음을 최소화시킨다. 도 22에 도시된 바와같이, 트랜지스터 MNO~MN7은 NMOS형 트랜지스터가 바람직하고 트랜지스터 MP1~MP8은 PMOS형 트랜지스터가 바람직하다. 그러나 본발명은 이와같이 제한되는 것을 의도하지 않는다.

상술한 바와같이, CMOS VCO 및 이를 동작하기 위한 방법의 바람직한 실시예는 여러 가지 장점을 가지고 있다. CMOS VCO의 바람직한 실시예는 국부발진기 LO파형의 상승/하강 시간을 정합 시키도록 대칭 PMOS/NMOS 구조를 가지며, 이러한 구조는 상승/하강시간의 비정합에 의하여 야기된 위상 잡음을 감소시킬수 있다. 또한 상기 바람직한 실시예에 따른 VCO의 주파수는 피드백 회로망의 세기를 조절함으로써 제어될수 있다. 상기 바람직한 실시예는 피드백 회로망에 대하여 간단한 제어구조를 제용한다. 특히 제어 신호값(예를들면 V_ctrl)이 감소할 때, 피드백 회로망에 의한 피드백량이 증가한다. VCO(4400)의 바람직한 실시예에서, V_ctrl이 감소할 때, 출력노드 FEED 및 FEEDB의 전압 레벨은 증가하며 피드백 회로망에 의한 피드백량도 증가한다. 그래서 VCO에 대한 급속 또는 날카로운 상승/하강시간이 감소된 주파수에서도 바람직한 실시예에 의하여 유지될수 있다. 그래서 CMOS VCO 및 이를 사용하는 방법의 바람직한 실시예는 빠른 상승/하강 시간을 가진 충분한 스윙의 LO 신호와 높은 전원 제거율(PSRR)을 제공하여 준다.

도 23은 본발명의 바람직한 제2 실시예에 따른 위상동기 루프를 나타낸 도면이다. 도 23에 도시된 바와같이, PLL의 바람직한 제2 실시예는 CMOS VCO(4400)를 포함하고 다상 샘플링 분수-N 프리스케일러(4500)는 펄스 셀로우(pulse-swallow) 분주기(4510), 다단(예를들면 12단) 다상 샘플러(4520), 멀티플렉서(4530)(예를들면 12대 1 멀티플렉서) 및 모듈러 카운터(4540)을 포함한다.

펄스 셀로우 분주기(4510)는 [4×P+S]에 의한 분주동작을 수행한다. 펄스 셀로우 분주기(4510)는 분주기(4512) 및 카운터(4514)를 포함한다. 관련기술에서, LO 주파수는 멀티플렉서 동작과 같은 선택동작을 사용하여 다상 신호 가운데 하나의 상 신호를 선택하는 것과 같은 신뢰할수 있는 로직 동작에 대하여서는 너무도 높다. MFO서 다상 클럭 가운데에서 하나의 상신호를 선택하기전에 펄스-셀로우 분주기(4510)에 의한 분주가 보다 더 신뢰할수 있는 로직 동작을 제공하기 위해 주파수를 감소하도록 수행된다.

펄스-셀로우 분주기(4510)의 출력은 바람직하로는 직렬 연결된 복수의 N 플립 플롭(4522)을 포함하는 다상샘플러(4520)에 의하여 샘플링된다. 도 23에 도시된바와같이, 다상샘플러(4520)는 12상 800MHz LO 클럭(LO[0:11])을 사용하여 샘플링한다. 12단 샘플러(4520)(TCT[0:11])의 출력은 12상 LO 클럭에 의하여 결정되는 12개의 다른 타이밍을 가진다. 인접 TCK 클럭신호간의 타이밍차는 (1+1/12)×T_VCO이며, 여기서 T_VCO는 VCO(4400)로부터 들어오는 LO 클럭의 주기이다. 예를들면, 도 23에 도시된 바와같이, 다상 클럭 신호 LO의 수는 12개이고, LO 클럭 주파수는 800MHz이며, T_VCO는 1.25ns이고 인접 TCK 클럭간의 타이밍차는 (1+1/12)×1.25ns 이다. 타이밍 차가 1/12×T_VCO가 아니라 (1+1/12)×1.25ns인 이유는 12단 샘플러(4520)의 설정 및 유지시간 위인도(window)가 1/12×t_vco 보다 크고 (1+1/12)×T_vco 보다 작기 때문이다. 모듈러 카운터(4520)는 0~11의 범위인 입력 제어신호M에 따른 TCK[0:11]의 하나를 주기적으로 선택한다. 12대 1 멀티플렉서(4530) 출력 DIVCK의 합성주기는 [4×D+S+M+M/12]×T_VCO이다. 그래서 프리스케일러(4500)의 바람직한 제1 실시예의 합성분주비는 [4×P+S+M+M/12]이다.

상술한 바와같이, 관련기술의 분수-N 프리스케일러의 프랙쇼널스퍼는 채널 간격과 동일한, 프리스케일러의 클럭 주파수에 의하여 야기된다. 프리스케일러(4500)의 바람직한 실시예는 그의 주파수가 채널간격과 동일한 타이밍을 사용하지 않는다. 그결과, 분수-12 동작을 가진(예를들면 N2/2) 프리스케일러(4500)는 PLL 대역폭을 증가시키고 프랙쇼널스퍼없이 위상잡음을 감소시킨다. 특히 프리스케일러(4500)의 프랙쇼널스퍼 주파수는 기준 클럭 주파수(예를들면 800MHz)와 같고 채널 간격으로부터 떨어져 있다. P.S 및 M 값을 변경함으로서, VCO(4400) 및 프리스케일러(4500)를 포함하는 PLL은 다른 채널 주파수를 지 원할수 있다.

다상 샘플링 분수-N 프리스케일러(4500)에 대한 바람직한 실시예의 동작에 대하여 설명한다. 도 24는 M=3일때의 프리스케일러(4500)의 동작 및 타이밍 파형을 나타낸 도면이다. TCK[0:11]의 주기는 (4×P+S)×T_VCO이다. 도 24에 도시된 바와같이, TCK[7]은 처음으로 DIVCK로서 선택된다. 이때에, POINT[0:11]은 000000010000이다. 제1 사이클후에 모듈러 카운터(4530)는 POINT[0:11]값을 3만큼 시프트하여 이결과 POINT [0:11]은 000000000010이다. 그래서 TCK[10]은 제2 사이클에 대한 DIVCK로서 선택된다. 제2 사이클후에 POINT[0:11]은 010000000000로된다. 제3 사이클에서, TCK[1]이 선택된다. 그러나, 도 24에 도시된 제3 사이클에서, 포인터 값이 이전의 사이클의 것보다 적다(예를들면 1<10)는 것을 의미하는 제어신호 OVERFLOW가 모듈러 카운터(4530)에 의하여 검출된다.

모듈러 카운터(4530)는 OVERFLOW 신호를 적용하여서 도 24에 도시된 바와같이 정확한 타이밍을 유지하도록 B×T_vco 만큼 그의 분주율을 증가시키게 PS 카운터(4514)를 제어한다. 그 결과, 하나의 위상검출기 PFD의 입력으로 인가되는 DIVCK의 주기는 도 24에 도시된바와같이, [4×P+S+3×(1+1/12)]×T_vco로 된다.

다른 위상 검출기 PFD 입력은 기준 주파수를 예를들면 20MHz REFK이다. 그래서 도 24에 도시된 바와같이, 프리스케일러(4500)의 유료분주률은 [4×P+S+3×(1+1/12)]가 된다. 도 25는 M=7일 때 프리스케일러의 동작과 타이밍도 파형을 나타낸 것이다. TCK[0:11]의 주기는 (4×P+S)×T_vco이다. 처음 TCK[4]가 도 25에 도시된 바와같이 DIVCK로서 선택된다. 이때에 POINT[0:11]은 000010000000이다. 제1 사이클후에 모듀러 카운터(4530)는 7만큼 POING[0:11]를 시프트하며 그결과 POINT[0:11]은 000000000001로 된다. 그래서 TCK[11]은 DIVCK로서 선택된다. 제2 사이클후에 POINT[0:11]은 000000100000로 된다. 제3 사이클에서 TCK[6]이 선택된다. 그러나 제3 사이클에서 포인트값이 이전 사이클의 것보다 더 작다(예를들면 6<11)는 것은 의마하는 제어신호 OVERFLOW가 모듈러 카운터(4530)에 의하여 검출된다. 모듈러 카운터(4530)는 OVERFLOW 신호를 인가하여 PS-카운터(4514)가 그의 분주율을 B×T_VCO 만큼 증가시키도록 하여서 도 25에 도시된 바와같이 정화한 타이밍을 유지한다. 그결과, 위상검출기 PFD 입력들 중의 하나로써 인가되는 DIVCK의 주기는 [4×P+S+7×(1+1/12)]×T_VCO로 된다. 그래서 도 25에 도시된 바와같이 프리스케일러(4500)의 유효 분주률은 [4×P+S+7×(1+1/12)]이다.

상술한 바와같이, 프리스케일러(4500)의 바람직한 실시예는 여러 가지 장점을 가진다. 다상 분수-N 프리스케일러 및 이것을 사용하는 방법을 포함하는 PLL의 바람직한 실시예는 큰 대역폭 및 스펙트럼 순도(spectral purity)를 제공하여 준다. 또한 본실시예에 따른 프리스케일러는 프랙쇼널스퍼 문제를 감소하거나 제거한다. 따라서, VCO 및 프리스케일러 구조 및 이를 사용하는 방법의 바람직한 실시예를 통합하는 PLL은 RF CMOS 단일칩 통신 시스템에 대한 성능 특성을 증가시킨다.

도 26은 본발명에 따른 마스터 종속 gm-C 동조 회로의 바람직한 실시에를 나타내는 도면이다. 도 26에 도시된 바와같이, 마스터 블럭(5410)은 종속 필터(5440)로 제어 전압(5340)을 복사한다. 마스터 블럭은 제1 정류기(5413), 제2 정류기(5414), 전압전류(V-1) 컨버터(5416) 및 gm-C 다상 필터(5420)를 포함한다. 도 26에 도시된 바와같이, 정류기(5413)는 필터(5420)로부터 고역 통과 필터 출력신호(5425A, 5425B)를 수신하고 정류기(5414)는 필터(5420)로부터 저역 통과 필터 출력신호(5429A, 5429B)를 수신한다. V-1 컨버터(5416)는 정류기(5413, 5414)로부터의 출력을 수신하여 종속 필터(5440)로 제어전압(5430)을 출력한다. gm-C 다상필터(5420)는 전달 컨덕턴스 증폭기(5422, 5424, 5426, 5428)를 포함한다.

전달 컨덕턴스 증폭기(5422)의 정 및 부의 입력포트는 공동모드 기준신호를 수신한다. 전달 컨덕턴스 증폭기(5424)의 정의 출력포트는 전달 컨덕턴스 증폭기(5422)의 부의 출력 포트 및 전달 컨덕턴스 증폭기(5424)의 부의 입력포트에 결합되어 있다. 전달 컨덕턴스 증폭기(5424)의 부의 출력포트는 전달 컨덕턴스 증폭기(5422)의 정의 출력포트 및 전달 컨덕턴스 증폭기(5424)의 정의 입력포트에 결합되어 있다. 또한 전달 컨덕턴스 증폭기(5424)의 정 및 부의 출력포트는 각각 고역 통과로 필터링(HPF) 출력신호(5425B, 5425A)용의 출력노드이다. 또한 전달 컨덕턴스 증폭기(5426)의 정 및 부의 입력포트는 기준입력신호를 수신하도록 결합되어 있다.

전달 컨덕턴스 증폭기(5428)의 정의 출력포트는 전달 컨덕턴스 증폭기(5426)의 부의 출력포트 및 전달 컨덕턴스 증폭기(5428)의 부의 입력포트에 결합되어 있다.

전달 컨덕턴스 증폭기(5428)의 부의 출력포트는 전달 컨덕턴스 증폭기(5426)의 정의 출력포트 및 전달 컨덕턴스 증폭기(5428)의 정의 입력 포트에 결합되어 있다. 전달 컨덕턴스 증폭기(5428)의 정 및 부의 출력포트는 각각 저역 통과 필터링된(LPF) 출력신호(5429B, 5429A)용의 출력노드이다. 그래서 필터(5420)는 고역 통과 필터회로(5420A)와 저역 통과 필터회로(5420B)를 포함한다. 기준 신호(5450)는 각각 커패시터(5423B, 5423A)를 통하여 전달 컨덕턴스 증폭기(5424)의 정 및 부의 출력포트에 결합되어 있다. 커패시터(5427A, 5427B)는 접지전압과 전달 컨덕턴스 증폭기(5428)의 정 및 부의 출력 단자 사이에 결합되어 있다. gm-C 다상 필터(5420)의 등가회로(5460)를 나타내는 도면이 도 26에 도시되어 있다.

마스터-종속 gm-C 동조회로에 대한 바람직한 실시예에서, 전달 컨덕턴스 증폭기(5426, 5428)은 제어신호로서 피드백 루프 제어신호 V_ctrl를 수신하여 각각 전달 컨덕턴스 증폭기(5422, 5424)로 제어 신호 V_ctrl을 출력한다. Sine파가 기준신호로 사용되는 것이 바람직하다. 도 26에 도시된바와 같이, 4MHz Sine파가 필터(5420)의 차단 주파수를 설정하기 위해 기준신호로서 사용된다.

마스터 블럭(5410)의 동작 동안, V_ctrl(5430)의 값이 증가할 때, 전달 컨덕턴스 값(gm)이 증가하고 LPF 출력신호(5429A, 5429B)의 진폭이 증가하며 HPF 출력신호(5425A, 5425B)의 진폭이 감소한다. 정류기(5413, 5414)는 비교하는 동안 각각 HPF 및 LPF 출력신호의 피크레벨을 검출하는 것이 바람직하다. V-1 컨버터(5416)는 정류기(5413, 5414)로부터 정류된 출력을 수신하여 바람직하기로는 정류된 출력 의 진폭차에 비례하는 펌핑전류를 발생한다. 그결과, HPF 출력신호와 LPF 출력신호의 진폭은 부의 피드백 루프에 의하여 동일하게 되어서 다음 수학식 8로 표시되는 정상상태 전달 컨덕턴스 값 gm을 발생한다.

상술한바와같이, 본발명의 바람직한 실시예에 따른 마스터 블럭(5410)과같은 마스터 블럭은 여러형태의 전달 컨덕턴스 증폭기에 대한 동조회로로서 채용될수 있다. 예시적인 전달 컨덕턴스 증폭기가 도 29에 도시되어 있다. 마스터 블럭(5410)의 고역 통과 필터부와 저역 통과 필터부에서의 전달 컨덕턴스 증폭기는 바람직하기로는 그의 값이 1/gm Ω인 등가 저항으로 동작하는 동일한 기능을 제공하여 준다. 또한 공동 모드의 기준신호는 바람직하기로는 그의 값이 약 1/2 V_DD(예를들면 1/2전원) 인 DC 전압이다. 또한, 마스터 블럭(5410)에서 sine파는 바람직한 기준신호(5450)이지만 삼각파형과 같은 다른 형태의 신호가 적용될수 있다. 기준신호(5480)의 주파수는 바람직하기로는 상응하는 종속 블럭의 필요하게 되는 차단 주파수에 따라 적용된다. 예를들면 스레이브 필터의 차단주파수와 6MHz이면 4MHz sine파는 6MHz sine 파로 대체되어야 한다.

도 27은 본발명에 따른 정류기의 바람직한 실시예를 나타낸 도면이다. 도 27에 도시된 바와같이, 정류기(5500)는 노드와 접지 전압사이에 병렬로 결합되는 PMOS 형 트랜지스터(5501, 5502)를 포함한다. PMOS 트랜지스터(5501, 5502)의 게이트 전극은 각각 입력신호 IN과 입력 신호 보수 INB를 각각 수신한다. PMOS 형 트랜지스터(5503)는 소오스 전압 V_DD와 노드A 사이에 결합되어 있고 PMOS형 트랜지스터(5504)는 소오스 전압 V_DD와 노드B 사이에 결합되어 있다. PMOS 형 트랜지스터(5503, 5504)의 게이트 전극은 바이어스 전압 V_Bias를 수신한다. 제5 PMOS형 트랜지스터(5505)는 노드B와 접지전압 사이에 결합되어 있다.

연산증폭기가 노드B에 결합된 반전단자와 노드A에 결합된 비반전단자와 정류기(5500)의 출력을 제공하도록 PMOS형 트랜지스터(5505)의 게이트 전극에 결합되는 출력을 가진다. 정류기(5500)는 도 26에서 정류기(5413, 5414)로서 사용될수 있다.

도 28은 본발명에 따른 V-1 컨버터(5600)의 바람직한 실시예를 나타낸 도면이다. 도 28에 도시된 바와같이, 트랜지스터(5601, 5602)는 전원 전압 V_DD와 접지전압사이에서 직렬로 결합되어 있다. 또한 트랜지스터(5603, 5604)는 소오스 전압 V_DD와 접지전압 사이에서 V-1 컨버터(5600)의 출력을 제공하는 공통 접속 드레인 전극에 의하여 직렬로 접속되어 있다. 트랜지스터(5605, 5606)는 소오스 전압 V_DD와 접지전압에 연결되는 전류원 Is 사이에서 직렬로 접속되어 있다.

트랜지스터(5607, 5608)는 소오스 전압 V_DD와 전류원 Is 사이에서 공통접속의 드레인 전극에 의하여 직렬로 결합되어 있다. 마찬가지로 트랜지스터(5607)의 게이트 전극과 드레인 전극은 같이 접속되어 있고 트랜지스터(5603)의 게이트 전극에 접속되어 있다. 트랜지스터(5606, 5608)의 게이트 전극은 각각 입력신호(5620, 5622)를 수신한다. 컨버터(5600)는 도 26에서 V-1 컨버터(5416)로서 사용될수 있다.

상술한 바와같이, 본 발명에 따른 마스터-종속 동조회로 및 이를 사용하는 방법에 대한 바람직한 실시예는 여러 가지 장점을 가진다. 피드백 루프의 제어전압(예를들면 V_ctrl)은 종속 회로에 복사되며 마스터 및 종속 회로 모두가 gm-C 필터이다. 정확한 진폭 비교를 위해, 예를들면 공동 부하레벨, 부하능력을 포함하는 전기특성이 정합되어야 한다. 본발명의 바람직한 실시예에 따른 다상 필터에서 다상 필터의 고역 통과 및 저역 통과부는 다른 구조를 가진 동일 필터를 사용한다.

또한 하이 및 저역 통과필터링의 출력신호는 동일 회로로부터 나오기 때문에 양자의 신호는 동일한 전기적 특성을 가지며, 이것은 관련 기술의 동조회로에 비하여 보다 정확한 동조회로로 되게 한다. 또한 gm-C 다상 필터 동조회로의 바람직한 실시예는 마스터 및 종속 필터에 대한 간단한 회로구조를 제공하여 준다. 또한 동조회로의 바람직한 실시에는 VCO형 동조회로의 발진의 어려움 및 높은 Q헥터에 대한 요구조건으로 인해 야기된 불리한 점을 제거함으로써 VCO형의 관련기술의 동조회로에 비하여 신뢰성이 증가된 동작을 제공하여 준다.

상술한 실시예 및 장점은 다만 예시적인 것이며, 본발명을 제한 하고저한 것으로 설명된 것이 아니다. 본발명의 가르침은 다른 형태의 장치에도 용이하게 적 용될수 있다.

본발명의 설명은 예시적인 것이며 권리범위를 제한하고자하는 의도로 된 것은 아니며 많은 대안, 수정 및 변경이 본발명의 기술분야에서 통상의 지식을 가진자에게 명백할 것이다. 청구범위에서 민스-플러스-펑션(means-plus-funtion) 조항은 인용된 기능의 수행 및 구조적인 균등물 뿐만아니라 등가적인 구조와 같은 본발명에서 설명된 구조를 포함하도록 의도된 것이다.

발명의 상세한 설명에 포함되어 있음.

Claims (49)

1. 선택된 RF 신호를 포함하는 RF 신호를 수신하는 수신기 유닛;

   상기 선택된 RF 신호를 클럭 신호와 혼합하여 기저대역 신호를 출력하는 복조-믹서;

   적어도 하나의 상기 기저대역의 신호가 선형 한계에 도달할 때까지 상기 기저대역 신호를 증폭시키는 제1 AGC 증폭기; 및

   소정 채널 내에 놓인 상기 제1 AGC 증폭기로부터 출력된 기저대역 신호를 선택적으로 증폭시키고, 상기 소정 채널 내에 놓여 있지 않은 상기 제1 AGC 증폭기로부터 출력된 다른 기저대역 신호는 필터링하는 제2 AGC 증폭기를 포함하고,

   상기 선택된 RF 신호는 소정의 반송주파수를 갖는 것을 특징으로 하는 직접변환 통신 시스템.
2. 제1 항에 있어서,

   상기 제2 AGC 증폭기는 상기 통신 시스템의 요구 다이나믹 레인지(dynamic range)보다 더 큰 설정된 크기로 상기 소정 채널 내의 상기 기저대역 신호를 증폭시키는 것을 특징으로 하는 직접변환 통신 시스템.
3. 제2 항에 있어서,

   상기 기저대역 신호에 인접한 채널은 상기 소정 채널 내 기저대역 신호보다 더 큰 전력 레벨을 가지며 상기 제2 AGC 증폭기는 병합된 이득 필터(merged-gain filter)인 것을 특징으로 하는 직접 변환 통신 시스템
4. 제1 항에 있어서,

   필터링 된 RF 신호를 출력하기 위하여 상기 수신된 RF 신호를 필터링하는 수신기 유닛에 결합된 RF 필터;

   상기 필터링 된 RF 신호를 일정 이득으로 증폭시키는 RF 필터에 결합된 저잡음 증폭기;

   상기 기저대역 신호를 디지털 신호로 변환시키는 A/D 변환 유닛; 및

   상기 디지털 신호를 수신하는 디지털 신호 처리기를 더 구비하는 직접변환 통신 시스템.
5. RF 신호를 수신하는 수신기;

   실질적으로 동일한 주파수 2×f₀/N(여기서 fo는 반송 주파수, N은 양의 정수)를 가지는 복수의 2N상 클럭 신호를 발생하기 위한 PLL;

   상기 수신기로부터의 RF 신호를 상기 PLL로부터의 복수의 2N상 클럭 신호와 혼합하여 상기 반송 주파수 fo에 비하여 감소된 주파수를 가지는 RF 신호를 출력하는 복조-믹서;

   상기 복조-믹서에 결합된 AGC 루프;

   상기 AGC 루프에 결합된 게인 병합 필터; 및

   상기 복조-믹서로부터의 RF 신호를 디지털 신호로 변환하는 상기 이득 병합 필터에 결합된 A/D 변환 유닛을 포함하고,

   상기 복조-믹서는 다수의 두 개의 입력 믹서들을 포함하는 것을 특징으로 하는 단일 칩 RF 통신 시스템.
6. 제5항에 있어서,

   상기 복수의 2N상 클럭 신호 중 적어도 두 개는 I 반송 주파수 신호와 Q 반송 주파수 신호의 각각 적어도 하나를 복조하도록 결합되는 것을 특징으로 하는 단일 칩 RF 통신 시스템.
7. 소정의 반송 주파수를 가진 선택된 RF 신호를 포함하는 신호를 포함하는 RF 신호를 수신하는 단계;

   상기 소정의 반송 주파수와는 다른 실질적으로 동일의 주파수를 가지는 2개 이상의 다상 클럭 신호를 발생하는 단계;

   상기 반송 주파수로부터 감소된 주파수를 가지는 복조 신호를 출력하도록 상기 선택된 RF 신호를 상기 2개 이상의 다상 클럭 신호와 혼합하는 단계;

   소정 채널 및 인접 채널 중 하나가 선형성 한계에 도달할 때까지 복조된 신호를 증폭시키는 단계; 및

   상기 인접 채널을 증폭하고 필터링하며 상기 소정 채널을 소정 다이나믹 레인지로 증폭시키는 단계를 포함하고,

   상기 2개 이상의 다상 클럭 신호 중 복수개는 제1 반송 주파수 신호와 제2반송 주파수 신호 중의 하나를 복조하기 위하여 혼합되는 것을 특징으로 하는 RF 통신 시스템의 동작방법.
8. 제7 항에 있어서,

   상기 인접 채널은 복조 선택 신호에서 상기 소정 채널보다 더 큰 전력 레벨을 가지는 것을 특징으로 하는 RF 통신 시스템의 동작방법
9. 제7 항에 있어서,

   필터링된 선택 신호를 생성하기 위하여 상기 선택된 RF 신호를 RF 필터링하는 단계;

   상기 필터링된 선택신호를 일정 이득으로 증폭시키는 단계;

   기저대역에 감소된 주파수를 가지는 상기 복조된 선택신호를 저역 통과 필터링하는 단계;

   상기 저역 통과 필터링된 주파수가 감소된 선택신호를 디지털 신호로 A/D 변환하는 단계; 및

   상기 디지털 신호를 디지털적으로 처리하는 단계를 더 포함하는 RF 통신 시스템의 동작방법.
10. 입력 단자와 출력 단자 사이에 결합된 복수의 증폭단; 및

    상기 복수의 증폭단의 각각에 결합된 이득 제어기를 포함하고,

    상기 증폭단 각각은 제1 및 제2 대칭회로를 포함하고, 상기 각 증폭단은 단일 입력 단자를 가지는 것을 특징으로 하는 CMOS 저잡음 증폭기(LNA).
11. 제10 항에 있어서,

    상기 증폭단의 각각은,

    상기 각 증폭단의 출력노드와 제2 대칭회로 사이에 결합된 피드백 루프를 포함하고,

    상기 제2 대칭회로는 상기 증폭단의 출력노드와 제2 설정 전압 사이에 직렬로 연결된 제1 및 제2 NMOS형 트랜지스터들, 및 상기 제2 설정 전압 및 상기 제2 및 제2 NMOS형 트랜지스터들의 결합하는 접합점 사이에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 CMOS 저잡음 증폭기.
12. 제11 항에 있어서,

    상기 제1 대칭회로는,

    제1 설정 전압과 상응하는 증폭단의 출력노드 사이에 직렬로 결합되는 제1 및 제2 PMOS형 트랜지스터들; 및

    제2 설정 전압과 제1 및 제2 PMOS형 트랜지스터를 결합하는 접합점 사이에 제결합된 제1 커패시터를 구비하고,

    상기 제2 대칭회로는,

    상기 증폭단의 출력노드와 상기 제2 설정 전압 사이에 직렬로 결합된 제1 및 제2 NMOS형 트랜지스터, 및 상기 제2 설정 전압과 제1 및 제2NMOS형 트랜지스터를 결합하는 접합점 사이에 결합된 제2 커패시터를 포함하는 것을 특징으로 하는 CMOS 저 잡음 증폭기.
13. 제12 항에 있어서,

    상기 피드백 루프는,

    상기 제2 NMOS형 트랜지스터의 제어전극에 결합된 출력을 가지는 제1 연산 증폭기;

    상기 증폭단의 출력노드와 상기 제1 연산 증폭기의 제2 입력에 결합된 제1 저항; 및

    제2 설정 전압과 상기 연산 증폭기의 제1 입력 사이에 결합된 제3 커패시터를 포함하고,

    상기 제1 연산 증폭기의 제2 입력 단자는 제3 설정 전압에 결합되고, 제3 설정 전압의 레벨은 상기 제1 및 제2 설정 전압 레벨 사이에 있는 것을 특징으로 하는 CMOS 저잡음 증폭기.
14. 제 13 항에 있어서,

    상기 입력 단자에 결합된 제2 저항; 및

    상기 제2 저항과 상기 제2 설정 전압에 사이에 직렬로 결합된 제4 커패시터를 더 포함하고,

    상기 제2 저항 및 상기 제4 커패시터를 결합하는 접합점은 제3 설정 전압을 제공하는 것을 특징으로 하는 CMOS 저잡음 증폭기.
15. 제 14 항에 있어서,

    상기 이득 제어기는,

    제1 설정 전압과 제2 설정 전압 사이에서 직렬로 결합된 이득 트랜지스터 및 이득 전류원; 및

    제2 설정 전압과 상기 이득 트랜지스터의 제어 전극 사이에 결합된 이득 커패시터를 포함하고,

    상기 이득 트랜지스터의 제어 전극과 제2 전극이 서로 결합되는 것을 특징으로 하는 CMOS 저잡음 증폭기.
16. 제 15 항에 있어서,

    상기 이득 제어기는 및 상기 증폭단의 제1 PMOS형 트랜지스터는 전류미러를 포함하고, 상기 제3 설정 전압은 상기 제1 설정 전압의 1/2인 것을 특징으로 하는 CMOS 저잡음 증폭기.
17. 다른 위상을 가지며, 각각 제2 주파수보다 작은 제1 주파수를 가지는 복수의 제1 클럭 신호를 수신하는 다상 믹서를 포함하고,

    상기 다상 믹서는 제1 주파수보다 높은 주파수의 상기 제2 주파수를 가지는 복수의 국부 발진 신호를 발생시키도록 결합하기 위하여 상기 복수의 제1 클럭 신호를 수신하고, 상기 다상 믹서는 출력 단자에 출력신호를 제공하기 위하여 상기 복수의 국부 발진 신호를 입력신호에 곱하는 것을 특징으로 하는 회로.
18. 제 17 항에 있어서,

    상기 국부 발진 신호의 제1 국부 발진 신호와 제2 국부 발진 신호는 각각 I 채널 및 Q 채널 변환을 위하여 사용되는 것을 특징으로 하는 회로.
19. 제 17 항에 있어서,

    기준 주파수를 가지는 기준 신호를 수신하여 복수의 제1 클럭 신호를 발생시키는 클럭 발생기를 더 포함하고,

    상기 클럭 발생기는 다른 위상을 가진 복수의 제1 클럭 신호를 제공하도록 직렬로 결합된 복수의 지연 셀을 포함하고, 상기 입력 신호는 기준 주파수에 있는 것을 특징으로 하는 회로
20. 다른 위상을 가지며, 각각 입력 신호의 기준 주파수보다 작은 제1 주파수를 가지는 복수의 제1 클럭 신호를 발생시키는 단계;

    상기 제1 주파수보다 높은 제2 주파수를 가지는 복수의 국부 발진 신호를 발생시키도록 상기 복수의 제1 클럭 신호를 결합시키는 단계; 및

    출력 신호를 제공하도록 상기 복수의 국부 발진 신호를 상기 입력 신호와 혼합시키는 단계를 포함하는 입력 신호 처리방법.
21. 제 20 항에 있어서,

    상기 출력 신호는 기저대역 주파수에 있는 것을 특징으로 하는 입력 신호 처리방법.
22. 전압을 가진 RF 신호를 증폭하도록 직렬로 접속되고, 각각 상기 RF 신호를 수신하는 입력포트와 최종 증폭 신호를 전송하는 출력포트를 포함하며, 각각 상기 RF 신호의 전압을 증가시키는 복수의 이득단; 및

    각 이득단이 그것에 대응하는 이득단의 직류 오프셋 전압을 상쇄시키도록 대응하는 피드백 루프에 연결되도록 각각 상기 이득단 중 대응되는 하나의 출력 포트 및 입력 포트에 결합된 복수의 피드백 루프를 포함하고,

    상기 각 피드백 루프는 그것에 대응하는 이득단에 의하여 축적된 직류 오프셋 전압을 필터링하는 고역 통과 필터를 포함하는 것을 특징으로 하는 루프 장치.
23. 제 22 항에 있어서,

    각 피드백 루프는 그의 해당하는 이득단에 의하여 축적된 직류 오프셋 전압을 제거하기 위한 직류 오프셋 상쇄 유닛을 포함하는 것을 특징으로 하는 루프 장치.
24. 제 23 항에 있어서,

    상기 각 직류 오프셋 상쇄 유닛은 상기 직류 오프셋 전압을 필터링하는 고역 통과 필터를 포함하는 것을 특징으로 하는 루프 장치.
25. 제 22 항에 있어서,

    상기 각 이득단은 가변 이득 증폭기를 포함하는 것을 특징으로 하는 루프 장치.
26. 제 22 항에 있어서,

    상기 복수의 이득단과 피드백 루프는 하나의 칩 상에 장착되고 각 피드백 루프는 상기 칩 상에 장착된 커패시터를 포함하는 것을 특징으로 하는 루프 장치.
27. 직렬로 접속된 복수의 이득단을 통하여 RF 신호를 전파함으로써 RF 신호 전압을 증폭시키는 단계; 및

    각 이득단이 그의 상응하는 이득단의 불요 오프셋을 상쇄시키는 대응 피드백 루프에 접속하도록 이득단들 중 대응하는 하나의 출력 포트와 입력포트에 각각 접속되는 복수의 피드백 루프로 각 이득단에 의하여 증폭된 RF 신호의 불요 오프셋을 상쇄시키는 단계를 포함하고,

    상기 각 이득단은 상기 RF 신호의 전압을 증가시키고, 상기 RF 신호를 수신하는 입력 포트와 상기 증폭된 RF 신호를 전송하는 출력 포트를 포함하고,

    상기 각 피드백 루프는 그것의 대응 이득단의 불요 오프셋을 상쇄시키기 위한 고역 통과 필터를 가진 직류 오프셋 상쇄 유닛을 포함하는 것을 특징으로 하는 RF 신호의 이득 제어 방법.
28. 상이한 위상들을 가지며, 각각 기준 주파수보다 낮은 제1 주파수를 가지는 복수의 제1 클럭 신호를 발생시키는 클럭 발생기; 및

    상기 제1 주파수보다 높은 기준 주파수에 근거하여 제2 클럭 신호를 발생시키기 위하여 복수의 제1 클럭 신호를 수신하는 클럭 발생기에 결합된 프리스케일러를 포함하고,

    상기 프리스케일러는,

    상기 복수의 제1 클럭 신호 중 하나를 수신하도록 결합된 분주 회로,

    상기 분주 회로의 출력 신호를 수신하는 샘플러(sampler) 회로,

    다수의 제3 클럭 신호 및 선택 신호를 수신하기 위하여 연결된 멀티플렉서(multiplexer), 및

    상기 분활 회로 및 상기 멀티플렉서 사이에 연결된 카운터 회로를 포함하며,

    상기 샘플러 회로는 상기 다수의 제3 클럭 신호를 출력하고, 상기 멀티플렉서는 상기 제2 클럭 신호를 출력하는 것을 특징으로 하는 회로.
29. 제 28 항에 있어서,

    상기 클럭 발생기는 상이한 위상들을 가지는 상기 복수의 제1 클럭 신호를 제공하기 위하여 직렬로 결합된 복수의 지연 셀을 포함하고, 상기 복수의 지연 셀들 중 처음 것은 상기 지연 셀들 중 그 다음 것들로부터 피드팩 신호를 수신하는 것을 특징으로 하는 회로.
30. 제 29 항에 있어서,

    상기 지연 셀들 각각은 제1 및 제2 출력 단자와 제1 내지 제4 입력 단자를 포함하는 것을 특징으로 하는 회로.
31. 제30 항에 있어서,

    상기 지연 셀 각각은

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제1 쌍의 트랜지스터;

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제2 쌍의 트랜지스터;

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제3 쌍의 트랜지스터;

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제4 쌍의 트랜지스터;

    제2 노드와 제3 노드 사이에 결합되는 피드백 회로;

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의하여 직렬로 결합된 제5 쌍의 트랜지스터;

    제1 노드와 제1 설정 전압 사이에 제2 전극에 의하여 직렬로 결합된 제6 쌍의 트랜지스터;

    제2 출력 단자에 결합된 제어 전극을 가지는 제1 출력 단자와 제1 노드 사이에 결합된 제7 트랜지스터;

    제1 노드와 제2 출력 단자에 결합된 제8 트랜지스터; 및

    제2 설정 전압 및 제1 노드 사이에 결합된 제9 트랜지스터를 포함하고,

    상기 제1 쌍의 트렌지스터의 제어 전극들은 각각 제4 및 제3 입력 단자에 결합되고,

    상기 제2 쌍의 트랜지스터 제어 전극들은 각각 제1 및 제2 입력 단자에 결합되며,

    상기 제3 쌍의 트랜지스터의 제어 전극들은 각각 제4 및 제3 입력 단자에 결합되고 공통으로 결합된 제2 전극들은 제1 출력 단자에 결합되며,

    상기 제4 쌍의 트랜지스터의 제어 전극들이 각각 제1 및 제2 입력 단자에 각각 결합되고 제4 쌍의 트랜지스터들의 제2 전극은 제2 출력 단자에 결합되며,

    상기 제5 쌍의 트랜지스터의 제2 전극은 제1 출력 단자에 결합되고 제5 쌍의 트랜지스터의 제어 전극은 제3 노드에 결합되며,

    상기 제6 쌍의 트랜지스터의 제2 전극은 제2 출력 단자에 결합되고 제6 쌍의 트랜지스터의 제어 전극은 제2 노드에 결합되며,

    상기 제8 트랜지스터는 상기 제1 출력 단자에 결합되는 제어 전극을 가지는 것을 특징으로 하는 회로.
32. 제31 항에 있어서,

    상기 피드백 회로는 피드백 제어 신호를 수신하도록 결합된 피드백 트랜지스터를 포함하는 것을 특징으로 하는 회로
33. 삭제
34. 제 28 항에 있어서,

    상기 분주 회로는 펄스 셀로오(pulse-swallow) 분주 회로를 포함하고, 상기 샘플러 회로는 직렬로 결합 복수의 플립 플롭을 포함하며, 상기 복수의 플립 플록 각각은 제1 복수의 클럭신호를 중의 해당하는 하나를 수신하여 제3 복수의 클럭 신호들 중의 하나를 출력하고, 제1 플립 플롭은 분주 회로의 출력 신호를 수신하도록 하는 것을 특징으로 하는 회로.
35. 제 28 항에 있어서

    상기 제2 클럭 신호와 기준 클럭 신호를 수신하는 위상 검출기;

    위상 검출기에 결합된 차지 펌프 회로; 그리고

    상기 클럭 발생기로 상기 피드백 제어신호를 출력하는 차지 펌프에 결합된 루프 필터를 더 포함하는 회로.
36. 제35 항에 있어서,

    상기 클럭 발생기는 전압제어 발진기(VCO) 이고, 상기 제2 클럭 신호는 분주된 클럭 신호이며, 상기 프리스케일터는 VCO에 의하여 발생된 위상잡음에서 프랙쇼널 스퍼(fractional spur)를 감소시키는 것을 특징으로 하는 회로.
37. 제36 항에 있어서,

    상기 회로는 단일 칩 상에 형성된 CMOS 회로인 것을 특징으로 하는 회로.
38. 제1 제어 신호를 수신하고 제2 제어 신호를 출력하는 종속 필터 블럭; 및

    제1 및 제2 기준 신호를 수신하고 상기 종속 필터 블럭에 상기 제1 제어신호를 출력하는 마스터 필터 블럭을 포함하고,

    상기 마스터 필터 블럭은,

    각각 상기 제1 제어 신호를 필터링하는 고역 통과 필터 및 저역 통과 필터,

    상기 고역 통과 필터에 결합된 제1 정류기,

    상기 저역 통과 필터에 결합된 제2 정류기, 및

    상기 제1 제어 신호를 출력하는 제1 및 제2 정류기에 결합된 컨버터를 구비하는 것을 특징으로 하는 동조회로.
39. 제38 항에 있어서,

    상기 제1 제어 신호의 값이 증가함에 따라, 상기 고역 통과 필터의 출력 신호의 제1 진폭이 감소하고, 상기 저역 통과 필터의 출력 신호의 제2 진폭이 증가하는 것을 특징으로 하는 동조회로.
40. 제39 항에 있어서,

    상기 제1 제어 신호의 값은 제1 진폭 및 제2 진폭이 실질적으로 동일해질 때까지 조절되는 것을 특징으로 하는 동조회로.
41. 제38 항에 있어서,

    상기 고역 통과 필터는 제1 및 제2 출력 단자에 제1 쌍의 출력 신호를 출력하도록 직렬로 결합된 제1 및 제2 전달컨덕턴스 증폭기(TA)를 포함하고, 상기 저역 통과 필터는 제3 및 제4 출력 단자에 제2 쌍의 출력 신호를 출력하도록 직렬로 결합된 제3 및 제4 전달컨덕턴스 증폭기(TA)를 포함하는 것을 특징으로 하는 동조회로.
42. 제41 항에 있어서,

    상기 제1 TA의 제1 및 제2 입력은 상기 제1 기준 신호를 수신하고, 상기 제2 TA의 제1 출력은 제2 출력 단자, 제1 TA의 제2 출력 및 제2 TA의 제2 입력에 결합되며, 상기 제2 TA의 제2 출력은 제1 출력 단자, 제1 TA의 제1 출력 및 제2 TA의 제1 입력에 결합되는 것을 특징으로 하는 동조회로.
43. 제42 항에 있어서,

    상기 제3 TA의 제1 및 제2 입력은 상기 제2 기준 신호를 수신하고, 상기 제4 TA의 제1 출력은 제4 출력 단자, 제3 TA의 제2 출력 및 제4 TA의 제2 입력에 결합되고, 상기 제4 TA의 제2 출력은 제3 출력 단자, 제3 TA의 제1 출력 및 제4 TA의 제1 입력에 결합되는 것을 특징으로 하는 동조회로.
44. 삭제
45. 제43 항에 있어서,

    상기 제1 및 제2 출력 단자와 제2 기준 신호 사이에 결합된 제1 및 제2 커패시터; 및

    제3 및 제4 출력 단자와 제1 설정 기준 전압 사이에 각각 결합된 제3 및 제4 커패시터를 더 포함하는 동조회로.
46. 제38 항에 있어서,

    제1 정류기는,

    제1 노드와 제1 설정 전압 레벨 사이에 결합된 제1 및 제2 트랜지스터;

    제2 설정 전압 레벨 및 제1 노드 사이에 결합된 제3 트랜지스터;

    제2 설정 전압 레벨과 제1 설정전압 레벨 사이의 제2 노드에서 직렬로 결합된 제4 및 제5 트랜지스터; 및

    상기 제1 및 제2 노드에 각각 결합되는 제1 및 제2 입력과, 상기 제5 트랜지스터의 제어 전극에 결합되는 출력을 가지는 연산 증폭기를 포함하고,

    상기 제3 및 제4 트랜지스터의 제어 전극은 제3 설정 전압을 수신하고 상기 제1 및 제2 트랜지스터의 제어 전극은 제1 및 제2 입력 신호를 각각 수신하는 것을 특징으로 하는 동조회로.
47. 제38 항에 있어서,

    상기 컨버터는 전압 대 전류 컨버터이고,

    제2 설정 전압과 제1 설정 전압 사이에 직렬로 결합된 제1 및 제2 트랜지스터;

    제2 설정 전압과 제1 설정전압 사이의 컨버터의 출력 단자에서 직렬로 결합된 제3 및 제4 트랜지스터;

    제2 설정 전압 및 제1 노드 사이에 직렬로 결합된 제5 및 제6 트랜지스터;

    제2 설정 전압 및 제1 노드 사이에 직렬로 결합된 제7 및 제8 트랜지스터; 및

    제1 노드 및 제1 설정 전압 사이에 결합된 전류원을 포함하는 것을 특징으로 하는 동조회로.
48. 제38 항에 있어서,

    상기 종속 필터 블록은 차단 주파수를 가지고, 상기 제2 기준 신호는 상기 종속 필터 블록의 차단 주파수와 거의 동일한 주파수를 갖는 것을 특징으로 하는 동조회로.
49. 제1 제어 신호를 수신하고 제2 제어 신호를 출력하는 차단 주파수를 가진 종속 필터 블록; 및

    제1 및 제2 설정 기준 신호를 수신하여 상기 종속 필터 블록으로 상기 제1 제어 신호를 출력하는 다상 필터를 포함하는 마스터 필터 블록을 포함하고,

    상기 제1 설정 기준 신호는 상기 종속 필터 블록의 상기 차단 주파수와 거의 같은 주파수를 가지는 것을 특징으로 하는 동조 회로.

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