KR100696411B1 - 싱글칩 cmos 송신기/수신기 및 그의 사용방법 - Google Patents
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Abstract
Description
Claims (49)
- 선택된 RF 신호를 포함하는 RF 신호를 수신하는 수신기 유닛;상기 선택된 RF 신호를 클럭 신호와 혼합하여 기저대역 신호를 출력하는 복조-믹서;적어도 하나의 상기 기저대역의 신호가 선형 한계에 도달할 때까지 상기 기저대역 신호를 증폭시키는 제1 AGC 증폭기; 및소정 채널 내에 놓인 상기 제1 AGC 증폭기로부터 출력된 기저대역 신호를 선택적으로 증폭시키고, 상기 소정 채널 내에 놓여 있지 않은 상기 제1 AGC 증폭기로부터 출력된 다른 기저대역 신호는 필터링하는 제2 AGC 증폭기를 포함하고,상기 선택된 RF 신호는 소정의 반송주파수를 갖는 것을 특징으로 하는 직접변환 통신 시스템.
- 제1 항에 있어서,상기 제2 AGC 증폭기는 상기 통신 시스템의 요구 다이나믹 레인지(dynamic range)보다 더 큰 설정된 크기로 상기 소정 채널 내의 상기 기저대역 신호를 증폭시키는 것을 특징으로 하는 직접변환 통신 시스템.
- 제2 항에 있어서,상기 기저대역 신호에 인접한 채널은 상기 소정 채널 내 기저대역 신호보다 더 큰 전력 레벨을 가지며 상기 제2 AGC 증폭기는 병합된 이득 필터(merged-gain filter)인 것을 특징으로 하는 직접 변환 통신 시스템
- 제1 항에 있어서,필터링 된 RF 신호를 출력하기 위하여 상기 수신된 RF 신호를 필터링하는 수신기 유닛에 결합된 RF 필터;상기 필터링 된 RF 신호를 일정 이득으로 증폭시키는 RF 필터에 결합된 저잡음 증폭기;상기 기저대역 신호를 디지털 신호로 변환시키는 A/D 변환 유닛; 및상기 디지털 신호를 수신하는 디지털 신호 처리기를 더 구비하는 직접변환 통신 시스템.
- RF 신호를 수신하는 수신기;실질적으로 동일한 주파수 2×f0/N(여기서 fo는 반송 주파수, N은 양의 정수)를 가지는 복수의 2N상 클럭 신호를 발생하기 위한 PLL;상기 수신기로부터의 RF 신호를 상기 PLL로부터의 복수의 2N상 클럭 신호와 혼합하여 상기 반송 주파수 fo에 비하여 감소된 주파수를 가지는 RF 신호를 출력하는 복조-믹서;상기 복조-믹서에 결합된 AGC 루프;상기 AGC 루프에 결합된 게인 병합 필터; 및상기 복조-믹서로부터의 RF 신호를 디지털 신호로 변환하는 상기 이득 병합 필터에 결합된 A/D 변환 유닛을 포함하고,상기 복조-믹서는 다수의 두 개의 입력 믹서들을 포함하는 것을 특징으로 하는 단일 칩 RF 통신 시스템.
- 제5항에 있어서,상기 복수의 2N상 클럭 신호 중 적어도 두 개는 I 반송 주파수 신호와 Q 반송 주파수 신호의 각각 적어도 하나를 복조하도록 결합되는 것을 특징으로 하는 단일 칩 RF 통신 시스템.
- 소정의 반송 주파수를 가진 선택된 RF 신호를 포함하는 신호를 포함하는 RF 신호를 수신하는 단계;상기 소정의 반송 주파수와는 다른 실질적으로 동일의 주파수를 가지는 2개 이상의 다상 클럭 신호를 발생하는 단계;상기 반송 주파수로부터 감소된 주파수를 가지는 복조 신호를 출력하도록 상기 선택된 RF 신호를 상기 2개 이상의 다상 클럭 신호와 혼합하는 단계;소정 채널 및 인접 채널 중 하나가 선형성 한계에 도달할 때까지 복조된 신호를 증폭시키는 단계; 및상기 인접 채널을 증폭하고 필터링하며 상기 소정 채널을 소정 다이나믹 레인지로 증폭시키는 단계를 포함하고,상기 2개 이상의 다상 클럭 신호 중 복수개는 제1 반송 주파수 신호와 제2반송 주파수 신호 중의 하나를 복조하기 위하여 혼합되는 것을 특징으로 하는 RF 통신 시스템의 동작방법.
- 제7 항에 있어서,상기 인접 채널은 복조 선택 신호에서 상기 소정 채널보다 더 큰 전력 레벨을 가지는 것을 특징으로 하는 RF 통신 시스템의 동작방법
- 제7 항에 있어서,필터링된 선택 신호를 생성하기 위하여 상기 선택된 RF 신호를 RF 필터링하는 단계;상기 필터링된 선택신호를 일정 이득으로 증폭시키는 단계;기저대역에 감소된 주파수를 가지는 상기 복조된 선택신호를 저역 통과 필터링하는 단계;상기 저역 통과 필터링된 주파수가 감소된 선택신호를 디지털 신호로 A/D 변환하는 단계; 및상기 디지털 신호를 디지털적으로 처리하는 단계를 더 포함하는 RF 통신 시스템의 동작방법.
- 입력 단자와 출력 단자 사이에 결합된 복수의 증폭단; 및상기 복수의 증폭단의 각각에 결합된 이득 제어기를 포함하고,상기 증폭단 각각은 제1 및 제2 대칭회로를 포함하고, 상기 각 증폭단은 단일 입력 단자를 가지는 것을 특징으로 하는 CMOS 저잡음 증폭기(LNA).
- 제10 항에 있어서,상기 증폭단의 각각은,상기 각 증폭단의 출력노드와 제2 대칭회로 사이에 결합된 피드백 루프를 포함하고,상기 제2 대칭회로는 상기 증폭단의 출력노드와 제2 설정 전압 사이에 직렬로 연결된 제1 및 제2 NMOS형 트랜지스터들, 및 상기 제2 설정 전압 및 상기 제2 및 제2 NMOS형 트랜지스터들의 결합하는 접합점 사이에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 CMOS 저잡음 증폭기.
- 제11 항에 있어서,상기 제1 대칭회로는,제1 설정 전압과 상응하는 증폭단의 출력노드 사이에 직렬로 결합되는 제1 및 제2 PMOS형 트랜지스터들; 및제2 설정 전압과 제1 및 제2 PMOS형 트랜지스터를 결합하는 접합점 사이에 제결합된 제1 커패시터를 구비하고,상기 제2 대칭회로는,상기 증폭단의 출력노드와 상기 제2 설정 전압 사이에 직렬로 결합된 제1 및 제2 NMOS형 트랜지스터, 및 상기 제2 설정 전압과 제1 및 제2NMOS형 트랜지스터를 결합하는 접합점 사이에 결합된 제2 커패시터를 포함하는 것을 특징으로 하는 CMOS 저 잡음 증폭기.
- 제12 항에 있어서,상기 피드백 루프는,상기 제2 NMOS형 트랜지스터의 제어전극에 결합된 출력을 가지는 제1 연산 증폭기;상기 증폭단의 출력노드와 상기 제1 연산 증폭기의 제2 입력에 결합된 제1 저항; 및제2 설정 전압과 상기 연산 증폭기의 제1 입력 사이에 결합된 제3 커패시터를 포함하고,상기 제1 연산 증폭기의 제2 입력 단자는 제3 설정 전압에 결합되고, 제3 설정 전압의 레벨은 상기 제1 및 제2 설정 전압 레벨 사이에 있는 것을 특징으로 하는 CMOS 저잡음 증폭기.
- 제 13 항에 있어서,상기 입력 단자에 결합된 제2 저항; 및상기 제2 저항과 상기 제2 설정 전압에 사이에 직렬로 결합된 제4 커패시터를 더 포함하고,상기 제2 저항 및 상기 제4 커패시터를 결합하는 접합점은 제3 설정 전압을 제공하는 것을 특징으로 하는 CMOS 저잡음 증폭기.
- 제 14 항에 있어서,상기 이득 제어기는,제1 설정 전압과 제2 설정 전압 사이에서 직렬로 결합된 이득 트랜지스터 및 이득 전류원; 및제2 설정 전압과 상기 이득 트랜지스터의 제어 전극 사이에 결합된 이득 커패시터를 포함하고,상기 이득 트랜지스터의 제어 전극과 제2 전극이 서로 결합되는 것을 특징으로 하는 CMOS 저잡음 증폭기.
- 제 15 항에 있어서,상기 이득 제어기는 및 상기 증폭단의 제1 PMOS형 트랜지스터는 전류미러를 포함하고, 상기 제3 설정 전압은 상기 제1 설정 전압의 1/2인 것을 특징으로 하는 CMOS 저잡음 증폭기.
- 다른 위상을 가지며, 각각 제2 주파수보다 작은 제1 주파수를 가지는 복수의 제1 클럭 신호를 수신하는 다상 믹서를 포함하고,상기 다상 믹서는 제1 주파수보다 높은 주파수의 상기 제2 주파수를 가지는 복수의 국부 발진 신호를 발생시키도록 결합하기 위하여 상기 복수의 제1 클럭 신호를 수신하고, 상기 다상 믹서는 출력 단자에 출력신호를 제공하기 위하여 상기 복수의 국부 발진 신호를 입력신호에 곱하는 것을 특징으로 하는 회로.
- 제 17 항에 있어서,상기 국부 발진 신호의 제1 국부 발진 신호와 제2 국부 발진 신호는 각각 I 채널 및 Q 채널 변환을 위하여 사용되는 것을 특징으로 하는 회로.
- 제 17 항에 있어서,기준 주파수를 가지는 기준 신호를 수신하여 복수의 제1 클럭 신호를 발생시키는 클럭 발생기를 더 포함하고,상기 클럭 발생기는 다른 위상을 가진 복수의 제1 클럭 신호를 제공하도록 직렬로 결합된 복수의 지연 셀을 포함하고, 상기 입력 신호는 기준 주파수에 있는 것을 특징으로 하는 회로
- 다른 위상을 가지며, 각각 입력 신호의 기준 주파수보다 작은 제1 주파수를 가지는 복수의 제1 클럭 신호를 발생시키는 단계;상기 제1 주파수보다 높은 제2 주파수를 가지는 복수의 국부 발진 신호를 발생시키도록 상기 복수의 제1 클럭 신호를 결합시키는 단계; 및출력 신호를 제공하도록 상기 복수의 국부 발진 신호를 상기 입력 신호와 혼합시키는 단계를 포함하는 입력 신호 처리방법.
- 제 20 항에 있어서,상기 출력 신호는 기저대역 주파수에 있는 것을 특징으로 하는 입력 신호 처리방법.
- 전압을 가진 RF 신호를 증폭하도록 직렬로 접속되고, 각각 상기 RF 신호를 수신하는 입력포트와 최종 증폭 신호를 전송하는 출력포트를 포함하며, 각각 상기 RF 신호의 전압을 증가시키는 복수의 이득단; 및각 이득단이 그것에 대응하는 이득단의 직류 오프셋 전압을 상쇄시키도록 대응하는 피드백 루프에 연결되도록 각각 상기 이득단 중 대응되는 하나의 출력 포트 및 입력 포트에 결합된 복수의 피드백 루프를 포함하고,상기 각 피드백 루프는 그것에 대응하는 이득단에 의하여 축적된 직류 오프셋 전압을 필터링하는 고역 통과 필터를 포함하는 것을 특징으로 하는 루프 장치.
- 제 22 항에 있어서,각 피드백 루프는 그의 해당하는 이득단에 의하여 축적된 직류 오프셋 전압을 제거하기 위한 직류 오프셋 상쇄 유닛을 포함하는 것을 특징으로 하는 루프 장치.
- 제 23 항에 있어서,상기 각 직류 오프셋 상쇄 유닛은 상기 직류 오프셋 전압을 필터링하는 고역 통과 필터를 포함하는 것을 특징으로 하는 루프 장치.
- 제 22 항에 있어서,상기 각 이득단은 가변 이득 증폭기를 포함하는 것을 특징으로 하는 루프 장치.
- 제 22 항에 있어서,상기 복수의 이득단과 피드백 루프는 하나의 칩 상에 장착되고 각 피드백 루프는 상기 칩 상에 장착된 커패시터를 포함하는 것을 특징으로 하는 루프 장치.
- 직렬로 접속된 복수의 이득단을 통하여 RF 신호를 전파함으로써 RF 신호 전압을 증폭시키는 단계; 및각 이득단이 그의 상응하는 이득단의 불요 오프셋을 상쇄시키는 대응 피드백 루프에 접속하도록 이득단들 중 대응하는 하나의 출력 포트와 입력포트에 각각 접속되는 복수의 피드백 루프로 각 이득단에 의하여 증폭된 RF 신호의 불요 오프셋을 상쇄시키는 단계를 포함하고,상기 각 이득단은 상기 RF 신호의 전압을 증가시키고, 상기 RF 신호를 수신하는 입력 포트와 상기 증폭된 RF 신호를 전송하는 출력 포트를 포함하고,상기 각 피드백 루프는 그것의 대응 이득단의 불요 오프셋을 상쇄시키기 위한 고역 통과 필터를 가진 직류 오프셋 상쇄 유닛을 포함하는 것을 특징으로 하는 RF 신호의 이득 제어 방법.
- 상이한 위상들을 가지며, 각각 기준 주파수보다 낮은 제1 주파수를 가지는 복수의 제1 클럭 신호를 발생시키는 클럭 발생기; 및상기 제1 주파수보다 높은 기준 주파수에 근거하여 제2 클럭 신호를 발생시키기 위하여 복수의 제1 클럭 신호를 수신하는 클럭 발생기에 결합된 프리스케일러를 포함하고,상기 프리스케일러는,상기 복수의 제1 클럭 신호 중 하나를 수신하도록 결합된 분주 회로,상기 분주 회로의 출력 신호를 수신하는 샘플러(sampler) 회로,다수의 제3 클럭 신호 및 선택 신호를 수신하기 위하여 연결된 멀티플렉서(multiplexer), 및상기 분활 회로 및 상기 멀티플렉서 사이에 연결된 카운터 회로를 포함하며,상기 샘플러 회로는 상기 다수의 제3 클럭 신호를 출력하고, 상기 멀티플렉서는 상기 제2 클럭 신호를 출력하는 것을 특징으로 하는 회로.
- 제 28 항에 있어서,상기 클럭 발생기는 상이한 위상들을 가지는 상기 복수의 제1 클럭 신호를 제공하기 위하여 직렬로 결합된 복수의 지연 셀을 포함하고, 상기 복수의 지연 셀들 중 처음 것은 상기 지연 셀들 중 그 다음 것들로부터 피드팩 신호를 수신하는 것을 특징으로 하는 회로.
- 제 29 항에 있어서,상기 지연 셀들 각각은 제1 및 제2 출력 단자와 제1 내지 제4 입력 단자를 포함하는 것을 특징으로 하는 회로.
- 제30 항에 있어서,상기 지연 셀 각각은제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제1 쌍의 트랜지스터;제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제2 쌍의 트랜지스터;제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제3 쌍의 트랜지스터;제1 노드와 제1 설정 전압 사이에 제2 전극에 의해 직렬로 결합된 제4 쌍의 트랜지스터;제2 노드와 제3 노드 사이에 결합되는 피드백 회로;제1 노드와 제1 설정 전압 사이에 제2 전극에 의하여 직렬로 결합된 제5 쌍의 트랜지스터;제1 노드와 제1 설정 전압 사이에 제2 전극에 의하여 직렬로 결합된 제6 쌍의 트랜지스터;제2 출력 단자에 결합된 제어 전극을 가지는 제1 출력 단자와 제1 노드 사이에 결합된 제7 트랜지스터;제1 노드와 제2 출력 단자에 결합된 제8 트랜지스터; 및제2 설정 전압 및 제1 노드 사이에 결합된 제9 트랜지스터를 포함하고,상기 제1 쌍의 트렌지스터의 제어 전극들은 각각 제4 및 제3 입력 단자에 결합되고,상기 제2 쌍의 트랜지스터 제어 전극들은 각각 제1 및 제2 입력 단자에 결합되며,상기 제3 쌍의 트랜지스터의 제어 전극들은 각각 제4 및 제3 입력 단자에 결합되고 공통으로 결합된 제2 전극들은 제1 출력 단자에 결합되며,상기 제4 쌍의 트랜지스터의 제어 전극들이 각각 제1 및 제2 입력 단자에 각각 결합되고 제4 쌍의 트랜지스터들의 제2 전극은 제2 출력 단자에 결합되며,상기 제5 쌍의 트랜지스터의 제2 전극은 제1 출력 단자에 결합되고 제5 쌍의 트랜지스터의 제어 전극은 제3 노드에 결합되며,상기 제6 쌍의 트랜지스터의 제2 전극은 제2 출력 단자에 결합되고 제6 쌍의 트랜지스터의 제어 전극은 제2 노드에 결합되며,상기 제8 트랜지스터는 상기 제1 출력 단자에 결합되는 제어 전극을 가지는 것을 특징으로 하는 회로.
- 제31 항에 있어서,상기 피드백 회로는 피드백 제어 신호를 수신하도록 결합된 피드백 트랜지스터를 포함하는 것을 특징으로 하는 회로
- 삭제
- 제 28 항에 있어서,상기 분주 회로는 펄스 셀로오(pulse-swallow) 분주 회로를 포함하고, 상기 샘플러 회로는 직렬로 결합 복수의 플립 플롭을 포함하며, 상기 복수의 플립 플록 각각은 제1 복수의 클럭신호를 중의 해당하는 하나를 수신하여 제3 복수의 클럭 신호들 중의 하나를 출력하고, 제1 플립 플롭은 분주 회로의 출력 신호를 수신하도록 하는 것을 특징으로 하는 회로.
- 제 28 항에 있어서상기 제2 클럭 신호와 기준 클럭 신호를 수신하는 위상 검출기;위상 검출기에 결합된 차지 펌프 회로; 그리고상기 클럭 발생기로 상기 피드백 제어신호를 출력하는 차지 펌프에 결합된 루프 필터를 더 포함하는 회로.
- 제35 항에 있어서,상기 클럭 발생기는 전압제어 발진기(VCO) 이고, 상기 제2 클럭 신호는 분주된 클럭 신호이며, 상기 프리스케일터는 VCO에 의하여 발생된 위상잡음에서 프랙쇼널 스퍼(fractional spur)를 감소시키는 것을 특징으로 하는 회로.
- 제36 항에 있어서,상기 회로는 단일 칩 상에 형성된 CMOS 회로인 것을 특징으로 하는 회로.
- 제1 제어 신호를 수신하고 제2 제어 신호를 출력하는 종속 필터 블럭; 및제1 및 제2 기준 신호를 수신하고 상기 종속 필터 블럭에 상기 제1 제어신호를 출력하는 마스터 필터 블럭을 포함하고,상기 마스터 필터 블럭은,각각 상기 제1 제어 신호를 필터링하는 고역 통과 필터 및 저역 통과 필터,상기 고역 통과 필터에 결합된 제1 정류기,상기 저역 통과 필터에 결합된 제2 정류기, 및상기 제1 제어 신호를 출력하는 제1 및 제2 정류기에 결합된 컨버터를 구비하는 것을 특징으로 하는 동조회로.
- 제38 항에 있어서,상기 제1 제어 신호의 값이 증가함에 따라, 상기 고역 통과 필터의 출력 신호의 제1 진폭이 감소하고, 상기 저역 통과 필터의 출력 신호의 제2 진폭이 증가하는 것을 특징으로 하는 동조회로.
- 제39 항에 있어서,상기 제1 제어 신호의 값은 제1 진폭 및 제2 진폭이 실질적으로 동일해질 때까지 조절되는 것을 특징으로 하는 동조회로.
- 제38 항에 있어서,상기 고역 통과 필터는 제1 및 제2 출력 단자에 제1 쌍의 출력 신호를 출력하도록 직렬로 결합된 제1 및 제2 전달컨덕턴스 증폭기(TA)를 포함하고, 상기 저역 통과 필터는 제3 및 제4 출력 단자에 제2 쌍의 출력 신호를 출력하도록 직렬로 결합된 제3 및 제4 전달컨덕턴스 증폭기(TA)를 포함하는 것을 특징으로 하는 동조회로.
- 제41 항에 있어서,상기 제1 TA의 제1 및 제2 입력은 상기 제1 기준 신호를 수신하고, 상기 제2 TA의 제1 출력은 제2 출력 단자, 제1 TA의 제2 출력 및 제2 TA의 제2 입력에 결합되며, 상기 제2 TA의 제2 출력은 제1 출력 단자, 제1 TA의 제1 출력 및 제2 TA의 제1 입력에 결합되는 것을 특징으로 하는 동조회로.
- 제42 항에 있어서,상기 제3 TA의 제1 및 제2 입력은 상기 제2 기준 신호를 수신하고, 상기 제4 TA의 제1 출력은 제4 출력 단자, 제3 TA의 제2 출력 및 제4 TA의 제2 입력에 결합되고, 상기 제4 TA의 제2 출력은 제3 출력 단자, 제3 TA의 제1 출력 및 제4 TA의 제1 입력에 결합되는 것을 특징으로 하는 동조회로.
- 삭제
- 제43 항에 있어서,상기 제1 및 제2 출력 단자와 제2 기준 신호 사이에 결합된 제1 및 제2 커패시터; 및제3 및 제4 출력 단자와 제1 설정 기준 전압 사이에 각각 결합된 제3 및 제4 커패시터를 더 포함하는 동조회로.
- 제38 항에 있어서,제1 정류기는,제1 노드와 제1 설정 전압 레벨 사이에 결합된 제1 및 제2 트랜지스터;제2 설정 전압 레벨 및 제1 노드 사이에 결합된 제3 트랜지스터;제2 설정 전압 레벨과 제1 설정전압 레벨 사이의 제2 노드에서 직렬로 결합된 제4 및 제5 트랜지스터; 및상기 제1 및 제2 노드에 각각 결합되는 제1 및 제2 입력과, 상기 제5 트랜지스터의 제어 전극에 결합되는 출력을 가지는 연산 증폭기를 포함하고,상기 제3 및 제4 트랜지스터의 제어 전극은 제3 설정 전압을 수신하고 상기 제1 및 제2 트랜지스터의 제어 전극은 제1 및 제2 입력 신호를 각각 수신하는 것을 특징으로 하는 동조회로.
- 제38 항에 있어서,상기 컨버터는 전압 대 전류 컨버터이고,제2 설정 전압과 제1 설정 전압 사이에 직렬로 결합된 제1 및 제2 트랜지스터;제2 설정 전압과 제1 설정전압 사이의 컨버터의 출력 단자에서 직렬로 결합된 제3 및 제4 트랜지스터;제2 설정 전압 및 제1 노드 사이에 직렬로 결합된 제5 및 제6 트랜지스터;제2 설정 전압 및 제1 노드 사이에 직렬로 결합된 제7 및 제8 트랜지스터; 및제1 노드 및 제1 설정 전압 사이에 결합된 전류원을 포함하는 것을 특징으로 하는 동조회로.
- 제38 항에 있어서,상기 종속 필터 블록은 차단 주파수를 가지고, 상기 제2 기준 신호는 상기 종속 필터 블록의 차단 주파수와 거의 동일한 주파수를 갖는 것을 특징으로 하는 동조회로.
- 제1 제어 신호를 수신하고 제2 제어 신호를 출력하는 차단 주파수를 가진 종속 필터 블록; 및제1 및 제2 설정 기준 신호를 수신하여 상기 종속 필터 블록으로 상기 제1 제어 신호를 출력하는 다상 필터를 포함하는 마스터 필터 블록을 포함하고,상기 제1 설정 기준 신호는 상기 종속 필터 블록의 상기 차단 주파수와 거의 같은 주파수를 가지는 것을 특징으로 하는 동조 회로.
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