KR100695882B1 - Method for fabricating a semiconductor device - Google Patents

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Abstract

비트 라인 구조물을 포함하는 반도체 메모리 장치의 제조 방법이 개시되어 있다. 기판 상에 제1도전물 및 실리콘 질화물이 순차적으로 적층되고, 그 사이에 간격을 갖는 도체 패턴들을 형성하고, 상기 도체 패턴들의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물을 형성한다. 그리고, 상기 스페이서 구조물 및 도체 패턴 표면을 산화시킨다. 이어서, 상기 도체 패턴들, 스페이서 구조물 및 기판의 표면 상에 절연층을 연속적으로 적층시킨 다음 상기 도체 패턴들 사이에 적층되어 있는 상기 절연층을 식각하여 상기 스페이서 구조물 및 기판 표면이 노출되는 셀프-얼라인 콘택홀을 형성한다. 그리고, 상기 셀프-얼라인 콘택홀에 제2도전물을 필링하여 셀프-얼라인 콘택 구조물을 형성한다. 상기 비트 라인과 같은 도체 패턴의 스페이서 구조물을 형성할 때 생성되는 반응 부산물을 상기 산화 처리를 통하여 완전하게 제거함으로서 후속 공정에서 발생하는 브리지와 같은 결함을 최소화할 수 있다.A method of manufacturing a semiconductor memory device including a bit line structure is disclosed. The first conductive material and silicon nitride are sequentially stacked on the substrate, and conductive patterns having a gap therebetween are formed, and a spacer structure made of silicon nitride is formed on sidewalls of the conductive patterns. Then, the spacer structure and the conductor pattern surface are oxidized. Subsequently, an insulating layer is successively stacked on the surface of the conductor patterns, the spacer structure and the substrate, and then the insulating layer stacked between the conductive patterns is etched to expose the spacer structure and the substrate surface. A contact hole is formed. The self-aligned contact structure is formed by filling a second conductive material in the self-aligned contact hole. By completely removing the reaction by-products generated when forming the spacer pattern of the conductor pattern such as the bit line through the oxidation treatment, defects such as bridges generated in subsequent processes can be minimized.

Description

반도체 장치의 제조 방법{Method for fabricating a semiconductor device}Method for fabricating a semiconductor device

도 1은 종래의 방법으로 제조한 셀프-얼라인 콘택 구조물을 포함하는 반도체 장치를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor device including a self-aligned contact structure manufactured by a conventional method.

도 2a 내지 도 2e는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명은 비트 라인(bit line) 구조물과 그 측벽에 형성되는 스페이서 구조물을 포함하는 반도체 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. In particular, the present invention relates to a method of manufacturing a semiconductor memory device including a bit line structure and a spacer structure formed on sidewalls thereof.

반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있다. 이에 따라, 배선의 넓이(width) 및 상기 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진, 소자 분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 디램(DRAM : dynamic random access memory)과 같은 메모리 장치에서, 상기 콘택은 메모리 셀의 크기를 결정하는 주요 원인으로 작용한다.As semiconductor devices become more integrated and faster, the formation of fine patterns is required. Accordingly, the width of the wiring and the space between the wiring and the wiring are also significantly reduced. In particular, the formation of a contact connecting the isolated device regions formed in the semiconductor substrate with the use of a highly conductive thin film should be performed while securing the alignment margin, device isolation margin, and the like. To occupy. Therefore, in a memory device such as a dynamic random access memory (DRAM), the contact serves as a main reason for determining the size of a memory cell.

최근에는 0.25㎛ 이하의 반도체 공정 기술이 급속히 발전하고 있는데, 기존의 콘택 형성 방법으로는 미세한 크기의 콘택을 형성하기가 용이하지 않다. 더욱이, 다층의 도전층을 사용하는 메모리 장치에서는 층간 절연층에 의해 도전층과 도전층 사이의 높이가 더욱 높아져서 도전층들 간에 콘택을 형성하는 공정이 매우 어려워진다. 이에 따라, 디자인 룰(design rule)에 여유가 없고, 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 셀프-얼라인 방법으로 콘택을 형성하는 방법이 개발되고 있다.Recently, semiconductor process technology of 0.25 μm or less has been rapidly developed, and it is not easy to form a contact having a fine size using a conventional contact forming method. Furthermore, in a memory device using a multilayer conductive layer, the height between the conductive layer and the conductive layer is further increased by the interlayer insulating layer, making the process of forming a contact between the conductive layers very difficult. Accordingly, a method of forming a contact by a self-aligned method has been developed in order to reduce the cell area when there is no margin in a design rule and a pattern of the same type is repeated.

셀프-얼라인 콘택(self-align contact : SAC) 기술은 주변 구조물의 단차를 이용하여 콘택을 형성하는 방법으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연층의 두께 및 식가 방법 등에 의해 다양한 크기의 콘택을 마스크의 사용없이 얻을 수 있다. 따라서, 셀프-얼라인 콘택 기술의 가장 큰 장점은 얼라인 마진을 필요로 하지 않으면서 미세 콘택을 형성할 수 있다는 것이다.Self-aligned contact (SAC) technology is a method of forming a contact by using a step of the surrounding structure. Contacts of various sizes can be obtained without the use of a mask. Thus, the greatest advantage of the self-aligned contact technique is that it can form fine contacts without requiring an alignment margin.

상기 셀프-얼라인 콘택 기술에 대한 일 예는 일본국 특허 공개 평10-64997호에 개시되어 있다.An example of the self-aligned contact technique is disclosed in Japanese Patent Laid-Open No. Hei 10-64997.

도 1은 종래의 방법으로 형성한 셀프-얼라인 콘택 구조물을 포함하는 반도체 장치를 나타낸다. 1 illustrates a semiconductor device including a self-aligned contact structure formed by a conventional method.                         

도 1을 참조하면, 텅스텐(11a) 및 실리콘 질화물(11b)이 순차적으로 적층되고, 그 사이에 간격을 갖는 라인형 패턴(11) - 비트 라인 - 들을 기판(10) 상에 형성한 다음 라인형 패턴(11)들의 측벽에 스페이서(12)를 형성한다. 그리고, 라인형 패턴(11)들, 스페이서(12) 및 기판(10) 상에 실리콘 산화물로 이루어지는 절연층(14)을 연속적으로 형성한다. 이어서, 라인형 패턴(11)들과 스페이서(12)의 실리콘 질화물과 절연층(14)의 실리콘 산화물 사이의 식각 선택비를 이용하여 절연층(14)을 부분적으로 식각한다. 이에 따라, 라인형 패턴(11)들 사이의 기판(10) 표면이 노출되는 셀프-얼라인 콘택홀이 형성된다. 그리고, 상기 셀프-얼라인 콘택홀에 폴리 실리콘으로 이루어지는 도전층을 필링(filling)시킨다. 이때, 절연층(14) 상에도 도전층이 적층되기 때문에 평탄화 공정을 수행하여 절연층(16) 상에 적층된 도전층을 제거한다. 따라서, 상기 셀프-얼라인 콘택홀 내에 셀프-얼라인 콘택 구조물(16) - 커페시터의 하부 전극층 - 이 형성된다.Referring to FIG. 1, tungsten 11a and silicon nitride 11b are sequentially stacked, and a line pattern 11-bit lines-having a gap therebetween is formed on the substrate 10 and then lined. Spacers 12 are formed on sidewalls of the patterns 11. Then, the insulating layer 14 made of silicon oxide is successively formed on the line patterns 11, the spacers 12, and the substrate 10. Subsequently, the insulating layer 14 is partially etched using an etch selectivity between the line patterns 11 and the silicon nitride of the spacer 12 and the silicon oxide of the insulating layer 14. As a result, a self-aligned contact hole is formed in which the surface of the substrate 10 between the line patterns 11 is exposed. The self-aligned contact hole is filled with a conductive layer made of polysilicon. At this time, since the conductive layer is also laminated on the insulating layer 14, the planarization process is performed to remove the conductive layer stacked on the insulating layer 16. Thus, a self-aligned contact structure 16-a lower electrode layer of a capacitor-is formed in the self-aligned contact hole.

스페이서(12)의 형성에 있어서, 스페이서(12)의 식각 이후에 세정을 수행하는데, 상기 세정에서는 SC-1을 사용하지 못한다. 이는, 라인형 패턴(11)들을 구성하는 텅스텐이 상기 SC-1에 의해 용해되기 때문이다. 그러므로, 스페이서(12)의 식각에서 발생된 폴리머 등과 같은 반응 부산물(20)을 완전하게 제거하지 못한 상태에서 스페이서(12) 및 라인형 패턴(11)들 상에 절연층(14)이 적층되는 경우가 빈번하게 발생한다.In the formation of the spacer 12, cleaning is performed after etching of the spacer 12, which does not use SC-1. This is because tungsten constituting the linear patterns 11 is dissolved by the SC-1. Therefore, when the insulating layer 14 is laminated on the spacers 12 and the line patterns 11 without completely removing the reaction by-products 20 such as the polymer generated in the etching of the spacers 12. Occurs frequently.

따라서, 절연층(14) 내에 반응 부산물(20)에 의한 구멍(porousness)들이 발생하기도 한다. 그리고, 셀프-얼라인 콘택 구조물(16)을 형성하기 위한 세정을 수 행할 때 상기 구멍들이 인접한 부위가 식각되는 경우가 빈번하게 발생한다. 상기 식각이 라인형 패턴(11)들 사이에서 발생할 경우에는 상기 식각에 의해 라인형 패턴(11)들 사이에 브리지(bridge)가 발생하는 결함이 있다.Accordingly, porousnesses due to the reaction byproduct 20 may also occur in the insulating layer 14. In addition, when the cleaning for forming the self-aligned contact structure 16 is performed, the portions adjacent to the holes are often etched. When the etching occurs between the line patterns 11, a bridge is generated between the line patterns 11 by the etching.

본 발명의 제1목적은, 셀프-얼라인 콘택 구조물을 형성할 때 빈번하게 발생하는 라인형 패턴들 사이에서의 브리지를 최소화하기 위한 반도체 장치의 제조 방법을 제공하는 데 있다.It is a first object of the present invention to provide a method of manufacturing a semiconductor device for minimizing bridges between line patterns that frequently occur when forming a self-aligned contact structure.

본 발명의 제2목적은, 비트 라인 구조물 사이에 발생하는 브리지를 최소화하기 위한 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.It is a second object of the present invention to provide a method of manufacturing a semiconductor memory device for minimizing bridges occurring between bit line structures.

상기 제1목적을 달성하기 위한 본 발명은,The present invention for achieving the first object,

제1도전물 및 실리콘 질화물이 순차적으로 적층되고, 그 사이에 간격을 갖는 도체 패턴들을 기판 상에 형성하는 단계;Stacking the first conductive material and the silicon nitride sequentially, with conductive patterns having a gap therebetween, on the substrate;

상기 도체 패턴들의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물을 형성하는 단계;Forming a spacer structure made of silicon nitride on sidewalls of the conductor patterns;

상기 스페이서 구조물 및 도체 패턴 표면을 산화시키는 단계;Oxidizing the spacer structure and the conductor pattern surface;

상기 도체 패턴들, 스페이서 구조물 및 기판의 표면 상에 절연층을 연속적으로 적층시키는 단계;Continuously depositing an insulating layer on the surface of the conductor patterns, the spacer structure and the substrate;

상기 도체 패턴들 사이에 적층되어 있는 상기 절연층을 식각하여 상기 스페이서 구조물 및 기판 표면이 노출되는 셀프-얼라인 콘택홀을 형성하는 단계; 및 Etching the insulating layer stacked between the conductive patterns to form a self-aligned contact hole exposing the surface of the spacer structure and the substrate; And                     

상기 셀프-얼라인 콘택홀에 제2도전물을 필링하여 셀프-얼라인 콘택 구조물을 형성하는 단계를 포함한다.And filling a second conductive material in the self-aligned contact hole to form a self-aligned contact structure.

상기 제2목적을 달성하기 위한 본 발명은,The present invention for achieving the second object,

트렌지스터 구조물들, 비트 라인 콘택 패드들 및 커패시터 콘택 패드들이 형성되어 있는 기판 상에 제1층간 절연층을 형성하는 단계;Forming a first interlayer dielectric layer on a substrate having transistor structures, bit line contact pads and capacitor contact pads formed thereon;

상기 제1층간 절연층을 부분적으로 식각하여 상기 비트 라인 콘택 패드들의 표면을 노출시키는 비트 라인 콘택홀들을 형성하는 단계;Partially etching the first interlayer insulating layer to form bit line contact holes exposing a surface of the bit line contact pads;

상기 비트 라인 콘택 패드와 전기적으로 접촉하도록 상기 비트 라인 콘택홀 내에 필링되고, 텅스텐 및 실리콘 질화물이 순차적으로 적층되는 비트 라인 구조물을 형성하는 단계;Forming a bit line structure filled in the bit line contact hole to be in electrical contact with the bit line contact pad, wherein tungsten and silicon nitride are sequentially stacked;

상기 비트 라인 콘택홀로부터 돌출되어 있는 비트 라인 구조물의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물을 형성하는 단계;Forming a spacer structure made of silicon nitride on a sidewall of the bit line structure protruding from the bit line contact hole;

상기 스페이서 구조물 및 비트 라인 구조물의 표면을 산화시키는 단계;Oxidizing surfaces of the spacer structure and the bit line structure;

상기 비트 라인 구조물, 스페이서 구조물 및 제1절연층 상에 제2절연층을 연속적으로 형성하는 단계;Continuously forming a second insulating layer on the bit line structure, the spacer structure and the first insulating layer;

상기 제2절연층 및 제1절연층을 부분적으로 식각하여 상기 스페이서 구조물 및 상기 커패시터 콘택 패드의 표면이 노출되는 셀프-얼라인 콘택홀을 형성하는 단계; 및Partially etching the second insulating layer and the first insulating layer to form a self-aligned contact hole exposing surfaces of the spacer structure and the capacitor contact pad; And

상기 커패시터 콘택 패드와 전기적으로 접촉하도록 셀프-얼라인 콘택홀에 필링되고, 폴리 실리콘으로 이루어지는 커패시터 전극 구조물을 형성하는 단계를 포 함한다.Forming a capacitor electrode structure filled with a self-aligned contact hole in electrical contact with the capacitor contact pad and made of polysilicon.

따라서, 상기 방법들에 의해 셀프-얼라인 콘택 구조물을 포함하는 반도체 장치를 제조할 경우 상술한 브리지와 같은 불량의 발생을 최소화할 수 있다.Therefore, when the semiconductor device including the self-aligned contact structure is manufactured by the above methods, the occurrence of a defect such as the aforementioned bridge can be minimized.

이하, 본 발명의 제조 방법을 첨부하는 도면들을 참조하여 상세하게 설명한다.
Hereinafter, with reference to the accompanying drawings, the manufacturing method of the present invention will be described in detail.

실시예 1Example 1

도 2a를 참조하면, 기판(100) 상에 제1도전물(110a) 및 실리콘 질화물(110b)이 순차적으로 적층되고, 그 사이에 간격을 갖도록 라인형의 도체 패턴(110)들을 형성한다. 여기서, 기판(100) 상에는 트렌치 구조물과, 트렌지스터 구조물, 비트 라인 콘택 패드 및 커패시터 콘택 패드 등과 같은 하부 구조물이 형성되어 있다. 따라서, 도체 패턴(110)들은 Referring to FIG. 2A, the first conductive material 110a and the silicon nitride 110b are sequentially stacked on the substrate 100, and linear conductor patterns 110 are formed to have a gap therebetween. Here, a trench structure and a lower structure such as a transistor structure, a bit line contact pad, a capacitor contact pad, and the like are formed on the substrate 100. Thus, the conductor patterns 110

기판(100)의 하부 구조물 상에 형성된다. 그리고, 도체 패턴(110)들의 제1도전물(110a)은 저항을 줄이기 위하여 텅스텐이 주로 선택된다. 또한, 도체 패턴(110)들은 상기 하부 구조물의 비트 라인 콘택 패드와 전기적으로 접촉하도록 형성하기도 한다. 따라서, 라인형의 도체 패턴(110)들은 상기 비트 라인 콘택 패드와 전기적으로 접촉하는 비트 라인 구조물에 해당된다.It is formed on the lower structure of the substrate 100. Tungsten is mainly selected for the first conductive material 110a of the conductive patterns 110 to reduce resistance. In addition, the conductive patterns 110 may be formed to be in electrical contact with the bit line contact pads of the lower structure. Thus, the linear conductor patterns 110 correspond to bit line structures in electrical contact with the bit line contact pads.

도 2b를 참조하면, 도체 패턴(110)들의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물(112)을 형성한다. 이에 따라, 도체 패턴(110)들의 텅스텐은 도체 패턴(110)의 실리콘 질화물(110b)에 의해 덮여지고, 스페이서 구조물(112)의 실리 콘 질화물에 의해 둘러싸여 진다.Referring to FIG. 2B, a spacer structure 112 made of silicon nitride is formed on sidewalls of the conductive patterns 110. Accordingly, the tungsten of the conductor patterns 110 is covered by the silicon nitride 110b of the conductor pattern 110 and is surrounded by the silicon nitride of the spacer structure 112.

이어서, 스페이서 구조물(112) 및 도체 패턴(110)들의 표면을 산화시킨다. 상기 산화는 산소 플라즈마 처리, 열 산화 등에 의해 달성된다. 구체적으로, 상기 산소 플라즈마 처리는 기판을 300 내지 500℃ 정도의 온도로 가열한 상태에서, 0.1 내지 100 Torr의 압력하에서, 100 내지 1,000 Watt의 파워를 인가하는 공정 조건에 의해 달성된다. 상기 열 산화는 600℃ 이상의 온도 조건에 의해 달성된다. 그리고, 상기 열 산화는 습식 방식, 건식 방식 또는 급속 가열 방식 등과 같은 모든 조건의 적용이 가능하다. 또한, 상기 열 산화는 배치 타입(batch type) 또는 매엽 타입(single wafet type)의 적용이 가능하다.Subsequently, the surfaces of the spacer structure 112 and the conductor patterns 110 are oxidized. The oxidation is accomplished by oxygen plasma treatment, thermal oxidation and the like. Specifically, the oxygen plasma treatment is achieved by a process condition of applying a power of 100 to 1,000 Watt under a pressure of 0.1 to 100 Torr in a state where the substrate is heated to a temperature of about 300 to 500 ° C. The thermal oxidation is achieved by temperature conditions of 600 ° C. or higher. In addition, the thermal oxidation may be applied to all conditions such as a wet method, a dry method or a rapid heating method. In addition, the thermal oxidation may be applied in a batch type or single wafer type.

상기 산화의 결과, 스페이서 구조물(112) 형성하기 위한 식각에 의해 발생하는 폴리머 등과 같은 반응 부산물은 완전히 제거된다. 즉, 상기 산화에 의해 스페이서 구조물(112) 및 도체 패턴(110)들 상에 존재하는 상기 반응 부산물이 버닝(burning)되기 때문이다.As a result of the oxidation, reaction by-products such as polymers generated by etching to form the spacer structure 112 are completely removed. That is, the reaction by-products present on the spacer structure 112 and the conductor patterns 110 are burned by the oxidation.

그리고, 상기 산화에 의해 스페이서 구조물(112) 및 도체 패턴(110)들의 표면 상에는 5 내지 20Å 정도의 뚜게를 갖는 산화층(도시되지 않음)이 적층된다. 때문에, 본 발명에서는 상기 산화층의 제거를 더 포함할 수 있다. 이때, 상기 제거에서는 주로 HF, LAL 등과 같은 용액을 사용한다. 그리고, 상기 제거를 포함할 경우에는 상기 반응 부산물이 더욱 완전하게 제거되는 효과가 있다.In addition, an oxide layer (not shown) having a thickness of about 5 to about 20 microseconds is stacked on the surfaces of the spacer structure 112 and the conductor patterns 110 by the oxidation. Therefore, the present invention may further include the removal of the oxide layer. At this time, the removal is mainly used a solution such as HF, LAL. In addition, when the removal is performed, the reaction by-products are more completely removed.

도 2c를 참조하면, 도체 패턴(110)들, 스페이서 구조물(112) 및 기판(100)의 표면 상에 절연층(114)을 연속적으로 적층한다. 절연층(114)은 실리콘 산화물로 이 루어지고, 고밀도 플라즈마를 이용한 증착 방법에 의해 적층된다. 여기서, 상기 산화에 의해 반응 부산물을 완전하게 제거하기 때문에 절연층(114)에 구멍 등과 같은 결함은 발생하지 않는다.Referring to FIG. 2C, the insulating layer 114 is continuously stacked on the surface of the conductive patterns 110, the spacer structure 112, and the substrate 100. The insulating layer 114 is made of silicon oxide and laminated by a deposition method using high density plasma. Here, since the reaction by-products are completely removed by the oxidation, defects such as holes in the insulating layer 114 do not occur.

도 2d를 참조하면, 절연층(114)을 부분적으로 식각하여 스페이서 구조물(112) 및 도체 패턴(110)들 사이의 기판(100) 표면을 노출시키는 셀프-얼라인 콘택홀(116)을 형성한다. 이때, 상기 식각은 절연층(114)의 실리콘 산화물 및 스페이서(112)와 도체 패턴(110)들의 실리콘 질화물의 식각 선택비에 의해 달성된다.Referring to FIG. 2D, the insulating layer 114 is partially etched to form a self-aligned contact hole 116 exposing the surface of the substrate 100 between the spacer structure 112 and the conductor patterns 110. . In this case, the etching is achieved by the etching selectivity of the silicon oxide of the insulating layer 114 and the silicon nitride of the spacer 112 and the conductor patterns 110.

도 2e를 참조하면, 상기 셀프-얼라인 콘택홀(116)에 제2도전물을 필링하여 셀프-얼라인 콘택 구조물(118)을 형성한다. 셀프-얼라인 콘택 구조물(118)을 형성할 때 상기 절연층(114) 상에도 셀프-얼라인 콘택 구조물(118)의 물질들이 적층된다. 따라서, 화학 기계적 연마(CMP), 에치백 등의 평탄화 공정을 수행하여 상기 절연층(114) 상에 적층되어 있는 셀프-얼라인 콘택 구조물(118)의 물질을 제거한다. 그리고, 셀프-얼라인 콘택 구조물(118)은 폴리 실리콘이 주로 선택된다. 또한, 셀프-얼라인 콘택 구조물(118)은 하부 구조물의 커페시터 콘택 패드와 전기적으로 연결되도록 형성하기도 한다. 따라서, 셀프-얼라인 콘택 구조물(118)은 커패시터 콘택 패드와 전기적으로 접촉하는 커패시터의 하부 전극에 해당된다.Referring to FIG. 2E, a second conductive material is filled in the self-aligned contact hole 116 to form a self-aligned contact structure 118. When forming the self-aligned contact structure 118, the materials of the self-aligned contact structure 118 are also stacked on the insulating layer 114. Accordingly, a planarization process such as chemical mechanical polishing (CMP), etch back, or the like is performed to remove the material of the self-aligned contact structure 118 stacked on the insulating layer 114. And, the self-aligned contact structure 118 is mainly selected from polysilicon. In addition, the self-aligned contact structure 118 may be formed to be electrically connected to the capacitor contact pads of the underlying structure. Thus, self-aligned contact structure 118 corresponds to the bottom electrode of the capacitor in electrical contact with the capacitor contact pad.

상술한 바와 같이, 스페이서(112) 및 라인형의 도체 패턴(110)들의 표면을 산화 처리함으로써, 상기 스페이서(112) 및 라인형의 도체 패턴(110)들 상에 형성하는 결점이 없는 절연층(114)을 적층할 수 있다. 따라서, 상기 라인형의 도체 패 턴(110)들 사이에 브리지와 같은 결함은 발생하지 않는다.
As described above, by oxidizing the surfaces of the spacers 112 and the linear conductor patterns 110, an insulating layer having no defects formed on the spacers 112 and the linear conductor patterns 110 is formed. 114) can be laminated. Therefore, a defect such as a bridge does not occur between the line-shaped conductor patterns 110.

실시예 2Example 2

실시예 2는 상기 실시예 1의 도체 패턴들 및 셀프-얼라인 콘택 구조물을 1기가 디램 장치에 응용하는 방법을 나타낸다. 그리고, 도시된 도 3은 상기 디램 장치의 셀 영역을 나타낸다.Example 2 illustrates a method of applying the conductor patterns and the self-aligned contact structure of Example 1 to a DRAM device. 3 illustrates a cell area of the DRAM device.

도 3a를 참조하면, 통상의 소자 분리 공정을 수행하여 기판(200)에 트렌치 구조물(202)을 형성한다. 따라서, 기판(200)은 활성 영역과 비활성 영역으로 분리된다. 그리고, 기판(200)에 불순물을 부분적으로 주입하여 p-웰 및 n-웰을 형성한다.Referring to FIG. 3A, a trench structure 202 is formed in the substrate 200 by performing a conventional device isolation process. Thus, the substrate 200 is separated into an active region and an inactive region. In addition, impurities are partially implanted into the substrate 200 to form p-wells and n-wells.

이어서, 기판(200)의 활성 영역 상에 폴리 실리콘(204a), 텅스텐 실리사이드(204b) 및 실리콘 질화물(204c)로 이루어지고, 상기 디램 장치의 워드 라인으로 제공되는 게이트 패턴(204)들을 형성한다. 상기 게이트 패턴(204)은 고농도의 불순물이 도핑된 폴리 실리콘(204a)과 텅스텐 실리사이드(204b)가 적층되는 폴리 사이드 구조로 형성된다. 그리고, 게이트 패턴(204)의 측벽들에 실리콘 질화물로 이루어지는 스페이서(206)를 더 형성할 수도 있다.Subsequently, gate patterns 204 formed of polysilicon 204a, tungsten silicide 204b, and silicon nitride 204c are formed on the active region of the substrate 200, and serve as word lines of the DRAM device. The gate pattern 204 has a polyside structure in which polysilicon 204a and tungsten silicide 204b doped with a high concentration of impurities are stacked. In addition, a spacer 206 made of silicon nitride may be further formed on sidewalls of the gate pattern 204.

계속해서, 게이트 패턴(204)들을 마스크로 이용하여 불순물의 주입을 수행하여 게이트 패턴(204)들과 연결되는 기판(200) 표면 부위에 소스(205a)/드레인(205b)을 형성한다. 이에 따라, 게이트 패턴(204), 소스(205a)/드레인(205b)으로 이루어지는 트렌지스터 구조물이 형성된다. 여기서, 트렌지스터 구조물의 소스(205a)/드레인(205b) 중의 하나는 커패시터의 하부 전극 구조물과 연결되는 커패시터 콘택 영역(208a)이고, 다른 하나는 비트 라인 구조물과 연결되는 비트 라인 콘택 영역(208b)이다. 본 실시예에서는 상기 트렌지스터 구조물의 소스(205a)가 커패시터 콘택 영역(208a)에 해당하고, 상기 트렌지스터 구조물의 드레인(205b)이 비트 라인 콘택 영역(208b)에 해당한다.Subsequently, an impurity is implanted using the gate patterns 204 as a mask to form a source 205a / drain 205b on a surface portion of the substrate 200 that is connected to the gate patterns 204. As a result, a transistor structure including the gate pattern 204 and the source 205a / drain 205b is formed. Here, one of the source 205a / drain 205b of the transistor structure is a capacitor contact region 208a connected with the lower electrode structure of the capacitor, and the other is a bit line contact region 208b connected with the bit line structure. . In the present embodiment, the source 205a of the transistor structure corresponds to the capacitor contact region 208a, and the drain 205b of the transistor structure corresponds to the bit line contact region 208b.

도 3b를 참조하면, 상기 트렌지스터 구조물의 게이터 패턴(204)들 사이에 폴리 실리콘(210)을 필링시켜 상기 커패시터의 하부 전극 구조물과 전기적으로 접촉하는 커패시터 콘택 패드(210a) 및 상기 비트 라인 구조물과 전기적으로 접촉하는 비트 라인 콘택 패드(210b)를 형성한다. 즉, 상기 커패시터 콘택 영역(208a)에 필링되는 폴리 실리콘(210)은 커패시터 콘택 패드(210a)에 해당하고, 상기 비트 라인 콘택 영역(208b)에 필링되는 폴리 실리콘(210)은 비트 라인 콘택 패드(210b)에 해당한다.Referring to FIG. 3B, the polysilicon 210 is filled between the gate patterns 204 of the transistor structure to electrically contact the capacitor contact pad 210a and the bit line structure to be in electrical contact with the lower electrode structure of the capacitor. The bit line contact pads 210b are formed in contact with each other. That is, the polysilicon 210 to be filled in the capacitor contact region 208a corresponds to the capacitor contact pad 210a, and the polysilicon 210 to be filled in the bit line contact region 208b is a bit line contact pad ( 210b).

도 3c를 참조하면, 상기 비트 라인 콘택 패드(210b)와 전기적으로 접촉하는 비트 라인 구조물(220)을 형성한다. 구체적으로, 상기 트렌지스터 구조물의 게이트 패턴(204) 및 상기 게이트 패턴(204) 사이에 필링된 폴리 실리콘(210) 상에 제1층간 절연층(222)을 연속적으로 적층한다. 그리고, 제1 층간 절연층(222)을 통상의 사진 식각 공정을 통하여 부분적으로 식각하여 상기 비트 라인 콘택 패드(210b)의 표면을 노출시키는 비트 라인 콘택홀(223)을 형성한다. 이어서, 상기 비트 라인 콘택홀(223) 및 제1층간 절연층(222) 상에 텅스텐(220a)을 연속적으로 적층한다. 그 결과, 텅스텐(220a)은 상기 비트 라인 콘택홀(223) 내에 완전하게 필링된다. 여기 서, 텅스텐(220a)은 자항을 감소시키기 위하여 선택된다. 계속해서, 텅스텐(220a) 상에 실리콘 질화물(220b)을 적층한다. 그리고, 상기 실리콘 질화물(220b)과 텅스텐(220a)을 통상의 사진 식각 공정을 통하여 부분적으로 식각함으로서 텅스텐(220a)과 실리콘 질화물(220b)(1,500 내지 3,000Å 정도) - 마스크층 - 로 이루어지는 비트 라인 구조물(220)을 형성한다.Referring to FIG. 3C, a bit line structure 220 is formed in electrical contact with the bit line contact pad 210b. Specifically, the first interlayer insulating layer 222 is sequentially stacked on the polysilicon 210 filled between the gate pattern 204 and the gate pattern 204 of the transistor structure. The first interlayer insulating layer 222 is partially etched through a conventional photolithography process to form a bit line contact hole 223 exposing the surface of the bit line contact pad 210b. Subsequently, tungsten 220a is sequentially stacked on the bit line contact hole 223 and the first interlayer insulating layer 222. As a result, tungsten 220a is completely filled in the bit line contact hole 223. Here, tungsten 220a is selected to reduce magnetic term. Subsequently, silicon nitride 220b is laminated on tungsten 220a. The bit line is formed by partially etching the silicon nitride 220b and the tungsten 220a through a conventional photolithography process. Form structure 220.

이어서, 상기 비트 라인 구조물(220) 및 제1층간 절연층(222) 상에 실리콘 질화물(400 내지 700Å 정도)을 적층한다. 그리고, 상기 실리콘 질화물을 스페이서 식각시킴으로서 비트 라인 구조물(220)의 측벽들에 상기 실리콘 질화물로 이루어지는 스페이서 구조물(224)을 형성한다. 이에 따라, 상기 비트 라인 구조물(220)의 텅스텐(220a)은 마스크층의 실리콘 질화물(220b)에 의해 덮여지고, 상기 스페이서 구조물(224)의 실리콘 질화물에 의해 둘러싸여 진다.Subsequently, silicon nitride (about 400 to 700 mW) is deposited on the bit line structure 220 and the first interlayer insulating layer 222. The silicon nitride is etched to form a spacer structure 224 formed of the silicon nitride on sidewalls of the bit line structure 220. Accordingly, the tungsten 220a of the bit line structure 220 is covered by the silicon nitride 220b of the mask layer and surrounded by the silicon nitride of the spacer structure 224.

스페이서 식각에서는 폴리머 등과 같은 반응 부산물이 생성된다. 따라서, 상기 반응 부산물을 제거하기 위하여 스페이서 구조물(224) 및 비트 라인 구조물9220)의 표면들 산화시킨다. 상기 산화는 전술한 실시예1과 동일한 방법에 의해서 달성된다.Spacer etching produces reaction byproducts such as polymers. Thus, the surfaces of spacer structure 224 and bit line structure 9220 are oxidized to remove the reaction by-products. The oxidation is accomplished by the same method as in Example 1 described above.

그리고, 상기 산화에 의해 스페이서 구조물(224) 및 비트 라인 구조물(220)의 표면 상에는 5 내지 20Å 정도의 두께를 갖는 산화층(도시되지 않음)이 적층된다. 때문에, 본 실시예에서는 상기 산화층의 제거를 더 포함할 수 있다. 이때, 상기 산화층의 제거 또한 전술한 실시예1과 동일한 방법에 의해서 달성된다.In addition, an oxide layer (not shown) having a thickness of about 5 to about 20 microseconds is stacked on the surfaces of the spacer structure 224 and the bit line structure 220 by the oxidation. Therefore, the present embodiment may further include the removal of the oxide layer. At this time, the removal of the oxide layer is also achieved by the same method as in Example 1 described above.

도 3d를 참조하면, 비트 라인 구조물(220), 스페이서 구조물(224) 및 제1층 간 절연층(222) 상에 제2층간 절연층(230)을 연속적으로 적층한다. 제2층간 절연층(230)은 실리콘 산화물로 이루어지고, 고밀도 플라즈마 증착에 의해 적층된다. 그리고, 제2층간 절연층(230)은 스페이서 식각에서 생성된 반응 부산물을 완전하게 처리한 다음 적층되기 때문에 상기 제2층간 절연층(230) 내에는 구멍 등과 결함이 발생하지 않는다.Referring to FIG. 3D, the second interlayer insulating layer 230 is sequentially stacked on the bit line structure 220, the spacer structure 224, and the first interlayer insulating layer 222. The second interlayer insulating layer 230 is made of silicon oxide and laminated by high density plasma deposition. Further, since the second interlayer insulating layer 230 is completely processed after the reaction by-products generated in the spacer etching, the second interlayer insulating layer 230 does not generate holes or defects in the second interlayer insulating layer 230.

도 3e를 참조하면, 소정 부위의 제2층간 절연층(230) 및 제1층간 절연층(222)을 연속적으로 식각하여 상기 커패시터의 콘택 패드(210a)의 표면을 노출시킨다. 상기 식각은 비트 라인 구조물(220)과 스페이서 구조물(224)의 실리콘 질화물 및 제2층간 절연층(230)과 제1층간 절연층(222)의 실리콘 산화물의 식각 선택비에 의해 이루어진다. 따라서, 상기 식각에 의해 형성되는 구조물0은 셀프-얼라인 콘택홀(232)에 해당된다.Referring to FIG. 3E, the second interlayer insulating layer 230 and the first interlayer insulating layer 222 of a predetermined portion are sequentially etched to expose the surface of the contact pad 210a of the capacitor. The etching is performed by the etching selectivity of the silicon nitride of the bit line structure 220 and the spacer structure 224 and the silicon oxide of the second interlayer insulating layer 230 and the first interlayer insulating layer 222. Therefore, the structure 0 formed by the etching corresponds to the self-aligned contact hole 232.

그리고, 상기 셀프-얼라인 콘택홀(232)을 형성한 다음 세정을 수행한다. 상기 세정에서는 상기 제2층간 절연층(230)이 결함이 없기 때문에 상기 제2층간 절연층(230)이 손상되는 경우가 발생하지 않는다.The self-aligned contact hole 232 is formed and then cleaned. In the cleaning, since the second interlayer insulating layer 230 is free of defects, the second interlayer insulating layer 230 is not damaged.

이어서, 상기 셀프-얼라인 콘택홀(232) 내에 상기 커페시터 콘택 패드(210a)와 전기적으로 접촉하도록 폴리 실리콘을 플러그 형태로 필링시킨다. 이에 따라, 상기 폴리 실리콘으로 이루어지는 커패시터의 하부 전극(234)이 형성된다. 이때, 상기 제2층간 절연층(230)이 손상되어 있지 않기 때문에 상기 커패시터의 하부 전극(234)들 사이에는 브리지가 발생하지 않는다. 따라서, 상기 셀프-얼라인 콘택홀(232) 내에 커패시터의 하부 전극(234)을 안정적으로 형성할 수 있다.Subsequently, the polysilicon is filled in a plug form to be in electrical contact with the capacitor contact pad 210a in the self-aligned contact hole 232. Accordingly, the lower electrode 234 of the capacitor made of polysilicon is formed. In this case, since the second interlayer insulating layer 230 is not damaged, a bridge does not occur between the lower electrodes 234 of the capacitor. Accordingly, the lower electrode 234 of the capacitor may be stably formed in the self-aligned contact hole 232.

전술한 바와 같이, 비트 라인과 같은 도체 패턴의 스페이서 구조물을 형성할 때 생성되는 반응 부산물을 산화 처리를 통하여 완전하게 제거함으로서 후속 공정에서 발생하는 브리지와 같은 결함을 최소화할 수 있다. 따라서, 본 발명에 의하면, 미세 패턴을 요구하는 반도체 장치를 안정적으로 형성할 수 있는 효과가 있다.As described above, by completely removing the reaction by-products generated when forming the spacer structure of the conductor pattern such as the bit line through the oxidation treatment, defects such as bridges occurring in subsequent processes can be minimized. Therefore, according to this invention, there exists an effect which can form the semiconductor device which requires a fine pattern stably.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims (8)

ⅰ) 제1도전물 및 실리콘 질화물이 순차적으로 적층되고, 그 사이에 간격을 갖는 도체 패턴들을 기판 상에 형성하는 단계;Iii) sequentially stacking the first conductive material and the silicon nitride, and forming a conductive pattern on the substrate with a gap therebetween; ⅱ) 상기 도체 패턴들의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물을 형성하는 단계;Ii) forming spacer structures made of silicon nitride on sidewalls of the conductor patterns; ⅲ) 상기 스페이서 구조물 및 도체 패턴 표면을 산화시키는 단계;Iii) oxidizing the spacer structure and the conductor pattern surface; ⅳ) 상기 도체 패턴들, 스페이서 구조물 및 기판의 표면 상에 절연층을 연속적으로 적층시키는 단계;Iii) successively laminating an insulating layer on the surface of the conductor patterns, the spacer structure and the substrate; ⅴ) 상기 도체 패턴들 사이에 적층되어 있는 상기 절연층을 식각하여 상기 스페이서 구조물 및 기판 표면이 노출되는 셀프-얼라인 콘택홀을 형성하는 단계; 및Iii) etching the insulating layer stacked between the conductive patterns to form a self-aligned contact hole exposing the spacer structure and the substrate surface; And ⅵ) 상기 셀프-얼라인 콘택홀에 제2도전물을 필링하여 셀프-얼라인 콘택 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Iii) forming a self-aligned contact structure by filling a second conductive material in the self-aligned contact hole. 제1항에 있어서, 상기 제1도전물은 텅스텐이고, 상기 제2도전물은 폴리 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the first conductive material is tungsten and the second conductive material is polysilicon. 제1항에 있어서, 상기 ⅲ)의 산화는 상기 기판을 300 내지 500℃로 가열시키고, 산소 플라즈마 처리에 의해 달성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the oxidation of said i) is accomplished by heating said substrate to 300 to 500 占 폚 and by oxygen plasma treatment. 제1항에 있어서, 상기 ⅲ)의 산화는 열 산화에 의해 달성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the oxidation of i) is accomplished by thermal oxidation. 제1항에 있어서, 상기 ⅲ)의 산화에 의해 스페이서 구조물 및 도체 패턴 표면에 형성되는 얇은 산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, further comprising the step of removing the thin oxide layer formed on the surface of the spacer structure and the conductor pattern by the oxidation of i). ⅰ) 트렌지스터 구조물들, 비트 라인 콘택 패드들 및 커패시터 콘택 패드들이 형성되어 있는 기판 상에 제1층간 절연층을 형성하는 단계;Iii) forming a first interlayer dielectric layer on a substrate on which transistor structures, bit line contact pads and capacitor contact pads are formed; ⅱ) 상기 제1층간 절연층을 부분적으로 식각하여 상기 비트 라인 콘택 패드들의 표면을 노출시키는 비트 라인 콘택홀들을 형성하는 단계;Ii) partially etching the first interlayer insulating layer to form bit line contact holes exposing a surface of the bit line contact pads; ⅲ) 상기 비트 라인 콘택 패드와 전기적으로 접촉하도록 상기 비트 라인 콘택홀 내에 필링되고, 텅스텐 및 실리콘 질화물이 순차적으로 적층되는 비트 라인 구조물을 형성하는 단계;Iii) forming a bit line structure filled in said bit line contact hole in electrical contact with said bit line contact pad, wherein tungsten and silicon nitride are sequentially stacked; ⅳ) 상기 비트 라인 콘택홀로부터 돌출되어 있는 비트 라인 구조물의 측벽에 실리콘 질화물로 이루어지는 스페이서 구조물을 형성하는 단계;Iii) forming a spacer structure made of silicon nitride on a sidewall of the bit line structure protruding from the bit line contact hole; ⅴ) 상기 스페이서 구조물 및 비트 라인 구조물의 표면을 산화시키는 단계;Iii) oxidizing surfaces of the spacer structure and the bit line structure; ⅵ) 상기 비트 라인 구조물, 스페이서 구조물 및 제1절연층 상에 제2절연층 을 연속적으로 형성하는 단계;Iii) continuously forming a second insulating layer on the bit line structure, the spacer structure and the first insulating layer; ⅶ) 상기 제2절연층 및 제1절연층을 부분적으로 식각하여 상기 스페이서 구조물 및 상기 커패시터 콘택 패드의 표면이 노출되는 셀프-얼라인 콘택홀을 형성하는 단계; 및Iii) partially etching the second insulating layer and the first insulating layer to form a self-aligned contact hole exposing surfaces of the spacer structure and the capacitor contact pad; And ⅷ) 상기 커패시터 콘택 패드와 전기적으로 접촉하도록 셀프-얼라인 콘택홀에 필링되고, 폴리 실리콘으로 이루어지는 커패시터 전극 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Iii) forming a capacitor electrode structure filled with a self-aligned contact hole in electrical contact with said capacitor contact pad and made of polysilicon. 제6항에 있어서, 상기 ⅴ)의 산화는 상기 기판을 300 내지 500℃로 가열시키고, 산소 플라즈마 처리에 의해 달성되거나 또는 열 산화에 의해 달성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 6, wherein the oxidation of said i) is achieved by heating said substrate to 300 to 500 DEG C and by oxygen plasma treatment or by thermal oxidation. 제6항 에 있어서, 상기 ⅴ)의 산화에 의해 스페이서 구조물 및 비트 라인 구조물의 표면에 형성되는 얇은 산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 6, further comprising removing a thin oxide layer formed on the surface of the spacer structure and the bit line structure by the oxidation of i).
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