KR100695872B1 - 반도체 장치의 퓨즈 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치의 퓨즈 및 그 형성 방법이 개시되어 있다. 상기 반도체 장치는 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 순차적으로 형성된 제1 층간 절연막 및 제1 식각 저지막을 포함한다. 메모리 셀 영역의 제1 식각 저지막 상에 장벽층, 금속층 및 캡핑층이 순차적으로 적층되어 이루어진 금속 배선이 형성된다. 퓨즈 박스 영역의 제1 식각 저지막 상에는 상기 장벽층 및 금속층이 순차적으로 적층되어 이루어지며, 서로 소정 간격으로 이격된 복수개의 퓨즈들이 형성된다. 금속 배선 및 제1 식각 저지막 상에 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막이 형성된다. 제2 층간 절연막을 식각 저지막까지 균일하게 식각할 수 있어 퓨즈들을 균일한 형태로 형성할 수 있으며, 식각 저지막에서 식각 공정이 정확하게 종료되기 때문에 퓨즈가 끊어지는 현상을 방지할 수 있다.

Description

반도체 장치의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and Method of forming the same}
도 1a 내지 도 1c는 종래 방법에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 104, 204 : 비트라인
106, 206 : 제1 층간 절연막 108, 120, 222 : 식각 저지막
110, 210 : 콘택홀 112, 212 : 콘택 플러그
114, 214 : 제1 배리어층 116, 216 : 제1 금속층
118, 218 : 제1 캡핑층 122, 220 : 제1 금속 배선
124, 224 : 제2 층간 절연막 126, 226 : 비어홀
128, 228 : 제2 배리어층 130, 230 : 제2 금속층
132, 232 : 제2 캡핑층 134, 234 ; 제2 금속 배선
136, 236 : 제3 층간 절연막 138, 238 : 제4 층간 절연막
142, 242 : 퓨즈 영역 144, 244 : 보호막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 퓨즈(fuse)를 균일하게 형성하고 퓨즈가 끊어지는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 제조 공정은 크게 가공(fabrication; 이하 "FAB"이라 한다), 전기적 다이 분류(electrical die sorting; 이하 "EDS"라 한다), 조립(assembly) 및 검사(test)로 구분되는데, 이를 설명하면 다음과 같다.
처음 원자재(즉, 웨이퍼)가 투입되어 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복하여 진행되면서 전기 회로를 구성하여 웨이퍼 상태에서 전기적으로 완전하게 동작되는 웨이퍼 상태의 반제품이 만들어지는 전(全) 과정을 가공이라 한다. 이러한 FAB 공정의 마지막 단계인 보호층의 사진식각 공정이 완료되면 EDS 공정을 진행하게 되는데, EDS란 웨이퍼를 구성하고 있는 각 칩의 전기적 특성 검사를 통하여 양·불량을 선별하는 것이다.
EDS 공정은 웨이퍼 내의 칩을 검사하여 양·불량을 선별하고 그 데이터를 발 생시키는 프리-레이저 검사(pre-laser test), 상기 프리-레이저 검사에서 발생한 데이터를 기준으로 하여 레이저 빔으로써 수리 가능한 칩을 수리하는 레이저 리페어(laser repair) 공정, 웨이퍼 내의 수리된 다이(die)를 선택하여 검증하는 포스트-레이저 검사(post-laser test), 및 웨이퍼의 이면을 다이아몬드 휠을 이용하여 연마하는 이면 연마(back-grinding) 공정으로 구성된다.
레이저 리페어 공정은 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅(cutting)하고 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정으로서, 상기 퓨즈는 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 메모리 셀을 끊고 칩 제조시에 추가로 만들어 놓은 리던던시 셀을 구동시키기 위해 사용되는 것이다.
이때, 리페어가 이루어지는 부분을 퓨즈 박스라 하는데, 통상적으로 워드라인으로 제공되는 폴리실리콘층을 퓨즈로 사용하여 왔다. 그러나, DRAM 소자와 로직 소자를 단일 웨이퍼에 구현하여 속도를 증가시키고 제조 단가를 절감할 수 있는 MDL(Merged DRAM and Logic) 장치에서는 다층 금속 배선이 요구되기 때문에, 금속 배선(metal line)의 일부를 퓨즈로 사용하고 있다.
도 1a 내지 도 1c는 종래 방법에 의한 반도체 메모리 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판(10) 상에 워드라인으로 제공되는 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터(도시하지 않음)들을 형성한 다음, 상기 트랜지스터들 및 기판(10) 상에 절연막(도시하지 않음)을 형성한다. 상기 절연막 상에 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인(14)을 형성한다.
상기 비트라인(14) 상에 실리콘 산화물을 증착하여 제1 층간 절연막(16)을 형성한 후, 사진식각 공정으로 상기 제1 층간 절연막(16)을 식각하여 상기 비트라인(14)의 일부분을 노출하는 콘택홀(18)을 형성한다. 상기 콘택홀(18) 및 제1 층간 절연막(16) 상에 예컨대 텅스텐(W)과 같은 도전층을 증착하고 상기 제1 층간 절연막(16)의 상부 표면까지 상기 도전층을 평탄화하여 상기 콘택홀(18)을 매립하는 콘택 플러그(20)를 형성한다.
상기 콘택 플러그(20) 및 제1 층간 절연막(16) 상에 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어진 제1 장벽층(barrier layer)(22), 알루미늄으로 이루어진 제1 금속층(24) 및 티타늄/티타늄 나이트라이드로 이루어진 제1 캡핑층(capping layer)(26)을 순차적으로 증착한 다음, 상기 층들을 사진식각 공정으로 패터닝하여 제1 금속 배선(28a)과 복수개의 퓨즈(28b)들을 형성한다. 상기 제1 금속 배선(28a)은 상기 콘택 플러그(20)를 통해 그 하부의 비트라인(14)에 전기적으로 연결된다.
상기 제1 금속 배선(28a) 및 퓨즈(28b)들을 포함한 제1 층간 절연막(16) 상에 실리콘 산화물을 증착하여 제2 층간 절연막(30)을 형성한 후, 사진식각 공정으로 상기 제2 층간 절연막(30)을 식각하여 상기 제1 금속 배선(28a)의 일부분을 노출하는 비어홀(32)을 형성한다.
상기 비어홀(32) 및 제2 층간 절연막(30) 상에 티타늄/티타늄 나이트라이드로 이루어진 제2 장벽층(34), 알루미늄으로 이루어진 제2 금속층(36) 및 티타늄/티 타늄 나이트라이드로 이루어진 제2 캡핑층(38)을 순차적으로 증착한 다음, 상기 층들을 사진식각 공정으로 패터닝하여 상기 비어홀(32)을 통해 상기 제1 금속 배선(28a)과 전기적으로 연결되는 제2 금속 배선(40)을 형성한다.
상기 제2 금속 배선(40) 및 제2 층간 절연막(42) 상에 실리콘 산화물을 증착하여 제3 층간 절연막(42)을 형성하고, 그 위에 실리콘 질화물을 증착하여 제4 층간 절연막(44)을 형성한다.
상기 제4 층간 절연막(44) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 상기 퓨즈 박스 영역을 한정하는 포토레지스트 패턴(46)을 형성한다.
도 1b 및 도 1c를 참조하면, 상기 포토레지스트 패턴(46)을 식각 마스크로 이용하여 상기 제4 층간 절연막(44), 제3 층간 절연막(42) 및 제2 층간 절연막(30)을 식각함으로써 상기 퓨즈 박스 영역을 노출하는 개구부(48)를 형성한다.
이어서, 상기 개구부(48)에 의해 노출되어진 퓨즈(28b)의 제1 금속층(24)이 약 2000Å의 두께로 남아 있을 때까지 상기 퓨즈(28b)를 식각한다.
여기서, 상기 퓨즈 박스 영역을 오픈하기 위한 식각 공정을 진행할 때, 실리콘 산화물로 이루어진 제3 및 제2 층간 절연막(42, 30)에 대해 식각 저지막이 없는 상태에서 약 10000Å/분의 빠른 식각 속도로 25000Å 정도의 깊은 깊이를 정확하게 식각해내는 것은 매우 어렵다.
따라서, 도 1b에 도시한 바와 같이 상기 층간 절연막(42, 30)들의 식각이 충분히 이루어지지 못할 경우에는 퓨즈(28b)가 오픈되지 않는다. 그 결과, 레이저 리페어 단계에서 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅할 때 퓨즈 상 부의 절연막을 완전히 제거하기 위하여 높은 에너지의 레이저 빔을 이용한 과도한 커팅이 진행돼야 하므로, 인접한 퓨즈, 예컨대 정상적인 메모리 셀에 연결된 퓨즈까지 커팅되는 문제가 발생한다.
또한, 이와 같이 퓨즈가 오픈되지 못하는 문제를 방지하기 위하여 도 1c에 도시한 바와 같이 상기 층간 절연막(42, 30)들의 식각이 과도하게 진행된 경우에는 제1 금속층(24)이 완전히 제거되어 퓨즈(28b)가 끊어지는 문제가 발생할 수 있다.
따라서, 식각 저지막이 없는 상태에서 퓨즈 박스 영역을 오픈하기 위한 층간 절연막의 식각 공정을 진행하게 되면, 층간 절연막의 불충분한 식각이나 과도한 식각에 의해 퓨즈들이 균일한 모양으로 형성되지 않고, 퓨즈가 끊어지는 문제가 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 퓨즈를 균일하게 형성하고 퓨즈가 끊어지는 것을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 퓨즈를 균일하게 형성하고 퓨즈가 끊어지는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 반도체 장치는, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판, 상기 반도체 기판 상에 형성된 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성된 제1 식각 저지막을 포함한다. 상기 메모리 셀 영역의 제1 식각 저지막 상에 장벽층, 금속층 및 캡핑층이 순차적으로 적층 되어 이루어진 금속 배선이 형성된다. 상기 퓨즈 박스 영역의 제1 식각 저지막 상에는 상기 장벽층 및 상기 금속층이 순차적으로 적층되어 이루어지며, 서로 소정 간격으로 이격된 복수개의 퓨즈들이 형성된다. 상기 금속 배선 및 제1 식각 저지막 상에 상기 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막이 형성된다.
바람직하게는, 상기 제1 식각 저지막은 상기 제2 층간 절연막에 대해 식각 선택비를 갖는 물질로 형성한다.
바람직하게는, 본 발명의 반도체 장치는 이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 제1 식각 저지막 및 복수개의 퓨즈들 상에 연속적으로 형성된 보호막을 더 포함한다. 상기 보호막은 실리콘 질화물로 형성하는 것이 바람직하다.
바람직하게는, 상기 제2 층간 절연막은 상기 금속 배선과 전기적으로 연결되는 상부 금속 배선 상에 형성된 층간 절연막을 포함한다.
바람직하게는, 상기 금속 배선은 상기 캡핑층 상에 적층된 제2 식각 저지막을 더 포함한다. 상기 제2 식각 저지막은 실리콘 게르마늄(SiGe)으로 형성하는 것일 바람직하다.
또한, 상기 일 목적을 달성하기 위하여 본 발명의 반도체 장치는 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판; 상기 반도체 기판 상에 형성된 제1 층간 절연막; 상기 메모리 셀 영역의 상기 제1 층간 절연막 상에 형성되고, 장벽층, 금속층 및 캡핑층이 순차적으로 적층되어 이루어진 금속 배선; 상기 퓨즈 박스 영역의 상기 제1 층간 절연막 상에 상기 장벽층 및 상기 금속층이 순차적으로 적층되 어 형성되고, 서로 소정 간격으로 이격되어 있는 복수개의 퓨즈들; 상기 메모리 셀 영역의 상기 제1 층간 절연막 및 금속 배선 상에 연속적으로 형성된 식각 저지막; 상기 식각 저지막과 동일한 층으로 이루어지고, 각각의 퓨즈들의 양 측벽에 형성된 식각 저지용 스페이서들; 및 상기 제1 금속 배선 및 식각 저지막 상에 형성되고, 상기 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막 상에 장벽층, 금속층 및 캡핑층을 순차적으로 적층한다. 상기 적층된 층들을 패터닝하여 상기 메모리 셀 영역의 제1 식각 저지막 상에는 금속 배선을 형성하고 상기 퓨즈 박스 영역의 제1 식각 저지막 상에는 서로 소정 간격으로 이격되는 복수개의 퓨즈들을 형성한다. 상기 금속 배선, 복수개의 퓨즈들 및 제1 식각 저지막 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 식각하여 상기 퓨즈 박스 영역을 노출하는 개구부를 형성한다. 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각한다.
바람직하게는, 상기 제1 식각 저지막은 실리콘 질화물로 형성한다.
바람직하게는, 상기 적층된 층들을 패터닝하는 단계 전에, 상기 캡핑층 상에 제2 식각 저지막을 형성할 수 있다. 상기 제2 식각 저지막은 실리콘 게르마늄(SiGe)으로 형성하는 것이 바람직하다.
바람직하게는, 상기 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각하는 단계 후, 이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 제1 식각 저지막 및 복수개의 퓨즈들 상에 연속적으로 보호막을 형성한다. 상기 보호막은 실리콘 질화물로 형성하는 것이 바람직하다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 장벽층, 금속층 및 캡핑층을 순차적으로 적층한다. 상기 적층된 층들을 패터닝하여 상기 메모리 셀 영역의 제1 층간 절연막 상에는 금속 배선을 형성하고 상기 퓨즈 박스 영역의 제1 층간 절연막 상에는 서로 소정 간격으로 이격되는 복수개의 퓨즈들을 형성한다. 상기 제1 층간 절연막, 금속 배선 및 복수개의 퓨즈들 상에 연속적으로 식각 저지막을 형성한다. 상기 금속 배선, 복수개의 퓨즈들 및 식각 저지막 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 식각하여 상기 퓨즈 박스 영역을 노출하는 개구부를 형성한다. 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각함과 동시에 각 퓨즈들의 양 측벽에 상기 식각 저지막으로 이루어진 스페이서들을 형성한다.
바람직하게는, 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각함과 동시에 각 퓨즈들의 양 측벽에 상기 식각 저지막으로 이루어진 스페이서들을 형성하는 단계에서, 상기 식각 저지막에 대해 유사한 식각 속도를 갖는 조건으로 상기 퓨즈를 식각한다.
본 발명은 제2 층간 절연막에 대해 식각 선택비를 갖는 식각 저지막을 형성한 상태에서 퓨즈 박스 영역을 오픈하기 위한 제2 층간 절연막의 식각 공정을 진행 한다.
따라서, 상기 제2 층간 절연막을 상기 식각 저지막까지 균일하게 식각할 수 있어 퓨즈들을 균일한 형태로 형성할 수 있으며, 퓨즈가 오픈되지 않는 것을 막기 위하여 층간 절연막을 과도하게 식각하더라도 상기 식각 저지막에서 식각 공정이 정확하게 종료되기 때문에 퓨즈가 끊어지는 현상을 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 2를 참조하면, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판(100) 상에 워드라인으로 제공되는 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터(도시하지 않음)들이 형성되어 있다.
상기 트랜지스터들 및 기판 상에 절연막(도시하지 않음)이 형성되고, 상기 절연막의 상부에 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인(104)이 형성되어 있다.
상기 비트라인(104) 상에 실리콘 산화물로 이루어진 제1 층간 절연막(106)이 형성되어 있고, 상기 제1 층간 절연막(106) 상에는 실리콘 산화물에 대해 식각 선택비를 갖는 물질, 바람직하게는 실리콘 질화물로 이루어진 제1 식각 저지막(108)이 형성되어 있다.
상기 제1 식각 저지막(108)은 퓨즈 박스 영역을 오픈하기 위하여 실리콘 산 화물로 이루어진 층간 절연막들을 식각할 때 식각 저지 역할을 함으로써, 상기 층간 절연막들의 식각이 균일하게 이루어지도록 한다.
상기 제1 층간 절연막(106)과 제1 식각 저지막(108)은 상기 비트라인(104)의 일부분을 노출하는 콘택홀(110)을 갖고 있다. 상기 콘택홀(110)의 내부에는 도전 물질, 예컨대 텅스텐(W)으로 이루어진 콘택 플러그(112)가 형성되어 있다.
상기 메모리 셀 영역의 제1 식각 저지막(108) 상에는 제1 장벽층(114), 제1 금속층(116), 제1 캡핑층(118) 및 제2 식각 저지막(120)이 순차적으로 적층되어 이루어진 제1 금속 배선(122a)이 형성되어 있다. 상기 퓨즈 박스 영역의 제1 식각 저지막(180) 상에는 상기 제1 장벽층(114)과 제1 금속층(116)이 순차적으로 적층되어 있는 복수개의 퓨즈(122b)들이 형성되어 있다.
상기 제1 장벽층(114)은 그 상부에 형성되는 알루미늄(Al)으로 이루어진 제1 금속층(116)이 상기 콘택 플러그(112)의 텅스텐과 반응하여 원하지 않는 반응 생성물을 형성하는 것을 방지하는 역할을 하며, 알루미늄과 그 하부의 제1 층간 절연막(106)으로 제공되는 실리콘 산화물과의 접착력(adhesion)을 증진시키는 역할도 함께 수행한다. 바람직하게는, 상기 제1 장벽층(114)은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성된다.
상기 제1 캡핑층(118)은 상기 알루미늄으로 이루어진 제1 금속층(116)이 산화되는 것을 방지하고 상기 제1 금속층(116)을 보호하는 역할을 한다. 바람직하게는, 상기 제1 캡핑층(118)은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성된다.
상기 제2 식각 저지막(120)은 퓨즈 박스 영역을 오픈하기 위한 식각 공정시 식각 저지 역할을 하여 상기 퓨즈(122b)용 제1 금속층(116)의 어택(attack)을 방지할 뿐만 아니라, 퓨즈(122b)를 식각할 때 상기 제1 금속층(116)이 균일하게 식각되도록 한다. 바람직하게는, 상기 제2 식각 저지막(120)은 실리콘 게르마늄(SiGe)으로 형성된다.
상기 제1 금속 배선(122a) 및 제1 식각 저지막(108) 상에는 퓨즈 박스 영역을 노출하는 개구부(142)를 가지며 실리콘 산화물로 이루어진 제2 층간 절연막(124)이 형성되어 있다.
상기 제2 층간 절연막(124) 상에는 상기 제2 층간 절연막(124)을 관통하여 그 하부의 제1 금속 배선(122a)의 일부분을 노출하는 비어홀(126)을 통해 상기 제1 금속 배선(122a)과 전기적으로 연결되는 제2 금속 배선(134)이 형성되어 있다.
상기 제2 금속 배선(134)은 티타늄/티타늄 나이트라이드로 이루어진 제2 장벽층(128), 알루미늄으로 이루어진 제2 금속층(130) 및 티타늄/티타늄 나이트라이드로 이루어진 제2 캡핑층(132)이 순차적으로 적층되어 형성된다.
상기 제2 금속 배선(134) 및 제2 층간 절연막(124) 상에는 상기 퓨즈 박스 영역을 노출하는 개구부(142)를 가지며 실리콘 산화물로 이루어진 제3 층간 절연막(136) 및 상기 개구부(142)를 가지며 실리콘 질화물로 이루어진 제4 층간 절연막(138)이 순차적으로 형성되어 있다. 즉, 상기 퓨즈 박스 영역을 노출하는 개구부(142)는 상기 제4 층간 절연막(138), 제3 층간 절연막(136) 및 제2 층간 절연막(124)에 걸쳐 형성되어 있다.
상기 제4 층간 절연막(138), 제1 식각 저지막(108) 및 복수개의 퓨즈(122b) 들 상에 연속적으로 실리콘 질화물로 이루어진 보호막(144)이 형성되어 있다. 상기 보호막(144)은 레이저 리페어 단계에서 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅할 때 그에 이웃하는 퓨즈가 손상되는 것을 방지하는 역할을 한다.
이와 같이 본 발명의 제1 실시예에 따른 반도체 장치에 의하면, 상기 제1 식각 저지막(108)이 퓨즈 박스 영역을 오픈하기 위하여 층간 절연막들을 식각할 때 식각 저지 역할을 하기 때문에, 상기 층간 절연막들의 식각이 상기 제1 식각 저지막(108)까지 균일하게 진행된다. 또한, 상기 제2 식각 저지막(120)이 퓨즈 박스 영역을 오픈하기 위한 식각 공정시 퓨즈(122b)용 제1 금속층(116)의 손상을 방지하고, 퓨즈 노출을 위한 식각 공정시 상기 퓨즈(122b)용 제1 금속층(166)이 균일한 두께로 식각되도록 한다. 따라서, 상기 제1 및 제2 식각 저지막(108, 120)에 의해 퓨즈(122b)들을 균일하게 형성할 수 있다.
또한, 퓨즈(122b)가 오픈되지 않는 것을 막기 위하여 층간 절연막들을 과도하게 식각하더라도 상기 제1 식각 저지막(108)에서 식각 공정이 정확하게 종료되기 때문에 퓨즈(122b)가 끊어지는 현상을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 3a는 제1 식각 저지막(108)을 형성하는 단계를 도시한다. 반도체 기판(100) 상에 워드라인으로 제공되는 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터(도시하지 않음)들을 형성한 다음, 상기 트랜지스터들 및 기판(100) 상에 절연막(도시하지 않음)을 형성한다.
상기 절연막 상에 상기 트랜지스터의 드레인 영역과 전기적으로 연결되는 비트라인(104)을 형성한다.
상기 비트라인(104) 상에 실리콘 산화물을 증착하여 제1 층간 절연막(106)을 형성한 후, 그 위에 실리콘 산화물에 대해 식각 선택비를 갖는 물질, 바람직하게는 실리콘 질화물을 약 1000 내지 4000Å의 두께로 증착하여 제1 식각 저지막(108)을 형성한다. 상기 제1 식각 저지막(108)은 후속의 퓨즈 박스 영역을 오픈하기 위한 식각 공정시 식각 저지 역할을 한다.
이어서, 사진식각 공정으로 상기 제1 식각 저지막(108) 및 제1 층간 절연막(106)을 식각하여 상기 비트라인(104)의 일부분을 노출하는 콘택홀(110)을 형성한다. 이때, 상기 제1 식각 저지막(108)은 콘택홀(110)이 무너지는 것을 막아줌으로써 이웃하는 콘택홀 간에 브리지(bridge)가 형성되는 것을 방지하는 역할을 한다.
상기 콘택홀(110) 및 제1 식각 저지막(108) 상에 도전 물질, 예컨대 텅스텐(W)을 증착하고, 상기 제1 식각 저지막(108)의 상부 표면까지 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 상기 텅스텐층을 제거하여 상기 콘택홀(110)의 내부에 콘택 플러그(112)를 형성한다.
도 3b는 상기 콘택 플러그(112) 및 제1 식각 저지막(108) 상에 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어진 제1 장벽층(114), 알루미늄으로 이루어진 제1 금속층(116), 티타늄/티타늄 나이트라이드로 이루어진 제1 캡핑층(118) 및 실리콘 게르마늄(SiGe)으로 이루어진 제2 식각 저지막(120)을 순차적으로 적층하는 단계를 도시한다.
상기 제2 식각 저지막(120)은 퓨즈 박스 영역을 오픈하기 위한 식각 공정시 식각 저지 역할을 하여 퓨즈용 제1 금속층(116)이 과도 식각되어 끊어지는 현상을 방지한다. 바람직하게는, 상기 제2 식각 저지막(120)은 약 1000 내지 3000Å의 두께로 형성한다.
도 3c는 제1 금속 배선(122a), 퓨즈(122b) 및 제2 금속 배선(134)을 형성하는 단계를 도시한다. 사진식각 공정으로 상기 제2 식각 저지막(120), 제1 캡핑층(118), 제1 금속층(116) 및 제1 장벽층(114)을 차례로 패터닝하여 제1 금속 배선(122a)과 복수개의 퓨즈(122b)들을 형성한다.
상기 제1 금속 배선(122a)은 상기 콘택 플러그(112)를 통해 그 하부의 비트라인(104)에 전기적으로 연결된다.
그런 다음, 상기 제1 금속 배선(122a), 퓨즈(122b) 및 제1 식각 저지막(108) 상에 실리콘 산화물을 증착하여 제2 층간 절연막(124)을 형성하고, 사진식각 공정으로 상기 제2 층간 절연막(124)을 식각하여 상기 제1 금속 배선(122a)의 일부분을 노출하는 비어홀(126)을 형성한다.
상기 비어홀(126) 및 제2 층간 절연막(124) 상에 티타늄/티타늄 나이트라이드로 이루어진 제2 장벽층(128), 알루미늄으로 이루어진 제2 금속층(130) 및 티타늄/티타늄 나이트라이드로 이루어진 제2 캡핑층(132)을 순차적으로 적층한 다음, 상기 적층된 층들을 사진식각 공정으로 패터닝하여 상기 비어홀(126)을 통해 상기 제1 금속 배선(122a)과 전기적으로 연결되는 제2 금속 배선(134)을 형성한다.
도 3d는 퓨즈 박스 영역을 한정하는 단계를 도시한다. 상기 제2 금속 배선 (134) 및 제2 층간 절연막(124) 상에 실리콘 산화물을 증착하여 제3 층간 절연막(136)을 형성하고, 그 위에 실리콘 질화물을 증착하여 제4 층간 절연막(138)을 형성한다. 상기 제4 층간 절연막(138)은 후속하는 퓨즈 박스 영역의 오픈을 위한 식각 공정시 실리콘 산화물로 이루어진 제3 및 제2 층간 절연막(136, 124)에 대한 하드 마스크로 제공된다.
이어서, 상기 제4 층간 절연막(138) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 퓨즈 박스 영역을 한정하는 포토레지스트 패턴(140)을 형성한다.
도 3e는 상기 포토레지스트 패턴(140)을 식각 마스크로 이용하여 상기 제4 층간 절연막(138), 제3 층간 절연막(136) 및 제2 층간 절연막(124)을 차례로 식각하여 상기 퓨즈 박스 영역을 노출하는 개구부(142)를 형성하는 단계를 도시한다.
통상 실리콘 산화물로 이루어진 상기 제3 및 제2 층간 절연막(136, 124)의 총 두께가 25000Å 정도로 매우 두껍기 때문에, 상기 개구부(142)를 형성하기 위한 식각 공정시 포토레지스트 패턴(140)만으로는 식각 마스크의 역할을 충분히 수행할 수 없다. 따라서, 실리콘 산화물에 대해 식각 선택비를 갖는 실리콘 질화물로 이루어진 제4 층간 절연막(138)을 하드 마스크로 사용하여 제3 및 제2 층간 절연막(136, 124)을 식각한다.
상기 층간 절연막들의 식각 공정은 실리콘 질화물로 이루어진 제1 식각 저지막(108)까지 균일하게 이루어지며 상기 제1 식각 저지막(108)에서 정확하게 종료된다. 따라서, 층간 절연막들에 대해 과도 식각을 하더라도 상기 제1 식각 저지막(108)에서 식각이 정확하게 종료되기 때문에, 층간 절연막들이 불충분하게 식각되 어 퓨즈(122b)가 노출되지 못하는 현상을 방지할 수 있다.
또한, 개구부(142)를 형성하기 위한 식각 공정시 퓨즈(122b)용 제1 금속층(116)을 보호하고 있는 제2 식각 저지막(120)에 의해 상기 제1 금속층(116)이 식각되는 것을 방지할 수 있다.
도 3f는 퓨즈(122b)를 식각하고 보호막(144)을 형성하는 단계를 도시한다. 상기한 바와 같이 층간 절연막들을 식각하여 퓨즈 박스 영역을 노출하는 개구부(142)를 형성한 후, 퓨즈(122b)용 제1 금속층(116)이 약 2000Å의 두께로 남아 있을 때까지 상기 퓨즈(122b)를 식각한다. 이와 같이 퓨즈(122b)를 소정 두께만 남기고 식각하는 이유는 후속의 레이저 리페어를 위한 커팅 공정을 원활하게 수행할 수 있도록 하기 위함이다.
이때, 퓨즈(122b)용 제1 금속층(116)을 보호하고 있는 제2 식각 저지막(120)에 의해 제1 금속층(116)이 균일한 타깃으로 식각되기 때문에, 상기 제1 금속층(116)이 균일한 두께로 남아있게 된다. 따라서, 최종적으로 상기 퓨즈(122b)는 제1 장벽층(114)과 제1 금속층(116)만으로 이루어진다.
이어서, 도 2에 도시한 바와 같이, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(140)을 제거한다. 그런 다음, 결과물의 전면, 구체적으로 제4 층간 절연막(138), 제1 식각 저지막(108) 및 퓨즈(122b)들 상에 연속적으로 실리콘 질화물을 약 1000 내지 3000Å의 두께로 증착하여 노출된 퓨즈(122b)에 대한 보호막(144)을 형성한다.
상기 보호막(144)은 후속의 레이저 리페어 단계에서 불량 메모리 셀에 연결 된 퓨즈를 레이저 빔으로 커팅할 때 그에 이웃하는 퓨즈가 손상되는 것을 방지하는 역할을 한다.
도 4는 본 발명의 제2 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 4를 참조하면, 상술한 본 발명의 제1 실시예와 동일하게, 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판(200) 상에 비트라인(204)이 형성되어 있다.
상기 비트라인(204) 상에는 상기 비트라인(204)의 일부분을 노출하는 콘택홀(210)을 갖는 제1 층간 절연막(206)이 형성되어 있다. 바람직하게는, 상기 제1 층간 절연막(206)은 실리콘 산화물로 형성된다.
상기 콘택홀(210)의 내부에는 도전 물질, 예컨대 텅스텐(W)으로 이루어진 콘택 플러그(212)가 형성되어 있다.
상기 메모리 셀 영역의 제1 층간 절연막(206) 상에는 제1 장벽층(214), 제1 금속층(216) 및 제1 캡핑층(218)이 순차적으로 적층되어 이루어진 제1 금속 배선(220a)이 형성되어 있다. 상기 퓨즈 박스 영역의 제1 층간 절연막(206) 상에는 상기 제1 장벽층(214)과 제1 금속층(216)이 순차적으로 적층되어 있는 복수개의 퓨즈(220b)들이 형성되어 있다.
상기 제1 장벽층(214)은 제1 금속층(216)의 알루미늄과 콘택 플러그(212)의 텅스텐과 반응하여 원하지 않는 반응 생성물을 형성하는 것을 방지하고, 알루미늄과 그 하부의 실리콘 산화물과의 접착력을 증진시키는 역할을 한다. 바람직하게는, 상기 제1 장벽층(214)은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성된다.
상기 제1 캡핑층(218)은 상기 알루미늄으로 이루어진 제1 금속층(216)이 산화되는 것을 방지하고 상기 제1 금속층(216)을 보호하는 역할을 한다. 바람직하게는, 상기 제1 캡핑층(218)은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성된다.
상기 메모리 셀 영역의 제1 층간 절연막(206) 및 제1 금속 배선(220a) 상에는 실리콘 산화물에 대해 식각 선택비를 갖는 물질, 바람직하게는 실리콘 질화물로 이루어진 식각 저지막(222)이 형성되어 있다. 상기 퓨즈 박스 영역의 각각의 퓨즈(220b)들의 양 측벽에는 상기 식각 저지막(222)과 동일한 층으로 이루어진 식각 저지용 스페이서(222a)들이 형성되어 있다.
상기 식각 저지막(222) 및 식각 저지용 스페이서(222a)는 퓨즈 박스 영역을 오픈하기 위하여 실리콘 산화물로 이루어진 층간 절연막들을 식각할 때 식각 저지 역할을 함으로써, 상기 층간 절연막들의 식각이 균일하게 이루어지도록 한다.
상기 제1 금속 배선(220a) 및 식각 저지막(222) 상에는 퓨즈 박스 영역을 노출하는 개구부(242)를 가지며 실리콘 산화물로 이루어진 제2 층간 절연막(224)이 형성되어 있다.
상기 제2 층간 절연막(224) 상에는 상기 제2 층간 절연막(224)을 관통하여 그 하부의 제1 금속 배선(220a)의 일부분을 노출하는 비어홀(226)을 통해 상기 제1 금속 배선(220a)과 전기적으로 연결되는 제2 금속 배선(234)이 형성되어 있다.
상기 제2 금속 배선(234)은 티타늄/티타늄 나이트라이드로 이루어진 제2 장벽층(228), 알루미늄으로 이루어진 제2 금속층(230) 및 티타늄/티타늄 나이트라이드로 이루어진 제2 캡핑층(232)이 순차적으로 적층되어 형성된다.
상기 제2 금속 배선(234) 및 제2 층간 절연막(224) 상에는 상기 퓨즈 박스 영역을 노출하는 개구부(242)를 가지며 실리콘 산화물로 이루어진 제3 층간 절연막(236) 및 상기 개구부(242)를 가지며 실리콘 질화물로 이루어진 제4 층간 절연막(238)이 순차적으로 형성되어 있다. 즉, 상기 퓨즈 박스 영역을 노출하는 개구부(242)는 상기 제4 층간 절연막(238), 제3 층간 절연막(236) 및 제2 층간 절연막(224)에 걸쳐 형성되어 있다.
상기 제4 층간 절연막(238) 및 상기 복수개의 퓨즈(220b)들 상에 연속적으로 실리콘 질화물로 이루어진 보호막(244)이 형성되어 있다. 상기 보호막(244)은 레이저 리페어 단계에서 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅할 때 그에 이웃하는 퓨즈가 손상되는 것을 방지하는 역할을 한다.
이와 같이 본 발명의 제2 실시예에 따른 반도체 장치에 의하면, 상기 식각 저지막(222) 및 식각 저지용 스페이서(222a)가 퓨즈 박스 영역을 오픈하기 위하여 층간 절연막들을 식각할 때 식각 저지 역할을 하기 때문에, 상기 층간 절연막들의 식각이 상기 식각 저지막(222)까지 균일하게 진행되어 퓨즈(220b)들을 균일하게 형성할 수 있다.
또한, 퓨즈(220b)가 오픈되지 않는 것을 막기 위하여 층간 절연막들을 과도하게 식각하더라도 상기 식각 저지막(222)에서 식각 공정이 정확하게 종료되기 때문에 퓨즈(220b)가 끊어지는 현상을 방지할 수 있다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 5a는 제1 금속 배선(220a) 및 퓨즈(220b)들을 형성하는 단계를 도시한다. 상술한 본 발명의 제1 실시예와 동일한 방법으로 반도체 기판(200) 상에 비트라인(204), 제1 층간 절연막(206), 콘택홀(210) 및 콘택 플러그(212)를 형성한다.
그런 다음, 상기 콘택 플러그(212) 및 제1 층간 절연막(206) 상에 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어진 제1 장벽층(214), 알루미늄으로 이루어진 제1 금속층(216) 및 티타늄/티타늄 나이트라이드로 이루어진 제1 캡핑층(218)을 순차적으로 적층하고, 사진식각 공정으로 상기 적층된 층들을 패터닝하여 제1 금속 배선(220a)과 복수개의 퓨즈(220b)들을 형성한다.
상기 제1 금속 배선(220a)은 상기 콘택 플러그(212)를 통해 그 하부의 비트라인(204)에 전기적으로 연결된다.
도 5b는 식각 저지막(222), 제2 층간 절연막(224) 및 제2 금속 배선(234)을 형성하는 단계를 도시한다. 상기한 바와 같이 제1 금속 배선(220a) 및 퓨즈(220b)들을 형성한 후, 상기 제1 금속 배선(220a), 퓨즈(220b) 및 제1 층간 절연막(206) 상에 실리콘 산화물에 대해 식각 선택비를 갖는 물질, 바람직하게는 실리콘 질화물을 약 1000 내지 4000Å의 두께로 증착하여 식각 저지막(222)을 형성한다.
상기 식각 저지막(222)은 후속의 퓨즈 박스 영역을 오픈하기 위한 식각 공정시 식각 저지 역할을 한다.
이어서, 상기 식각 저지막(222) 상에 실리콘 산화물을 증착하여 제2 층간 절연막(224)을 형성한 후, 사진식각 공정으로 상기 제2 층간 절연막(224)을 식각하여 상기 제1 금속 배선(220a)의 일부분을 노출하는 비어홀(226)을 형성한다. 이때, 상 기 제1 금속 배선(220a)의 상부에 실리콘 질화물로 이루어진 식각 저지막(222)이 형성되어 있기 때문에, 상기 비어홀(226)을 형성하기 위한 식각 공정은 상기 식각 저지막(222)까지 진행한다. 즉, 상기 제1 금속 배선(220a)의 상부에 있는 식각 저지막(222)을 제거하여야만 후속에 형성되는 제2 금속 배선이 상기 제1 금속 배선(220a)과 전기적으로 연결된다.
상기 비어홀(226) 및 제2 층간 절연막(224) 상에 티타늄/티타늄 나이트라이드로 이루어진 제2 장벽층(228), 알루미늄으로 이루어진 제2 금속층(230) 및 티타늄/티타늄 나이트라이드로 이루어진 제2 캡핑층(232)을 순차적으로 적층한 다음, 상기 적층된 층들을 사진식각 공정으로 패터닝하여 상기 비어홀(226)을 통해 상기 제1 금속 배선(220a)과 전기적으로 연결되는 제2 금속 배선(234)을 형성한다.
도 5c는 개구부(242)를 형성하는 단계를 도시한다. 상기 제2 금속 배선(234) 및 제2 층간 절연막(224) 상에 실리콘 산화물을 증착하여 제3 층간 절연막(236)을 형성하고, 그 위에 실리콘 질화물을 증착하여 제4 층간 절연막(238)을 형성한다. 상기 제4 층간 절연막(238)은 후속하는 퓨즈 박스 영역의 오픈을 위한 식각 공정시 실리콘 산화물로 이루어진 제3 및 제2 층간 절연막(236, 224)에 대한 하드 마스크로 제공된다.
이어서, 상기 제4 층간 절연막(238) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 퓨즈 박스 영역을 한정하는 포토레지스트 패턴(240)을 형성한다.
계속해서, 상기 포토레지스트 패턴(240)을 식각 마스크로 이용하여 상기 제4 층간 절연막(238), 제3 층간 절연막(236) 및 제2 층간 절연막(224)을 차례로 식각 하여 상기 퓨즈 박스 영역을 노출하는 개구부(242)를 형성한다.
상기 층간 절연막들의 식각 공정은 실리콘 질화물로 이루어진 식각 저지막(222)까지 균일하게 이루어지며 상기 식각 저지막(222)에서 정확하게 종료된다. 따라서, 층간 절연막들에 대해 과도 식각을 하더라도 상기 식각 저지막(222)에서 식각이 정확하게 종료되기 때문에, 층간 절연막들이 불충분하게 식각되어 퓨즈(220b)가 노출되지 못하는 현상을 방지할 수 있다.
도 5d는 퓨즈(220b)용 제1 금속층(216)이 약 2000Å의 두께로 남아 있을 때까지 상기 퓨즈(220b)를 식각하는 단계를 도시한다. 이와 같이 퓨즈(220b)를 소정 두께만 남기고 식각하는 이유는 후속의 레이저 리페어를 위한 커팅 공정을 원활하게 수행할 수 있도록 하기 위함이다.
따라서, 최종적으로 상기 퓨즈(220b)는 제1 장벽층(214)과 제1 금속층(216)만으로 이루어진다.
본 발명에 의하면, 상기 퓨즈(220b)용 제1 금속층(216)의 식각을 상기 식각 저지막(222)에 대해 유사한 식각 속도를 갖는 조건으로 진행하기 때문에 퓨즈(220b)를 식각하는 동안 퓨즈 박스 영역의 식각 저지막(222)이 함께 식각된다. 그 결과, 각각의 퓨즈(220b)들의 양 측벽에 상기 식각 저지막(222)으로 이루어진 식각 저지용 스페이서(222a)들이 형성된다.
이어서, 도 4에 도시한 바와 같이, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(240)을 제거한다. 그런 다음, 결과물의 전면, 구체적으로 제4 층간 절연막(238), 제1 층간 절연막(206), 식각 저지용 스페이서(222a) 및 퓨즈(220b)들 상 에 연속적으로 실리콘 질화물을 약 1000 내지 3000Å의 두께로 증착하여 노출된 퓨즈(220b)에 대한 보호막(244)을 형성한다.
상기 보호막(244)은 후속의 레이저 리페어 단계에서 불량 메모리 셀에 연결된 퓨즈를 레이저 빔으로 커팅할 때 그에 이웃하는 퓨즈가 손상되는 것을 방지하는 역할을 한다.
상술한 바와 같이 본 발명에 의하면, 층간 절연막에 대해 식각 선택비를 갖는 식각 저지막을 형성한 상태에서 퓨즈 박스 영역을 오픈하기 위한 층간 절연막들의 식각 공정을 진행한다.
따라서, 상기 층간 절연막들을 식각 저지막까지 균일하게 식각할 수 있어 퓨즈들을 균일한 형태로 형성할 수 있으며, 퓨즈가 오픈되지 않는 것을 막기 위하여 층간 절연막들을 과도하게 식각하더라도 상기 식각 저지막에서 식각 공정이 정확하게 종료되기 때문에 퓨즈가 끊어지는 현상을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성된 제1 식각 저지막;
    상기 메모리 셀 영역의 상기 제1 식각 저지막 상에 형성되고, 장벽층, 금속층 및 캡핑층이 순차적으로 적층되어 이루어진 금속 배선;
    상기 퓨즈 박스 영역의 상기 제1 식각 저지막 상에 상기 장벽층 및 상기 금속층이 순차적으로 적층되어 형성되고, 서로 소정 간격으로 이격되어 있는 복수개의 퓨즈들; 및
    상기 금속 배선 및 제1 식각 저지막 상에 형성되고, 상기 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 식각 저지막은 상기 제2 층간 절연막에 대해 식각 선택비를 갖는 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 제1 식각 저지막 및 복수개의 퓨즈들 상에 연속적으로 형성된 보호막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 보호막은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2 층간 절연막은 상기 금속 배선과 전기적으로 연결되는 상부 금속 배선 상에 형성된 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 금속 배선은 상기 캡핑층 상에 적층된 제2 식각 저지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 식각 저지막은 실리콘 게르마늄(SiGe)으로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간 절연막;
    상기 메모리 셀 영역의 상기 제1 층간 절연막 상에 형성되고, 장벽층, 금속층 및 캡핑층이 순차적으로 적층되어 이루어진 금속 배선;
    상기 퓨즈 박스 영역의 상기 제1 층간 절연막 상에 상기 장벽층 및 상기 금속층이 순차적으로 적층되어 형성되고, 서로 소정 간격으로 이격되어 있는 복수개 의 퓨즈들;
    상기 메모리 셀 영역의 상기 제1 층간 절연막 및 금속 배선 상에 형성된 식각 저지막;
    상기 식각 저지막과 동일한 층으로 이루어지고, 각각의 퓨즈들의 양 측벽에 형성된 식각 저지용 스페이서들; 및
    상기 금속 배선 및 식각 저지막 상에 형성되고, 상기 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 식각 저지막은 상기 제2 층간 절연막에 대해 식각 선택비를 갖는 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 제1 층간 절연막, 식각 저지용 스페이서 및 복수개의 퓨즈들 상에 연속적으로 형성된 보호막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 보호막은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
  12. 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제1 식각 저지막을 형성하는 단계;
    상기 제1 식각 저지막 상에 장벽층, 금속층 및 캡핑층을 순차적으로 적층하는 단계;
    상기 적층된 층들을 패터닝하여 상기 메모리 셀 영역의 상기 제1 식각 저지막 상에는 금속 배선을 형성하고, 상기 퓨즈 박스 영역의 상기 제1 식각 저지막 상에는 서로 소정 간격으로 이격되는 복수개의 퓨즈들을 형성하는 단계;
    상기 금속 배선, 복수개의 퓨즈들 및 제1 식각 저지막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 퓨즈 박스 영역을 노출하는 개구부를 형성하는 단계; 및
    노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 식각 저지막은 상기 제2 층간 절연막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 적층된 층들을 패터닝하는 단계 전에, 상기 캡핑층 상에 제2 식각 저지막을 적층하는 단계를 더 구비하고,
    상기 제2 식각 저지막, 캡핑층, 금속층 및 장벽층을 패터닝하여 상기 금속 배선과 퓨즈를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 식각 저지막은 실리콘 게르마늄(SiGe)으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서, 상기 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각하는 단계 후,
    이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 식각 저지막 및 복수개의 퓨즈들 상에 연속적으로 보호막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 보호막은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 장벽층, 금속층 및 캡핑층을 순차적으로 적층하는 단계;
    상기 적층된 층들을 패터닝하여 상기 메모리 셀 영역의 상기 제1 층간 절연막 상에는 금속 배선을 형성하고, 상기 퓨즈 박스 영역의 상기 제1 층간 절연막 상에는 서로 소정 간격으로 이격되는 복수개의 퓨즈들을 형성하는 단계;
    상기 제1 층간 절연막, 금속 배선 및 복수개의 퓨즈들 상에 연속적으로 식각 저지막을 형성하는 단계;
    상기 금속 배선, 복수개의 퓨즈들 및 식각 저지막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 퓨즈 박스 영역을 노출하는 개구부를 형성하는 단계; 및
    노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각함과 동시에 각각의 퓨즈들의 양 측벽에 상기 식각 저지막으로 이루어진 스페이서들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 식각 저지막은 상기 제2 층간 절연막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각함과 동시에 각각의 퓨즈들의 양 측벽에 상기 식각 저지막으로 이루어진 스페이서들을 형성하는 단계에서, 상기 식각 저지막에 대해 동일한 식각 속도를 갖는 조건으로 상기 퓨즈를 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 노출된 복수개의 퓨즈들을 상기 금속층의 일부분까지 식각함과 동시에 각각의 퓨즈들의 양 측벽에 상기 식각 저지막으로 이루어진 스페 이서들을 형성하는 단계 후,
    이웃하는 퓨즈의 손상을 막기 위하여 상기 제2 층간 절연막, 제1 층간 절연막, 식각 저지용 스페이서 및 복수개의 퓨즈들 상에 연속적으로 보호막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 보호막은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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