KR100695591B1 - 퓨즈 블로우 처리 윈도우용 퓨즈 레이아웃 - Google Patents
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Abstract
반도체 메모리용 퓨즈 구조는 폴리실리콘 퓨즈 및 상기 폴리실리콘 퓨즈상에 증착된 게이트 캡 층을 포함하는 게이트 구조를 포함한다. 인터레벨의 유전체 층은 게이트 구조상에 증착되고, 유전체 층은 인터레벨 유전체 층 상에 증착된다. 유전체 층, 인터레벨 유전체 층 및 게이트 캡 층은 폴리실리콘 퓨즈상 게이트 캡 층의 일부를 제거하기 위하여 내부에 적어도 하나의 개구부를 가진다. 본 발명에 따라 반도체 메모리용 퓨즈를 제조하는 방법은 폴리실리콘 퓨즈 층 및 상기 폴리실리콘 퓨즈층에 증착된 게이트 캡 층을 포함하는 게이트 구조를 기판상에 형성하는 단계, 게이트 구조상에 인터레벨 유전체 층을 형성하는 단계, 인터레벨 유전체 층 상에 유전체 층을 증착하는 단계를 포함하고, 상기 유전체 층 및 인터레벨 유전체 층은 적어도 하나의 접촉 홀이 게이트 구조상에 형성되고 게이트 캡 층으로 연장하도록 게이트 캡 층에 대하여 선택적으로 에칭될 수 있고 유전체 층 및 인터레벨 유전체 층을 통하여 접촉 홀을 선택적으로 에칭하는 재료를 포함한다.
Description
도 1은 종래 기술에 따른 폴리실리콘 퓨즈 구조를 도시하는 반도체 메모리 장치의 단면도.
도 2는 본 발명에 따라 인터레벨 유전체 층이 위해 증착된 폴리실리콘 퓨즈 구조를 도시한 반도체 메모리 장치의 단면도.
도 3은 본 발명에 따라 인터레벨 유전체 층 상에 증착되고 게이트 구조상에 형성된 트렌치를 가지는 유전체 층을 도시한 도 2의 반도체 메모리 장치의 단면도.
도 4는 본 발명에 따라 유전체 층, 인터레벨 유전체 층 및 갭의 캡부(cap)를 통하여 형성된 홀을 도시한 도 3의 반도체 메모리 장치의 단면도.
도 5는 본 발명에 따라 전도 재료로 충전된 홀을 도시하는 도 4의 반도체 메모리 장치의 단면도.
도 6은 본 발명에 따라 홀로부터 제거된 전도성 재료를 도시한 도 5의 반도체 메모리 장치의 단면도.
도 7은 본 발명에 따라 인터레벨 유전체 층 아래에 증착되고 인터레벨 유전체 층을 통하여 게이트 캡 층으로 형성된 홀을 도시하는 퓨즈의 평면도.
도 8은 본 발명에 따라 인터레벨 유전체 층 아래에 증착되고, 상기 인터레벨 유전체 층을 통하여 게이트 캡 층으로 형성된 다른 홀을 도시하는 다른 실시예의 퓨즈 평면도.
도 9는 본 발명에 따라 인터레벨 유전체 층 아래에 증착되고, 상기 인터레벨 유전체 층을 통하여 게이트 캡 층으로 형성되고 퓨즈 및 퓨즈 이상의 길이로 연장되는 라인 또는 트렌치를 도시하는 다른 실시예 퓨즈의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 폴리실리콘 퓨즈 구조 102 : 기판
104 : 열적 산화물 층 106 : 게이트 구조
108 : 폴리실리콘 층 120 : 실리사이드 층
122 : 게이트 캡 124 : 스페이서
126 : 실리콘 질화물 층 128 : 인터레벨 유전체 층
본 발명은 반도체 제조, 특히 개선된 퓨즈 블로우(blow) 처리 윈도우를 제공하는 퓨즈 레이 아웃(layout)에 관한 것이다.
초고밀도 집적회로(VLSI) 반도체 소자의 메모리 용량은 계속 증가하고 있다. 이것은 개별 엘리먼트의 크기를 계속하여 감소시킴으로써 부분적으로 달성될 수 있다. 구성요소 밀도가 증가함에 따라, 결함 구성요소 비율이 증가되었다. 임의의 결함 엘리먼트를 포함하는 칩은 결함 부품으로 처리되어 생산율을 감소시킨다. 이런 문제를 해결하기 위하여, 스페어 회로 또는 여분 회로가 칩 내에 제조되어 스페어 엘리먼트가 결함있는 엘리먼트를 대체한다. 검사 동안 결함 엘리먼트가 검출될때, 여분 회로는 소자의 수율을 증가시키기 위하여 결함 엘리먼트 대신 사용된다. 반도체 소자에 형성된 퓨즈를 끊음으로써 결함 엘리먼트 또는 회로는 더 이상 사용되지 않고 여분의 엘리먼트 또는 회로가 사용된다.
퓨즈는 충분한 양의 에너지가 두 지점 사이의 접속을 녹이거나 절단하기 위하여 제공될 때 파열된다. 에너지는 퓨즈 상의 주어진 지점에서 레이저를 사용하여 제공된다. 통상적으로, 메모리 여분으로 사용되는 레이저 절단 가능 퓨즈를 제공하기 위하여, 폴리실리콘으로 만들어진 필라멘트 퓨즈, 몰리브덴 실리사이드 등은 배선층의 일부로서 산화물 층 상에 형성된다. 상기 퓨즈가 형성된 후 인터레벨 절연 층 및 보호 층이 형성된다.
도 1을 참조하여, 폴리실리콘 퓨즈 구조의 단면도가 도시된다. 퓨즈 구조(10)는 기판(12), 예를 들어 단결정 실리콘 기판을 포함한다. 열적인 산화물 층(14)은 기판(12)상에 형성된다. 게이트 구조(16)는 퓨즈로 사용되는 폴리실리콘 층(18)을 포함한다. 폴리실리콘 층(18)은 텅스텐 실리사이드 층(20)에 의해 커버된다. 폴리실리콘 층(18) 및 텅스텐 실리사이드 층(20)은 게이트 구조(16)의 상부상 게이트 캡(22) 및 게이트 구조(16)의 측면 상 스페이서(24)를 사용하여 전기적으로 절연된다. 게이트 캡(22) 및 스페이서(24)는 바람직하게 실리콘 질화물로 형성된다. 부가적인 실리콘 질화물 층(26)은 바람직하게 게이트 구조(16)상에 증착된다. 인터레벨 유전체 층(28)은 예를 들어 산화물을 포함하는 유전체 층(30)의 증착전에 폴리싱되는 보로포스포실리케이트 유리(BPSG)를 포함할 수 있다. 유전체 층(30)은 퓨즈 상에 얇은 유전체 층(31)을 남기는 추후에 증착될 금속 라인을 위하여 패턴화된다.
동작 동안, 만약 퓨즈가 절단되려면, 레이저 같은 에너지 소스가 퓨즈에 제공된다. 처리 윈도우는 퓨즈가 끊어지지 않는 에너지 범위 이상, 구조가 부대적인 손상을 경험하지 않을 허용 가능한 에너지 범위 이하에 있다. 처리 윈도우는 너무 많은 열이 퓨즈를 블로우하기 위하여 생성될 때 한계가 초과된다. 퓨즈에 레이저 빔이 인가되는 동안, 온도는 퓨즈가 절단될 때까지 증가한다. 그러나, 게이트 캡(22), 인터레벨 유전체 층(28) 및 유전체 층(30)을 포함하는 유전체 재료가 퓨즈 상에 존재하고 열적 장벽으로서 기능하기 때문에, 온도는 기판을 포함하는 둘러싼 구조에 손상을 발생시킬 수 있는 레벨로 증가하여, 부가적인 결함을 유발하고 칩 양산율을 감소시킬 수 있다.
그러므로, 레이저 파열 퓨즈에 대해 처리 윈도우를 증가시키는 방법이 요구된다. 개선된 처리 윈도우를 가진 퓨즈 구조를 종래 반도체 제조 공정에 통합하는 방법이 요구된다.
본 발명에 따른 반도체 메모리용 퓨즈를 제조하는 방법은 폴리실리콘 퓨즈 층 및 상기 폴리실리콘 퓨즈 층 상에 배치된 게이트 캡 층을 포함하는 게이트 구조를 기판상에 형성하는 단계, 게이트 구조상에 인터레벨 유전체 층을 형성하는 단계, 인터레벨 유전체 층 상에 유전체 층을 증착하는 단계를 포함하고, 상기 유전체 층 및 인터레벨 층은 모두 적어도 하나의 접촉 홀이 게이트 구조상에 형성되고 게이트 캡 층 내로 연장되도록 게이트 캡 층에 대하여 선택적으로 에칭될 수 있고 유전체 층 및 인터레벨 유전체 층을 통하여 접촉 홀을 선택적으로 에칭할 수 있는 재료를 포함한다.
반도체 메모리용 퓨즈를 제조하기 위한 다른 방법은 폴리실리콘 퓨즈 층 및 상기 폴리실리콘 퓨즈 층 상에 배치된 게이트 캡 층을 포함하는 게이트 구조를 기판상에 형성하는 단계, 게이트 구조상에 유전체 층을 증착하는 단계를 포함하는데 상기 유전체 층은 유전체 층이 게이트 캡 층에 대하여 선택적으로 에칭될 수 있는 재료를 포함하고, 적어도 하나의 접촉 홀이 게이트 구조상에 형성되고 게이트 캡 층 내로 연장되도록 유전체 층의 접촉 홀을 선택적으로 에칭하는 단계, 접촉을 형성하기 위하여 접촉 홀에 전도성 재료를 증착하는 단계 및 적어도 하나의 접촉 홀로부터 전도성 재료를 제거하는 단계를 포함한다.
다른 방법에서, 게이트 캡은 질화물을 포함하고, 인터레벨 유전체 층 및 유전체 층은 질화물에 대해 선택적인 에칭을 할 수 있고 선택적 에칭 단계는 질화물에 대해 유전체 층 및 인터레벨 유전체 층을 선택적으로 에칭하는 단계를 추가로 포함한다. 인터레벨 유전체 층은 보로포스포실리케이트(borophosphosilicate) 유리를 포함할 수 있다. 유전체 층은 산화물을 포함할 수 있다. 접촉 홀을 선택적으로 에칭하는 단계는 20 nm 두께보다 크거나 같도록 게이트 캡 층 두께를 감소시키는 단계를 포함한다. 폴리실리콘 퓨즈 층 및 게이트 캡 층 사이에 실리사이드를 증착하는 단계가 포함된다. 접촉을 형성하기 위하여 접촉 홀에 전도성 재료를 증착하는 단계는 접촉 홀에 텅스텐을 증착하는 단계를 포함한다.
반도체 메모리용 퓨즈 구조는 폴리실리콘 퓨즈를 포함하는 게이트 구조 및 상기 폴리실리콘 퓨즈상에 증착된 게이트 캡 층을 포함한다. 인터레벨 유전체 층은 게이트 구조상에 증착되고, 유전체 층은 인터레벨 유전체 층 상에 증착된다. 유전체 층, 인터레벨 유전체 층 및 게이트 캡은 폴리실리콘 퓨즈 상의 게이트 캡 층의 일부를 제거하기 위하여 내부에 형성된 적어도 하나의 개구부를 가진다.
다른 실시예에서, 폴리실리콘 퓨즈는 바람직하게 레이저 빔에 의해 파열될 수 있는 퓨즈를 포함한다. 적어도 하나의 개구부는 20 nm 이상 또는 그와 동일한 두께의 게이트 캡 유전체가 폴리실리콘 퓨즈 상에 남아있도록 게이트 캡 층을 통하여 연장할 수 있다. 게이트 캡 층은 질화물을 포함하고, 유전체 층은 산화물을 포함하고 인터레벨 유전체 층은 보로포스포실리케이트 유리를 포함한다. 적어도 하나의 개구부는 퓨즈의 길이를 따라 연장한다. 퓨즈 구조는 폴리실리콘 퓨즈 상에 증착된 실리사이드 층을 더 포함한다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 다음에 기재되는 상세한 실시예로부터 분명하게 나타나고, 첨부 도면을 참조하여 고찰될 것이다.
본 명세서는 상기 도면을 참조한 바람직한 실시예의 다음 설명에서 보다 상세히 기술될 것이다.
본 발명은 반도체 제조 및 특히, 개선된 퓨즈 블로우 처리 윈도우를 제공하는 퓨즈 레이아웃에 관한 것이다. 본 발명은 그 위에 감소된 양의 유전체 재료를 갖는 퓨즈 및 방법을 제공함으로써 부대적인 손상을 방지하여 처리 윈도우를 증가시킨다. 본 발명은 질화물에 대해 선택적이고 퓨즈상 유전체 층을 "얇게" 확산시키기 위해 접촉부와 관련하여 홀 또는 라인을 에칭하는 에칭 처리를 통합한다. 이것은 유전체 재료를 통한 가열이 적게 하여 부대적인 손상 위험성을 줄이며 보다 빠르게 퓨즈를 끊을 수 있다.
동일 참조 번호가 몇몇 도면에서 유사하거나 동일한 엘리먼트를 나타내는 특정 도면과 도 2를 참조하여, 폴리실리콘 퓨즈 구조(100)의 단면도는 본 발명에 따라 도시된다. 퓨즈 구조(100)는 기판(102), 예를 들어 단결정 실리콘 기판을 포함한다. 열적 산화물 층(104)은 기판(102)상에 형성된다. 게이트 구조(106)는 퓨즈에 사용되는 폴리실리콘 층(108)을 포함한다. 폴리실리콘 층(108)은 실리사이드 층(120), 예를 들어 텅스텐 실리사이드에 의해 커버된다. 폴리실리콘 층(108) 및 실리사이드 층(120)은 게이트 구조(106)의 상부에 있는 게이트 캡(122) 및 게이트 구조(106)의 측면에 있는 스페이서(124)를 가져서 퓨즈용 폴리실리콘 및 실리사이드 재료를 절연시킨다. 게이트 캡(122) 및 스페이서(124)는 바람직하게 실리콘 질화물로 형성된다. 부가적인 실리콘 질화물 층(126)은 게이트 구조(106)상에 증착된다. 인터레벨 유전체 층(128)은 게이트 구조(116)상에 증착된다. 인터레벨 유전체 층(128)은 바람직하게 질화물이 아닌 다른 유전체 재료를 포함한다. 이것은 선택적인 에칭이 본 발명에 따라 수행될 때 추후 단계에서 명백하다. 인터레벨 유전체 층(128)은 질화물에 대해 선택적으로 에칭될 수 있는 보로포스포실리케이트 유리(BPSG), 포스포실리케이트 유리(PSG), 또는 그와 등가물을 포함한다. 인터레벨 유전체 층(128)은 추가의 처리 전에 폴리싱된다.
도 3을 참조하여, 유전체 층(130)은 폴리싱된 인터레벨 유전체 층(128)상에 증착된다. 유전체 층(128)은 바람직하게 실리콘 산화물 같은 산화물을 포함한다. 유전체 층(130)은 반도체 메모리 제조 처리시 M0 레벨일 수 있다. 유전체 층(130)은 금속 라인에 대한 트렌치를 형성하기 위하여 패턴화되고 에칭된다. 트렌치(134)는 게이트 구조(116)상에 형성된다.
도 4를 참조하여, 부가적인 에칭 처리는 나머지 유전체 층(130) 및 인터레벨 유전체 층(128)을 통하여 홀(132)을 형성하기 위하여 수행된다. 유전체 층(130)은 반도체 장치상 확산 지역에 대한 접촉 홀을 위하여 패턴화된다. 본 발명에 따라, 유전체 층(130) 및 인터레벨 유전체 층(128)은 게이트 구조(116)상에 홀(132)을 형성하기 위하여 패턴화된다. 홀(132)은 반도체 장치의 나머지와 관련하여 상기 나머지상에 접촉부(도시되지 않음)로서 동일한 방식으로 형성된다. 홀(132)은 질화물에 관련하여 인터레벨 유전체 층(128)을 선택적으로 에칭함으로써 형성된다. 게이트 캡(122)이 바람직하게 질화물이기 때문에, 홀(132)은 유전체 층(130) 및 인터레벨 유전체 층(128)을 통하여 에칭되고 비교적 작은 두께의 게이트 캡(122)만이 에칭된다. 게이트 캡이 보다 많이 에칭되면 처리 윈도우가 보다 잘 개선된다. 바람직한 실시예에서, 약 20 nm 두께보다 크거나 같은 질화물의 두께(131)는 홀(132) 및 실리사이드 층(120) 사이에 남는다.
도 5를 참조하여, 전도성 재료(136)는 홀(132)에 증착된다. 전도성 재료(136)는 반도체 장치의 다른 부분 상에 적당하게 패턴화된 홀의 접촉부를 형성한다. 전도성 재료(136)는 바람직하게 텅스텐(W), 몰리브덴(Mo) 또는 그와 유사한 재료를 포함한다. 다른 실시예에서, 홀(132 및 134)은 증착동안 전도성 금속(136)이 진입하는 것을 방지하기 위하여 종래에 공지된 처리에 의해 간단히 마스킹된다. 마스크 재료는 홀(132 및 134)을 다시 개방하기 위하여 제거되고 도 6에 도시된 구조가 달성된다. 만약 홀(132, 134)이 마스킹되지 않으면 전도성 재료(136)는 하기될 바와 같이 제거된다.
도 6을 참조하여, 전도성 재료(136)는 홀(132 및 134)로부터 제거된다. 이런 방식에서, 게이트 구조(116)는 게이트 캡(122) 만을 포함하는 얇은 유전체 층을 가져서 보다 작은 유전체 재료를 가지는 퓨즈를 제공한다. 퓨즈상에 유전체 재료의 양을 감소시킴으로써, 레이저 에너지는 보다 짧은 시간 동안 제공되어 퓨즈 둘레에 제공된 에너지 양이 감소된다.
동작 동안, 만약 퓨즈가 절단되어야 하면, 레이저 같은 에너지 소스는 퓨즈에 인가된다. 처리 윈도우는 너무 많은 열이 퓨즈를 블로우하기 위하여 생성될 때 한계가 초과된다. 퓨즈 상의 유전체 재료를 얇게 함으로써 재료가 보다 적게 가열된다. 즉 질량부가 보다 적게 가열된다. 게다가, 퓨즈에 레이저 빔을 인가하는 동안, 온도는 퓨즈가 절단될 때까지 증가한다. 게이트 캡(122)을 포함하는 유전체 재료만이 퓨즈상에 남아있기 때문에, 게이트 캡만이 레이저의 열에 의해 관통될 필요가 있어서 부대적인 손상 위험성이 감소한다. 그러므로 처리 윈도우는 본 발명에 따라 개선된다.
도 7을 참조하여, 폴리실리콘 퓨즈(200)의 평면도는 본 발명에 따라 도시된다. 퓨즈(200)는 감소된 영역 섹션(202)을 가져서 충분한 양의 에너지가 감소된 영역 섹션(202)에 인가될때, 감소된 영역 섹션(202)은 지점 A 및 지점 B 사이에 단절 경로를 제공하기 위하여 파열되거나 녹는다. 본 발명에 따라, 다수의 개구부 또는 홀(204)은 퓨즈(200)를 블로우하기 위하여 필요한 에너지 양을 감소시키도록 퓨즈상에 제공되어 처리 윈도우를 개선시킨다.
다른 구성은 본 발명에 따라 동일하거나 유사한 결과를 달성하기 위하여 실행된다. 도 8을 참조하여, 홀(204')은 퓨즈(200) 너머로 도달하도록 확장된다. 게다가, 홀은 도 9에 도시된 바와 같이 퓨즈(200)를 따라 확장하는 연속적인 라인 또는 홀(206)을 포함할 수 있다.
개선된 퓨즈 블로우 처리 윈도우를 위한 새로운 퓨즈 레이아웃에 대한 바람직한 실시예에서(도시되었지만 제한하지는 않음), 변경 및 변화가 상기 기술 측면에서 당업자에게 자명하다는 것이 주의된다. 그러므로 변경은 개시된 본 발명의 특정 실시예에서 이루어질 수 있고 첨부된 청구범위에 의해 기술된 바와 같이 본 발명의 범위 및 사상 내에서 이루어진다. 따라서 본 발명에서 상세히 기술되고 특허법에 의해 요구된 바에 따라, 특허에 의해 청구되고 보호되길 원하는 것은 첨부된 청구범위에 기술된다.
본 발명은 레이저 파열 퓨즈에 대한 처리 윈도우를 증가시킴으로써 기판 포함 구조에 손상을 발생시킬 수 있는 레벨로 온도가 증가하는 것을 방지하여 부가적인 결함을 방지하고 칩 양산율을 증가시킬 수 있다.
Claims (22)
- 반도체 메모리용 퓨즈를 제조하는 방법에 있어서,폴리실리콘 퓨즈 층 및 상기 폴리실리콘 퓨즈 층 상에 증착된 게이트 캡 층을 포함하는 게이트 구조를 기판상에 형성하는 단계;인터레벨 유전체 층을 게이트 구조에 형성하는 단계;유전체 층을 인터레벨 유전체 층 상에 증착하는 단계 - 상기 유전체 층 및 인터레벨 유전체 층은 둘 다 게이트 캡 층에 대하여 선택적으로 에칭될 수 있는 재료를 포함함 -; 및적어도 하나의 접촉 홀이 게이트 구조 위에 형성되고 게이트 캡 층 내로 연장되도록 유전체 층 및 인터레벨 유전체 층을 통하여 접촉 홀을 선택적으로 에칭하는 단계;를 포함하는 반도체 메모리용 퓨즈 제조 방법.
- 제 1 항에 있어서, 상기 게이트 캡은 질화물을 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 2 항에 있어서, 상기 인터레벨 유전체 층 및 상기 유전체 층은 질화물에 대해 선택적으로 에칭될 수 있고 선택적 에칭 단계는 질화물에 대하여 유전체 층 및 인터레벨 유전체 층을 선택적으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 1 항에 있어서, 상기 인터레벨 유전체 층은 보로포스포실리케이트 유리를 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 1 항에 있어서, 상기 유전체 층은 산화물을 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 1 항에 있어서, 접촉 홀을 선택적으로 에칭하는 단계는 20 nm보다 크거나 같은 두께로 게이트 캡 층의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 1 항에 있어서, 상기 폴리실리콘 퓨즈 층 및 게이트 캡 층 사이에 실리사이드를 증착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 반도체 메모리용 퓨즈를 제조하는 방법에 있어서,폴리실리콘 퓨즈 및 상기 폴리실리콘 퓨즈 상에 증착된 게이트 캡 층을 포함하는 게이트 구조를 기판상에 형성하는 단계;유전체 층을 게이트 구조에 증착하는 단계 - 상기 유전체 층은 게이트 캡 층에 대하여 선택적으로 에칭될 수 있는 재료를 포함함 -;적어도 하나의 접촉 홀이 게이트 구조 위에 형성되고 게이트 캡 층 내로 연장되도록 유전체 층 내의 접촉 홀을 선택적으로 에칭하는 단계;접촉을 형성하기 위하여 접촉 홀에 전도성 재료를 증착하는 단계; 및적어도 하나의 접촉 홀로부터 전도성 재료를 제거하는 단계;를 포함하는 반도체 메모리용 퓨즈 제조 방법.
- 제 8 항에 있어서, 상기 게이트 캡은 질화물인 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 9 항에 있어서, 상기 유전체 층은 질화물에 대해 선택적으로 에칭될 수 있고 상기 선택적 에칭 단계는 질화물에 대하여 상기 유전체 층을 선택적으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 8 항에 있어서, 상기 유전체 층은 보로포스포실리케이트 유리 층 및 산화물 층을 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 8 항에 있어서, 상기 접촉 홀을 선택적으로 에칭하는 단계는 20 nm 두께보다 크거나 같도록 게이트 캡 층 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 8 항에 있어서, 접촉을 형성하기 위하여 접촉 홀의 전도성 재료를 증착하는 단계는 접촉 홀에 텅스텐을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 제 8 항에 있어서, 상기 폴리실리콘 퓨즈 및 게이트 캡 층 사이에 실리사이드를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리용 퓨즈 제조 방법.
- 반도체 메모리용 퓨즈 구조에 있어서,폴리실리콘 퓨즈 및 상기 폴리실리콘 퓨즈 상에 배치된 게이트 캡 층을 포함하는 게이트 구조;게이트 구조상에 증착된 인터레벨 유전체 층; 및상기 인터레벨 유전체 층 상에 증착된 유전체 층;을 포함하고,상기 유전체 층 및 상기 인터레벨 유전체층은 둘 다 상기 게이트 캡 층에 대하여 선택적으로 에칭될 수 있는 재료를 포함하며,상기 유전체 층, 상기 인터레벨 유전체 층 및 상기 게이트 캡은 폴리실리콘 퓨즈 상에 있는 게이트 캡 층의 일부를 제거하기 위하여 내부에 형성된 적어도 하나의 개구부를 가지는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 상기 폴리실리콘 퓨즈는 레이저 빔에 의해 파열될 수 있는 퓨즈를 포함하는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 적어도 하나의 개구부는 20 nm보다 크거나 같은 두께의 유전체가 폴리실리콘 퓨즈에 남아있도록 게이트 캡 층을 통하여 연장되는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 상기 게이트 캡 층은 질화물을 포함하는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 상기 유전체 층은 산화물을 포함하는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 상기 인터레벨 유전체 층은 보로포스포실리케이트 유리를 포함하는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 적어도 하나의 개구부는 퓨즈의 길이를 따라 연장되는 것을 특징으로 하는 퓨즈 구조.
- 제 15 항에 있어서, 상기 폴리실리콘 퓨즈 상에 증착된 실리사이드 층을 더 포함하는 것을 특징으로 하는 퓨즈 구조.
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