KR100694463B1 - Calibration circuit and image sensor having the same - Google Patents

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KR100694463B1
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Abstract

A correction circuit and an image sensor with the same are provided to control a transistor, operated as a buffer amplifier so that the transistor is operated in a saturation region under any input condition in a CDS(Correlate Double Sampling) circuit among analog circuits of an image sensor. A current mirror(130) increases a gate voltage of the first transistor up to a level higher than a saturation voltage, so that the first transistor is operated in a saturation region even though any signal is inputted to the first transistor within a range that it can be operated, wherein the first transistor serves as a buffer amplifier in a semiconductor circuit. The current mirror includes the first and second current sources(131,132), the second transistor, and the third transistor. The second transistor is connected between the first current source and a ground voltage source and thereby operated as a diode. The third transistor is connected between a node connected to a gate of the first transistor and the second current source connected to the ground voltage source. The third transistor is operated by a voltage applied to a gate of the second transistor.

Description

보정회로 및 이를 구비한 이미지 센서{CALIBRATION CIRCUIT AND IMAGE SENSOR HAVING THE SAME}CALIBRATION CIRCUIT AND IMAGE SENSOR HAVING THE SAME}

도 1은 종래기술에 따른 CMOS 이미지 센서를 도시한 회로도.1 is a circuit diagram illustrating a CMOS image sensor according to the prior art.

도 2는 종래기술에 따른 CMOS 이미지 센서를 도시한 회로도.2 is a circuit diagram illustrating a CMOS image sensor according to the prior art.

도 3은 본 발명의 실시예에 따른 보정회로를 도시한 회로도.3 is a circuit diagram showing a correction circuit according to an embodiment of the present invention.

도 4는 도 3에 도시된 보정회로를 구비한 CMOS 이미지 센서를 도시한 회로도.FIG. 4 is a circuit diagram illustrating a CMOS image sensor having a correction circuit shown in FIG. 3. FIG.

도 5는 본 발명과 종래기술에 따른 신호 세팅타임을 비교하기 위하여 도시한 도면.5 is a view for comparing the signal setting time according to the present invention and the prior art.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 단위 화소10: unit pixel

20 : 상관 이중 샘플링 회로20: correlated double sampling circuit

30 : 전류원30: current source

40 : 클램프 회로40: clamp circuit

110 : 아날로그 신호 발생부110: analog signal generator

120 : 회로120: circuit

130 : 커런트 미러130: current mirror

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자에 구성된 회로에 있어서, 회로가 동작하는 범위 내에서 어떠한 신호가 입력되더라도 포화(saturation)영역에서 동작하도록 제어하는 보정회로 및 이를 포함한 이미지 센서에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a circuit configured in a semiconductor device, to a correction circuit for controlling to operate in a saturation region even if any signal is input within a range in which the circuit operates, and an image sensor including the same. .

최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다. Recently, the demand of digital cameras is exploding with the development of video communication using the Internet. Moreover, the demand for small camera modules increases as the popularity of mobile communication terminals such as PDAs equipped with cameras, International Mobile Telecommunications-2000 (IMT-2000), Code Division Multiple Access (CDMA) terminals, etc. increases. Doing.

카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용 되고 있다. The camera module basically includes an image sensor. In general, an image sensor refers to a device that converts an optical image into an electrical signal. As such image sensors, charge coupled devices (hereinafter referred to as CCDs) and CMOS (Complementary Metal-Oxide-Semiconductor) image sensors are widely used.

CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다. CCD has a complicated driving method, high power consumption, complicated process due to the large number of mask processes in the manufacturing process, and it is difficult to realize a signal processing circuit in a chip, making it difficult to make one chip. There are disadvantages. In contrast, CMOS image sensors are receiving more attention recently because of the monolithic integration of control, drive, and signal processing circuitry on a single chip. In addition, CMOS image sensors offer potentially lower cost than conventional CCDs due to low voltage operation and low power consumption, compatibility with peripherals, and the availability of standard CMOS fabrication processes.

그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다. However, analog signals generated by light receiving elements, such as photo diodes, in CMOS image sensors have various parasitic effects caused by parasitic capacitance, resistance, dark current leakage, or mismatch of semiconductor device characteristics. Such a parasitic effect is essentially generated in a semiconductor device, resulting in a decrease in the signal to noise ratio of the image data. Therefore, noise is an important factor limiting the performance of the CMOS image sensor.

시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또 는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다. Noise in the CMOS image sensor is caused by kT / C noise related to the sampling of the image data, 1 / f noise associated with the circuit used to amplify the image signal, and fixed by the mismatch of the signal processing circuit of the sensor. Patterned Pattern Noise (hereinafter referred to as FPN). Dual FPNs are not very good visually because they appear as vertical lines or strips in the image and are easily found in the human eye.

최근에는 이러한 FPN을 제거하기 위하여 독출(read out) 회로에 상관 이중 샘플링 회로(Correlate Double Sampling circuit; 이하, CDS라 함)가 사용되고 있다. Recently, a Correlate Double Sampling circuit (hereinafter referred to as CDS) has been used in a read out circuit to remove such FPN.

도 1 및 도 2는 일반적인 시모스 이미지 센서에서 단위 화소와 CDS를 도시한 구성도이다. 여기서는, 일례로 4-T(4-Transistor) 구조를 갖는 단위 화소에 대해 설명한다. 1 and 2 are diagrams illustrating unit pixels and CDSs in a general CMOS image sensor. Here, as an example, a unit pixel having a 4-T (4-Transistor) structure will be described.

도 1 및 도 2를 참조하면, 단위 화소(10)는 1개의 포토 다이오드(PD)와, 4개의 NMOS 트랜지스터(M1 내지 M3)로 이루어진다. 4개의 NMOS 트랜지스터(M1 내지 M4)는 포토 다이오드(PD)에서 집속된 광전하(photo-generated charge)를 플로팅 디퓨젼 영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(transfer transistor, Tx), 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋(reset)시키기 위한 리셋 트랜지스터(reset transistor, Rx), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower)로 구성되어 버퍼 증폭기(buffer amplifier) 역할을 하는 드라이브 트랜지스터(drive transistor; Dx), 스위칭으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(select transistor; Sx)로 구성된다. 이러한 단위 화소(10)가 매트릭스 형태로 복수 개로 배열되어 화소부가 형성된다. 1 and 2, the unit pixel 10 includes one photodiode PD and four NMOS transistors M1 to M3. The four NMOS transistors M1 to M4 are transfer transistors (Tx) for transporting photo-generated charges concentrated in the photodiode PD to the floating diffusion region (FD), Accumulate in the reset transistor (Rx) and the floating diffusion region (FD) for setting the potential of the floating diffusion region FD to a desired value and discharging the electric charge to reset the floating diffusion region FD. A drive transistor (Dx) configured as a source follower to operate according to a charged charge and serving as a buffer amplifier, and a select transistor configured to allow addressing through switching; Sx). A plurality of such unit pixels 10 are arranged in a matrix to form pixel units.

CDS(20)는 화소부의 칼럼라인(Column Line)당 하나씩 설치되어 하나의 칼럼라인과 연결된 복수의 단위 화소로부터 칼럼라인으로 출력되는 아날로그 신호를 독출하여 처리한다. 이러한 CDS는 리셋 독출구간 동안 리셋신호(RST)에 의해 턴-온(turn-ON)되는 리셋 트랜지스터(Rx)에 의해 플로팅 디퓨전 영역(FD)을 전원전압(VDD)으로 리셋시키고, 리셋된 플로팅 디퓨전 영역(FD)의 전위에 대응되는 레벨을 갖고 칼럼라인으로 출력되는 신호(이하, 리셋전압이라 함)와, 리셋 독출구간 후 신호 검출구간 동안 포토 다이오드(PD)로 조사되는 빛에 의해 전자와 홀이 형성되고, 이러한 전자들의 축적에 대응되는 레벨을 갖고 칼럼라인(CL)으로 출력되는 신호(이하, 영상 신호전압이라 함)를 각각 독출하여 샘플링하기 위한 소정의 회로가 구성된다. The CDS 20 is provided one per column line of the pixel unit to read and process an analog signal output from the plurality of unit pixels connected to one column line to the column line. The CDS resets the floating diffusion region FD to the power supply voltage VDD by the reset transistor Rx that is turned on by the reset signal RST during the reset readout period. Electrons are emitted by a signal having a level corresponding to the potential of the diffusion region FD (hereinafter referred to as a reset voltage) and light irradiated to the photodiode PD during the signal detection section after the reset readout section. And holes are formed, and predetermined circuits for reading and sampling signals (hereinafter, referred to as image signal voltages) outputted to the column line CL having a level corresponding to the accumulation of electrons are configured.

이러한 CDS(20)는 보통 버퍼 증폭기로 기능하는 PMOS 트랜지스터(PM)를 포함한다. 셀렉트 트랜지스터(Sx)를 통해 출력되는 리셋전압과 영상 신호전압을 증폭하여 출력하도록 게이트가 셀렉트 트랜지스터(Sx)의 소스단과 연결된 노드(node)와 연결된다. This CDS 20 usually includes a PMOS transistor PM that functions as a buffer amplifier. A gate is connected to a node connected to the source terminal of the select transistor Sx to amplify and output the reset voltage and the image signal voltage output through the select transistor Sx.

한편, 리셋전압과 영상 신호전압 간의 차가 커지면 화면에 고정패턴잡음(Fixed Pattern Noise, FPN)이 발생한다. 어두운 곳에서 리셋전압이 영상 신호전압 간의 차이가 적기 때문에 큰 문제가 되지 않지만, 아주 밝은 곳에서는 리셋전압과 영상 신호전압 간의 차이가 커지기 때문에 PMOS 트랜지스터(PM)가 포화영역에서 동작하지 못하고, 트라이오드 영역에서 동작하게 된다. 이에 따라, 영상 신호전압의 셋팅(setting) 시간이 지연되게 되어 고정패턴잡음을 발생시키는 요인이 되기도 한 다. On the other hand, when the difference between the reset voltage and the image signal voltage increases, fixed pattern noise (FPN) is generated on the screen. In the dark, the reset voltage is not a big problem because the difference between the image signal voltage is small, but in the very bright place, the difference between the reset voltage and the image signal voltage becomes large, so that the PMOS transistor PM does not operate in the saturation region, and the triode It will work in the area. Accordingly, the setting time of the image signal voltage is delayed, which may cause a fixed pattern noise.

이러한 문제를 해결하기 위해 CMOS 이미지 센서에서는 보정회로를 구비하고 있는데, 이러한 보정회로의 일례가 도 1 및 도 2에 도시되었다. 도 1에서는 보정회로로 전류원(30)을 구비하고, 도 2에서는 클램프(clamp) 회로(40)를 구비하고 있다. In order to solve this problem, a CMOS image sensor includes a correction circuit. An example of such a correction circuit is illustrated in FIGS. 1 and 2. In FIG. 1, a current source 30 is provided as a correction circuit, and in FIG. 2, a clamp circuit 40 is provided.

우선, 도 1에 도시된 바와 같이, 전류원(30)을 구비한 CMOS 이미지 센서의 동작특성을 설명하면 다음과 같다. 노드(node)에 연결되는 전류원(30)에는 이상적으로 전압이 '0'이 되지만, 실제로는 커런트 미러(current mirror)로서 Von 전압이 걸리게 된다. 이 Von 전압은 결국 PMOS 트랜지스터(PM)의 게이트 전압이 된다. 만약, Von 전압이 너무 낮게 되면, PMOS 트랜지스터(PM)의 포화영역(saturation region), 즉 하기의 수학식1과 같은 동작조건을 벗어나게 되어 트라이오드 영역(triode region)으로 진입하게 되는데, 이러한 요인 때문에 고정패턴잡음이 발생하게 된다. First, as shown in FIG. 1, operation characteristics of a CMOS image sensor having a current source 30 are described as follows. Although the voltage is ideally '0' for the current source 30 connected to the node, the Von voltage is actually applied as a current mirror. This Von voltage eventually becomes the gate voltage of the PMOS transistor PM. If the Von voltage is too low, the saturation region of the PMOS transistor PM, i.e., the operating condition as shown in Equation 1 below, may enter the triode region. Fixed pattern noise is generated.

Vsd ≥ Vsg - ｜Vth｜ PMOS 트랜지스터(PM)가 포화영역에서 동작Vsd ≥ Vsg-| Vth | PMOS transistor PM operates in saturation region

Vsd ≤ Vsg - ｜Vth｜ PMOS 트랜지스터(PM)가 트라이오드 영역에서 동작Vsd ≤ Vsg-| Vth | PMOS transistor PM operates in triode region

상기 수학식1에서 Vsd는 PMOS 트랜지스터(PM)의 소스-드레인 간 전압이고, Vsg는 소스-게이트 간 전압이며, Vth는 문턱전압을 나타낸다. In Equation 1, Vsd is a source-drain voltage of the PMOS transistor PM, Vsg is a source-gate voltage, and Vth represents a threshold voltage.

한편, 도 2에 도시된 바와 같이, 클램프 회로(40)를 구비한 CM0S 이미지 센서의 동작특성을 설명하면 다음과 같다. 클램프 회로(40)는 노드(node)의 전위를 일정 전압으로 유지시키기 위하여 전원전압단(VDD)과 노드(node) 사이에 NMOS 트랜지스터(NM)를 연결하였다. 이 NMOS 트랜지스터(NM)는 소스-드레인 간 전압차에 따라 턴-온/오프된다. 그러나, 이러한 클램프 회로(40)를 사용하는 경우에는 영상 신호전압의 데이터를 잃어 버릴 수 있으며, 전원전압단(VDD)과 트랜지스터(NM)의 자체 노이즈를 신호와 함께 전달할 수 있다. 또한, 클램프 신호(clamp)가 변동(variation)되는 경우 전류의 조절이 어려워지며, 이 경우 회로 설계시 설정된 전류 값과 크게 달라져 회로가 정상적으로 동작하지 않고 오동작하는 문제가 발생될 수 있다. Meanwhile, as shown in FIG. 2, operation characteristics of the CM0S image sensor having the clamp circuit 40 are described as follows. The clamp circuit 40 connects the NMOS transistor NM between the power supply voltage terminal VDD and the node to maintain the potential of the node at a constant voltage. The NMOS transistor NM is turned on / off according to the voltage difference between the source and the drain. However, when the clamp circuit 40 is used, data of the image signal voltage may be lost, and noise of the power supply voltage terminal VDD and the transistor NM may be transmitted together with the signal. In addition, when the clamp signal is varied, it is difficult to control the current. In this case, the current may be significantly different from the current value set in the circuit design, thereby causing a problem in which the circuit does not operate normally and malfunctions.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자에 구성된 회로에 있어서, 회로가 동작하는 범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작하도록 제어하는 보정회로를 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above-described problems of the prior art, and provides a correction circuit for controlling a circuit configured in a semiconductor device to operate in a saturation region even if any signal is input within a range in which the circuit operates. Its purpose is to.

또한, 본 발명은 CMOS 이미지 센서의 아날로그 회로 중 상관 이중 샘플링 회로에 있어서 버퍼 증폭기로 동작하는 트랜지스터가 어떠한 입력조건에서도 포화영역에서 동작되도록 제어하는 보정회로를 구비한 이미지 센서를 제공하는데 다른 목적이 있다. Another object of the present invention is to provide an image sensor having a correction circuit for controlling a transistor operating as a buffer amplifier in an analog circuit of a CMOS image sensor to operate in a saturation region under any input condition. .

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 아날로그 신호를 입력받아 증폭하는 버퍼 증폭기를 포함하는 반도체 소자의 회로에서 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 제공한다. According to an aspect of the present invention, a signal is input within an operating range of a first transistor operating as the buffer amplifier in a circuit of a semiconductor device including a buffer amplifier for receiving and amplifying an analog signal. In order to operate in a saturation region, a correction circuit including a current mirror that raises and outputs the gate voltage of the first transistor above the saturation voltage is provided.

상기 제1 트랜지스터는 PMOS 트랜지스터로 이루어진다. The first transistor is a PMOS transistor.

상기 커런트 미러는, 제1 및 제2 전류원과, 상기 제1 전류원과 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 상기 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 동작하는 제3 트랜지스터를 포함하는 보정회로를 제공한다.The current mirror may include a second transistor connected between a first current source and a second current source, the first current source and a ground voltage source to operate as a diode, a node connected to a gate terminal of the first transistor, and a ground voltage source connected to the current mirror. A compensation circuit includes a third transistor connected between a second current source, a gate end connected to a gate end of the second transistor, and a third transistor operative to operate according to a voltage applied to the gate end of the second transistor.

상기 노드의 전압은 상기 제3 트랜지스터의 드레인-소스 간 전압에 의해 제어된다.The voltage at the node is controlled by the drain-source voltage of the third transistor.

상기 노드의 전압은 상기 제2 전류원의 전압에 2배가 된다.The voltage of the node is doubled the voltage of the second current source.

상기 제2 트랜지스터는 상기 제3 트랜지스터의 1/4~1/6 크기를 갖는다.The second transistor has a size of 1/4 to 1/6 of the third transistor.

또한, 상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 포토 다이오드와 복수의 트랜지스터를 포함하는 단위 화소와, 상기 단위 화소의 출력을 독출하기 위하여 버퍼 증폭기를 포함하는 상관 이중 샘플링 회로와, 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역 에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 포함하는 이미지 센서를 제공한다. In addition, according to an aspect of the present invention, a unit pixel including a photodiode and a plurality of transistors, a correlated double sampling circuit including a buffer amplifier to read an output of the unit pixel, The first transistor, which operates as the buffer amplifier, includes a correction circuit including a current mirror that raises and outputs the gate voltage of the first transistor above the saturation voltage in order to operate in the saturation region even if any signal is input within the operating range. It provides an image sensor.

상기 제1 트랜지스터는 PMOS 트랜지스터로 이루어진다. The first transistor is a PMOS transistor.

제 8 항에 있어서, 상기 커런트 미러는 제1 및 제2 전류원과, 상기 제1 전류원과 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 상기 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 동작하는 제3 트랜지스터를 포함하는 이미지 센서를 제공한다. 9. The current mirror of claim 8, wherein the current mirror comprises: first and second current sources, a second transistor connected between the first current source and a ground voltage source to operate as a diode, a node connected to a gate terminal of the first transistor; An image comprising a third transistor connected between a second current source connected to a ground voltage source and a gate end connected to a gate end of the second transistor and operating according to a voltage applied to the gate end of the second transistor Provide a sensor.

상기 노드의 전압은 상기 제3 트랜지스터의 드레인-소스 간 전압에 의해 제어된다. The voltage at the node is controlled by the drain-source voltage of the third transistor.

상기 노드의 전압은 상기 제2 전류원의 전압에 2배가 된다.The voltage of the node is doubled the voltage of the second current source.

상기 제2 트랜지스터는 상기 제3 트랜지스터의 1/4 크기를 갖는다.The second transistor has a quarter size of the third transistor.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, parts denoted by the same reference numerals throughout the specification represent the same elements performing the same function.

실시예Example

도 3은 본 발명의 실시예에 따른 보정회로를 설명하기 위하여 도시한 회로도이다. 3 is a circuit diagram illustrating a correction circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 보정회로는 아날로그 신호 발생부(110)로부터 출력된 아날로그 신호를 증폭하여 출력하기 위하여 버퍼 증폭기로 동작하는 PMOS 트랜지스터(PM)를 포함하는 회로(120)에서 PMOS 트랜지스터(PM)가 동작 범위 내에서 어떠한 입력이 들어오더라도 포화영역에서 동작되도록 PMOS 트랜지스터(PM)의 게이트 전압을 일정 전압 이상으로 유지시키는 커런트 미러(130)로 이루어진다. Referring to FIG. 3, a correction circuit according to an embodiment of the present invention includes a circuit 120 including a PMOS transistor PM that operates as a buffer amplifier to amplify and output an analog signal output from the analog signal generator 110. ), The PMOS transistor PM is a current mirror 130 that maintains the gate voltage of the PMOS transistor PM above a predetermined voltage so that the PMOS transistor PM operates in the saturation region regardless of any input.

커런트 미러(130)는 PMOS 트랜지스터(PM)의 게이트-소스 간 전압이 최소 포화전압인 2Von에서 항상 동작되도록 하기 위하여 제1 및 제2 전류원(131, 132)과,제1 전류원(131)과 접지전압원(VSS) 사이에 접속되어 다이오드(diode)로 동작하는 NMOS 트랜지스터(NM1)와, PMOS 트랜지스터(PM)의 게이트단과 접속된 노드(node)와 제2 전류원(132) 사이에 접속되며, 게이트단이 NMOS 트랜지스터(NM1)의 게이트단과 접속되어 NMOS 트랜지스터(NM1)의 게이트 전압에 따라 동작하는 NMOS 트랜지스터(NM2)로 이루어진다. The current mirror 130 is connected to the first and second current sources 131 and 132, the first current source 131, and the ground so that the gate-source voltage of the PMOS transistor PM is always operated at 2 Von, which is the minimum saturation voltage. An NMOS transistor NM1 connected between a voltage source VSS and operating as a diode, a node connected to a gate terminal of the PMOS transistor PM, and a second current source 132 connected to a gate terminal The NMOS transistor NM2 is connected to the gate terminal of the NMOS transistor NM1 and operates according to the gate voltage of the NMOS transistor NM1.

이때, NMOS 트랜지스터(NM1)의 크기는 NMOS 트랜지스터(NM2)의 크기의 1/4~1/6 크기로 하는 것이 바람직하다. 이는 NMOS 트랜지스터(NM2)의 드레인-소스 간 전압(Vds2)을 최소화하기 위함이다. 이 전압(Vds)이 커지게 되면 아날로그 신호 발생부(110)로부터 출력된 신호의 값이 이 전압(Vds2)에 의해 손실될 수 있기 때문이다. 따라서, 전압(Vds2)은 가능한 작은 전압을 유지해야 하고, PMOS 트랜지스터(PM)가 포화영역에 동작할 수 있는 범위 내에서 설정되어야 한다. NMOS 트랜지스터(NM2)는 제1 및 제2 전류원(131, 132)에 사용되는 미러(mirror) 트랜지스터의 크기와 갖도록 한다. At this time, the size of the NMOS transistor NM1 is preferably set to 1/4 to 1/6 of the size of the NMOS transistor NM2. This is to minimize the drain-source voltage Vds2 of the NMOS transistor NM2. This is because when the voltage Vds becomes large, the value of the signal output from the analog signal generator 110 may be lost by this voltage Vds2. Therefore, the voltage Vds2 should be kept as small as possible and should be set within the range in which the PMOS transistor PM can operate in the saturation region. The NMOS transistor NM2 has a size and a size of a mirror transistor used for the first and second current sources 131 and 132.

커런트 미러(130)에서 흐르는 전류 I는 하기의 수학식2와 같이 나타낼 수 있다. The current I flowing in the current mirror 130 may be represented by Equation 2 below.

Figure 112005063969439-pat00001
Figure 112005063969439-pat00001

동일 전류에 대해서 트랜지스터의 크기를 조정하면 Vgs가 변하는 것을 알 수 있다. 여기서, NMOS 트랜지스터(NM1)의 크기를 NMOS 트랜지스터(NM2)의 1/4로 감소시키면 Vgs-Vt는 2배의 값을 갖게 된다. 이것은 하기의 수학식3을 통해 확인되어 진다. You can see that Vgs changes when the transistor is sized for the same current. Here, if the size of the NMOS transistor NM1 is reduced to 1/4 of the NMOS transistor NM2, Vgs-Vt has a double value. This is confirmed through Equation 3 below.

Figure 112005063969439-pat00002
Figure 112005063969439-pat00002

여기에서, K는 동일한 MOS 트랜지스터이므로, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)는 같다. 또한, Vgs2는 NMOS 트랜지스터(NM2)의 게이트-소스 간 전압이고, Vgs1는 NMOS 트랜지스터(NM1)의 게이트-소스 간 전압이다. Here, since K is the same MOS transistor, the NMOS transistor N1 and the NMOS transistor N2 are the same. In addition, Vgs2 is a gate-source voltage of the NMOS transistor NM2, and Vgs1 is a gate-source voltage of the NMOS transistor NM1.

상기 수학식3을 전개하면 하기의 수학식4와 같다. If Equation 3 is expanded, Equation 4 is obtained.

4(Vgs2-Vt)2 = (Vgs1-Vt)2 ⇒ (Vgs2-Vt) = 2(Vgs1-Vt)4 (Vgs2-Vt) 2 = (Vgs1-Vt) 2 ⇒ (Vgs2-Vt) = 2 (Vgs1-Vt)

상기 수학식4에서 Vgs2 - Vt = Von'이므로, 'Vgs1 - Vt'는 하기의 수학식5와 같다. Since Vgs2-Vt = Von 'in Equation 4,' Vgs1-Vt 'is shown in Equation 5 below.

Vgs1 - Vt = 2VonVgs1-Vt = 2Von

상기 수학식5에서 확인된 바와 같이 NMOS 트랜지스터(NM2)의 게이트단에는 NMOS 트랜지스터(NM1)의 게이트단에 인가되는 전압이 인가된다. 즉, NMOS 트랜지스터(NM2)의 게이트 전압(Vg2)과 NMOS 트랜지스터(NM1)의 게이트 전압(Vg1)은 동일하다. As confirmed in Equation 5, a voltage applied to the gate terminal of the NMOS transistor NM1 is applied to the gate terminal of the NMOS transistor NM2. That is, the gate voltage Vg2 of the NMOS transistor NM2 and the gate voltage Vg1 of the NMOS transistor NM1 are the same.

상기 수학식5를 수학식4에 대하여 정리하면 하기의 수학식6과 같다. Equation 5 is summarized as Equation 6 below.

Vgs1 = 2Von + VtVgs1 = 2Von + Vt

NMOS 트랜지스터(NM2)의 드레인-소스 간 전압(Vds2)은 하기의 수학식7과 같다. The drain-source voltage Vds2 of the NMOS transistor NM2 is expressed by Equation 7 below.

Vds2 = Vgs2 - Vt = Vg2 - Vg3 - Vt = 2Von + Vt - Von - Vt = VonVds2 = Vgs2-Vt = Vg2-Vg3-Vt = 2Von + Vt-Von-Vt = Von

따라서, 노드(node) 전압은 2Von이 된다. Therefore, the node voltage is 2Von.

이와 같이, 노드(node) 전압을 2Von으로 상승시킴으로써 노드(node)와 연결된 PMOS 트랜지스터(PM)가 항상 포화영역에서 동작되도록 할 수 있으며, 도 5에 도시된 바와 같이, 본 발명의 보정회로 적용시 세팅타임이 현저하게 감소한 것을 알 수 있다. 여기서, 'A'는 본 발명을 적용한 경우의 파형이고, 'B'는 그렇지 않은 경우의 파형이다.As such, by increasing the node voltage to 2 Von, the PMOS transistor PM connected to the node can always be operated in the saturation region. As shown in FIG. 5, when the correction circuit of the present invention is applied. It can be seen that the setting time is significantly reduced. Here, 'A' is a waveform when the present invention is applied, and 'B' is a waveform when it is not.

도 4는 본 발명의 실시예에 따른 보정회로를 CMOS 이미지 센서에 적용한 적용예로서, 그 동작특성은 도 3을 통해 설명한 보정회로와 동일함에 따라 그에 따른 구체적은 설명은 전술한 내용으로 대신하기로 한다. 다만, 아날로그 신호 발생부(110)는 단위 화소(unit pixel)에 해당하며, 회로(130)는 상관 이중 샘플링 회로(CDS)에 해당한다. 여기서, 단위 화소는 4-T 구조 대신에 3-T 구조의 단위 화소일 수 있다. FIG. 4 is an application example in which a correction circuit according to an exemplary embodiment of the present invention is applied to a CMOS image sensor, and its operation characteristics are the same as those of the correction circuit described with reference to FIG. 3. do. However, the analog signal generator 110 corresponds to a unit pixel, and the circuit 130 corresponds to a correlated double sampling circuit CDS. Here, the unit pixel may be a unit pixel having a 3-T structure instead of the 4-T structure.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 아날로그 신호를 입력받아 증폭하는 버퍼 증폭기를 포함하는 반도체 소자의 회로에 있어서, 버퍼 증폭기의 입력단에 커런트 미러를 구성하여 버퍼 증폭기로 동작하는 트랜지스터의 게이트 전압 을 포화전압으로 상승시킴으로써 상기 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하여 노이즈에 자유로운 보정회로를 설계할 수 있다. As described above, according to the present invention, in a circuit of a semiconductor device including a buffer amplifier that receives and amplifies an analog signal, a gate mirror of a transistor operating as a buffer amplifier is formed by forming a current mirror at an input terminal of the buffer amplifier. By raising the saturation voltage, the transistor can be operated in the saturation region even if any signal is input within the operating range, thereby designing a correction circuit free of noise.

또한, 본 발명에 의하면, CMOS 이미지 센서의 아날로그 회로 중 상관 이중 샘플링 회로에 있어서 버퍼 증폭기의 입력단에 커런트 미러로 이러어진 보정회로를 설치하여 버퍼 증폭기의 트랜지스터가 어떠한 입력조건에서도 포화영역에서 동작되도록 제어하는 보정회로를 구성함으로써 고정패턴잡음의 발생을 억제하여 칩의 수율을 향상시킬 수 있다. In addition, according to the present invention, in the correlated double sampling circuit among the analog circuits of the CMOS image sensor, a correction circuit formed by a current mirror is provided at the input of the buffer amplifier so that the transistor of the buffer amplifier is operated in the saturation region under any input condition. By constructing a correction circuit, it is possible to suppress generation of fixed pattern noise and to improve chip yield.

또한, 본 발명에 의하면, 보정회로를 커런트 미러로 구성함으로써 비교적 회로를 단순화하여 칩의 면적 증가에 크게 영향을 미치지 않아 집적화에도 큰 영향을 미치지 않는다. In addition, according to the present invention, by configuring the correction circuit as a current mirror, the circuit is relatively simplified, so that it does not significantly affect the area of the chip, and thus does not significantly affect the integration.

Claims (14)

아날로그 신호를 입력받아 증폭하는 버퍼 증폭기를 포함하는 반도체 소자의 회로에서 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러를 포함하되, In a circuit of a semiconductor device including a buffer amplifier that receives and amplifies an analog signal, the gate voltage of the first transistor is operated so that the first transistor, which operates as the buffer amplifier, operates in a saturation region even if any signal is input within an operating range. Includes a current mirror to increase the output voltage above the saturation voltage, 상기 커런트 미러는, The current mirror, 제1 및 제2 전류원;First and second current sources; 상기 제1 전류원과 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터; 및A second transistor connected between the first current source and a ground voltage source to operate as a diode; And 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 상기 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 동작하는 제3 트랜지스터A node connected to a gate terminal of the first transistor and a second current source connected to a ground voltage source, a gate terminal of the second transistor connected to a gate terminal of the second transistor, and a voltage applied to the gate terminal of the second transistor. A third transistor that operates according to 를 포함하는 보정회로.Correction circuit comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 트랜지스터는 PMOS 트랜지스터로 이루어진 보정회로.And the first transistor is a PMOS transistor. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 노드의 전압은 상기 제3 트랜지스터의 드레인-소스 간 전압에 의해 제어되는 보정회로.And the voltage at the node is controlled by the drain-source voltage of the third transistor. 제 2 항 또는 제 4 항에 있어서, The method according to claim 2 or 4, 상기 노드의 전압은 상기 제2 전류원의 전압에 2배가 되는 보정회로. And the voltage at said node is doubled to the voltage at said second current source. 제 5 항에 있어서, The method of claim 5, 상기 제2 트랜지스터는 상기 제3 트랜지스터의 1/4 크기를 갖는 보정회로.And the second transistor has a quarter size of the third transistor. 제 6 항에 있어서, The method of claim 6, 상기 제2 및 제3 트랜지스터는 NMOS 트랜지스터인 보정회로.And the second and third transistors are NMOS transistors. 포토 다이오드와 복수의 트랜지스터를 포함하는 단위 화소;A unit pixel including a photo diode and a plurality of transistors; 상기 단위 화소의 출력을 독출하기 위하여 버퍼 증폭기를 포함하는 상관 이중 샘플링 회로; 및 A correlated double sampling circuit comprising a buffer amplifier for reading the output of the unit pixel; And 상기 버퍼 증폭기로 동작하는 제1 트랜지스터가 동작범위 내에서 어떠한 신호가 입력되더라도 포화영역에서 동작되도록 하기 위하여 상기 제1 트랜지스터의 게이트 전압을 포화전압 이상으로 상승시켜 출력하는 커런트 미러로 이루어지는 보정회로를 포함하되, The first transistor, which operates as the buffer amplifier, includes a correction circuit including a current mirror that raises and outputs the gate voltage of the first transistor above the saturation voltage in order to operate in the saturation region even if any signal is input within the operating range. But 상기 커런트 미러는, The current mirror, 제1 및 제2 전류원;First and second current sources; 상기 제1 전류원과 접지전압원 사이에 접속되어 다이오드로 동작하는 제2 트랜지스터; 및A second transistor connected between the first current source and a ground voltage source to operate as a diode; And 상기 제1 트랜지스터의 게이트단과 접속된 노드와, 접지전압원과 연결된 상기 제2 전류원 사이에 접속되고, 게이트단이 상기 제2 트랜지스터의 게이트단과 접속되며, 상기 제2 트랜지스터의 게이트단으로 인가되는 전압에 따라 동작하는 동작하는 제3 트랜지스터A node connected to a gate terminal of the first transistor and a second current source connected to a ground voltage source, a gate terminal of the second transistor connected to a gate terminal of the second transistor, and a voltage applied to the gate terminal of the second transistor. A third transistor that operates according to 를 포함하는 이미지 센서.Image sensor comprising a. 제 8 항에 있어서, The method of claim 8, 상기 제1 트랜지스터는 PMOS 트랜지스터로 이루어진 이미지 센서.And the first transistor is a PMOS transistor. 삭제delete 제 8 항에 있어서, The method of claim 8, 상기 노드의 전압은 상기 제3 트랜지스터의 드레인-소스 간 전압에 의해 제어되는 이미지 센서.And the voltage at the node is controlled by the drain-source voltage of the third transistor. 제 9 항 또는 제 11 항에 있어서, The method according to claim 9 or 11, 상기 노드의 전압은 상기 제2 전류원의 전압에 2배가 되는 이미지 센서. The voltage of the node is twice the voltage of the second current source. 제 12 항에 있어서, The method of claim 12, 상기 제2 트랜지스터는 상기 제3 트랜지스터의 1/4~1/6 크기를 갖는 이미지 센서.And the second transistor has a size of 1/4 to 1/6 of the third transistor. 제 13 항에 있어서, The method of claim 13, 상기 제2 및 제3 트랜지스터는 NMOS 트랜지스터인 이미지 센서.And the second and third transistors are NMOS transistors.
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