KR100691108B1

KR100691108B1 - 입출력 시차가 감소한 지연 회로

Info

Publication number: KR100691108B1
Application number: KR1020050131390A
Authority: KR
Inventors: 권건태
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-03-12
Also published as: US20070146036A1

Abstract

본 발명은 N이 양의 짝수 정수일 때, 입력 단자와 출력 단자 사이에 직렬로 연결된 N개의 인버터를 포함하며, 상기 출력 단자의 신호를 입력 단자의 신호에 비해 지연시키는 지연 회로로서, 상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인터버의 PMOS 트랜지스터 게이트는 상기 입력 단자와 공통으로 연결되고, 상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 PMOS 트랜지스터 기판은 게이트와 연결되며, 상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인버터의 NMOS 트랜지스터 기판은 게이트와 연결되며, 상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력 단자의 신호가 반전된 신호를 입력받는 반전 입력 단자와 공통으로 연결되며, 상기 N개의 인버터 중 상기 입력단자에 가깝게 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력단자에 연결되는 지연회로에 관한 것이다. 따라서, 동작 전압 감소에 따라 지연 회로의 출력 응답 신호가 입력신호에 비교했을 때 상승 시차와 하강 시차가 증가하는 것을 방지할 수 있고, 휴대용 기기에 필요한 반도체 IC 소자의 동작 전압을 낮추더라도 이로 인한 지연 회로의 출력 응답이 느려지거나, 반도체 IC 소자의 동작 속도가 떨어지는 문제가 해결된다.

지연 회로(delay chain), 인버터(inverter), 상승 시차(rising skew), 하강 시차(falling skew)

Description

입출력 시차가 감소한 지연 회로{Delay Chain Capable of Reducing Skew Between Input and Output Signals}

도 1은 종래 지연 회로의 예를 나타내는 회로도.

도 2는 종래 지연 회로의 입출력 신호 파형도.

도 3은 본 발명에 따른 지연 회로의 예를 나타내는 회로도.

도 4는 본 발명에 따른 지연 회로의 입출력 파형도.

본 발명은 반도체 기술에 관한 것으로서, 좀 더 구체적으로는 입력 신호와 출력 신호 사이의 시차가 감소한 지연 회로에 관한 것이다.

휴대용 기기는 전력 소비가 작아야 하기 때문에, 이 기기에 사용되는 반도체 집적회로(IC) 소자의 동작 전압도 점점 더 낮아져야 한다. 그런데, 반도체 소자의 동작 전압을 낮추면, 동작 속도가 떨어지는 문제가 생긴다. 특히 모든 반도체 IC 소자에 사용되는 지연 회로(delay chain)의 동작 저하 문제를 해결할 필요가 있다.

도 1은 종래 지연 회로의 예를 나타내는 회로도이다. 입력 신호와 출력 신 호 사이에 위상 반전이 생기지 않으면서 가장 빨리 동작하는 지연 회로는 복수의 인버터(invertor)가 직렬로 연결된 버퍼 회로이다.

도 1에 나타낸 종래 버퍼형 지연 회로(10)는 입력 단자(IN)와 출력 단자 (OUT) 사이에 직렬 연결된 4개의 인버터(INT1~4)를 포함한다. 각각의 인버터는 전원 단자와 접지 사이에 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 모든 PMOS 트랜지스터(P1~P4)의 기판은 전원 단자에 연결되어 있고, NMOS 트랜지스터(N1~N4)의 기판은 접지에 연결되어 있다.

입력 단자에서 나온 입력 신호는 노드 n1을 통해 제1 인버터(INT1)의 PMOS 트랜지스터(P1)의 게이트 및 NMOS 트랜지스터(N1)의 게이트에 입력된다. 제1 인버터(INT1)의 출력은 제2 인버터(INT2)의 입력에 연결되고(노드 n2), 제2 인버터(INT2)의 출력은 제3 인버터(INT3)의 입력에 연결되며(노드 n3), 제3 인버터(INT3)의 출력은 제4 인버터(INT4)의 입력에 연결되고(노드 n4), 제4 인버터(INT4)의 출력은 출력 단자(OUT)과 연결되어 있다(노드 n5). 즉, 종래의 지연 회로(10)는 입력 단자(IN)와 출력 단자(OUT) 사이에서 4개의 인버터(INT1~4)가 각각의 입출력이 직렬로 연결되도록 구성되어 있기 때문에, 입출력 신호는 도 2에 나타낸 파형으로 나타난다.

도 2에서 보는 것처럼 입력 신호가 "0"에서 "1"로 바뀔 때 제1 인버터(INT1)의 NMOS 트랜지스터(N1), 제2 인버터(INT2)의 PMOS 트랜지스터(P2), 제3 인버터(INT3)의 NMOS 트랜지스터(N3), 제4 인버터(INT4)의 PMOS 트랜지스터(P4)가 순서대로 턴온(turn on)되어 출력 신호도 "0"에서 "1"로 바뀌는데, 그 시점은 입력 신호에 비해 D1(각 트랜지스터가 턴온되는 데에 걸리는 시간의 합)만큼 더 늦다. 즉, 입력 신호와 출력 신호 사이에는 D1만큼의 상승 시차(rising skew)가 존재한다. 한편, 입력 신호가 "1"에서 "0"으로 바뀔 때에는 제1 인버터(INT1)의 PMOS 트랜지스터(P1), 제2 인버터(INT2)의 NMOS 트랜지스터(N2), 제3 인버터(INT3)의 PMOS 트랜지스터(P3), 제4 인버터(INT4)의 NMOS 트랜지스터(N4)가 순서대로 턴온되어 출력 신호도 "1"에서 "0"으로 바뀌는데, 그 시점은 입력 신호에 비해 D2만큼 더 늦다. 즉, 입력 신호와 출력 신호 사이의 하강 시차(falling skew)는 D2이다.

그런데, 이러한 상승 시차(D1)와 하강 시차(D2)는 전원 전압이 낮아질수록 더 커진다. 특히, 하강 시차(D2)는 반도체 IC 소자의 응답 속도 지연으로 나타나기 때문에 소자 불량에 영향을 줄 수 있다.

본 발명의 목적은 IC 소자의 동작 전압이 낮아질 때 생기는 동작 속도 저하 문제를 해결하는 것이다.

본 발명의 다른 목적은 지연 회로의 출력 응답이 느려져서 반도체 IC 소자의 동작 속도가 저하되는 것을 방지할 수 있는 새로운 구조의 지연 회로를 제공하는 것이다.

본 발명은 N이 양의 짝수 정수일 때, 입력 단자와 출력 단자 사이에 직렬로 연결된 N개의 인버터를 포함하며, 상기 출력 단자의 신호를 입력 단자의 신호에 비해 지연시키는 지연 회로로서, 상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인터버의 PMOS 트랜지스터 게이트는 상기 입력 단자와 공통으로 연결되고, 상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 PMOS 트랜지스터 기판은 게이트와 연결되며, 상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인버터의 NMOS 트랜지스터 기판은 게이트와 연결되며, 상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력 단자의 신호가 반전된 신호를 입력받는 반전 입력 단자와 공통으로 연결되며, 상기 N개의 인버터 중 상기 입력단자에 가깝게 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력단자에 연결되는 지연회로에 관한 것이다.

구현예

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.

도 3은 본 발명의 일실시예에 따른 지연 회로의 구성을 보여주는 회로도이다.

본 발명의 지연 회로(100)는 종래 지연 회로(10)와 마찬가지로 입력 단자(IN)와 출력 단자(OUT) 사이에 복수의 인버터(INT1~INT4)가 직렬로 연결되어 있다. 도 3에는 인버터 4개로 구성된 지연 회로(100)를 나타내었지만 지연 회로의 수는 다양하게 변경할 수 있다. 다만, 입력 신호와 출력 신호 사이에 위상 반전이 일어나지 않는 지연 회로인 경우에는 인버터의 개수를 짝수로 하여야 한다.

도 3을 참조하면, 본 발명의 지연 회로(100)는 종래 지연 회로(10)와는 달리, 입력 단자(IN)의 신호가 반전된 신호를 입력받는 반전 입력 단자(IN/)를 더 포함한다. 입력 단자(IN)의 신호는 입력 단자(IN)로부터 첫번째에 배치된 인버터(INT1)의 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트 및 입력 단자(IN)로부터 홀수번째에 배치된 인버터(INT3)의 PMOS 트랜지스터(P3)의 게이트에 동시에 입력된다. 한편, 반전 입력 단자(IN/)의 신호는 입력 단자(IN)로부터 짝수번째에 배치된 인버터(INT2, INT4)의 NMOS 트랜지스터(N2, N4)의 게이트에 동시에 입력된다.

또한, 제1 인버터(INT1)의 출력은 노드 n2를 통해 제2 인버터(INT2)의 PMOS 트랜지스터(P2)의 게이트와 연결되고, 제2 인버터(INT2)의 출력은 노드 n3을 통해 제3 인버터(INT3)의 NMOS 트랜지스터(N3)의 게이트에 연결되며, 제3 인버터(INT3)의 출력은 노드 n4을 통해 제4 인버터(INT4)의 PMOS 트랜지스터(P4)의 게이트에 연결되고, 제4 인버터(INT4)의 출력은 노드 n5를 통해 출력 단자(OUT)에 연결되어 있다.

또한, 본 발명의 지연 회로(100)에서 제1 인버터(INT1)의 NMOS 트랜지스터(N1)는 기판이 접지와 연결되지 않고 입력 노드(n1)를 통해 게이트에 연결되며, 제2 인버터(INT2)의 PMOS 트랜지스터(P2)는 기판이 전원과 연결되지 않고 노드(n2)를 통해 게이트에 연결되고, 제3 인버터(INT3)의 NMOS 트랜지스터(N3)는 기판이 접지와 연결되지 않고 노드(n3)를 통해 게이트에 연결되며, 제4 인버터(INT4)의 PMOS 트랜지스터(P4)는 기판이 전원과 연결되지 않고 노드(n4)를 통해 게이트에 연결되어 있다. 나머지 트랜지스터의 기판은 종래 지연 회로(10)와 마찬가지로 전원 또는 접지와 연결되어 있다. 즉, 입력 신호가 공통으로 입력되는 홀수번째 인버터의 PMOS 트랜지스터 및 반전 입력 신호가 공통으로 입력되는 짝수번째 인버터의 NMOS 트랜지스터를 제외한 나머지 트랜지스터들(N1, P2, N3, P4)의 접지 구성을 이와 같 이 하면, 트랜지스터의 문턱 전압을 대기 상태일 때보다 더 낮출 수 있으므로 트랜지스터의 동작 속도를 높일 수 있다.

이러한 지연 회로(100)를 통해 나타나는 입출력 신호는 도 4에 나타낸 파형으로 된다.

먼저 입력 신호가 "0"에서 "1"로 바뀌는 경우에는 제1 인버터의 NMOS 트랜지스터(N1)가 가장 먼저 턴온되고, 제1 인버터의 출력 신호 "0"에 의해 제2 인버터의 PMOS 트랜지스터(P2)가 턴온된 다음, 제3 인버터의 NMOS 트랜지스터(N3), 제4 인버터의 PMOS 트랜지스터(P4)가 순서대로 턴온된다. 따라서 출력 신호도 "0"에서 "1"로 바뀐다. 그런데, 앞에서 설명한 것처럼 트랜지스터(N1, P2, N3, P4)의 접지 구성을 종래 지연 회로(10)와는 달리 각 트랜지스터(N1, P2, N3, P4)의 게이트에 연결하여 문턱전압을 낮추었기 때문에, 입력 신호가 "0"에서 "1"로 바뀌는 시점과 출력 신호가 "0"에서 "1"로 바뀌는 시점의 차이 즉, 상승 시차 "D3"은 종래의 D1에 비해 더 작다. 따라서 트랜지스터의 동작 전압이 낮아지더라도 이로 인한 지연 회로(100)의 상승 시차가 증가하지는 않는다.

그 다음으로 입력 신호가 "1"에서 "0"으로 바뀌는 경우에는 입력 단자(IN)와 게이트가 연결되어 있는 제1, 제3 인버터(INT1, 3)의 PMOS 트랜지스터(P1, P3)와, 반전 입력 단자(IN/)와 게이트가 연결되어 있는 제2, 제4 인버터(INT2, 4)의 NMOS 트랜지스터(N2, N4)가 동시에 턴온된다. 즉, 지연 회로(100)를 구성하는 모든 인버터의 어느 한 트랜지스터(P1, N2, P3, N4)가 모두 동시에 턴온된다. 따라서, 입력 신호가 "1"에서 "0"으로 바뀌는 시점과 출력 신호가 "1"에서 "0"으로 바 뀌는 시점의 차이 즉, 하강 시차는 트랜지스터 하나가 턴온되는 데에 걸리는 시간으로 줄어들고 이것은 도 4에서 "D4"로 나타낸 것처럼 매우 짧게 나타난다. 따라서 반도체 IC 소자의 응답 속도에 큰 영향을 주는 하강 시차가 동작 전압 저하로 인해 증가하는 것을 방지할 수 있다.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.

본 발명에 따르면 입력 단자 및 반전 입력 단자와 연결되는 각 인버터의 트랜지스터 연결 구조를 변경하고, 트랜지스터의 접지 연결 구조를 변경함으로써, 동작 전압 감소에 따라 지연 회로의 출력 응답 신호가 입력 신호에 비교했을 때 상승 시차와 하강 시차가 증가하는 것을 방지할 수 있다. 따라서, 휴대용 기기에 필요한 반도체 IC 소자의 동작 전압을 낮추더라도 이로 인한 지연 회로의 출력 응답이 느려지거나, 반도체 IC 소자의 동작 속도가 떨어지는 문제가 해결된다.

Claims

N이 양의 짝수 정수일 때, 입력 단자와 출력 단자 사이에 직렬로 연결된 N개의 인버터를 포함하며, 상기 출력 단자의 신호를 입력 단자의 신호에 비해 지연시키는 지연 회로로서,

상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인터버의 PMOS 트랜지스터 게이트는 상기 입력 단자와 공통으로 연결되고,

상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 PMOS 트랜지스터 기판은 게이트와 연결되며,

상기 N개의 인버터 중 상기 입력 단자로부터 홀수번째에 배치된 상기 인버터의 NMOS 트랜지스터 기판은 게이트와 연결되며,

상기 N개의 인버터 중 상기 입력 단자로부터 짝수번째에 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력 단자의 신호가 반전된 신호를 입력받는 반전 입력 단자와 공통으로 연결되며,

상기 N개의 인버터 중 상기 입력단자에 가깝게 배치된 상기 인버터의 NMOS 트랜지스터 게이트는 상기 입력단자에 연결되는 것을 특징으로 하는 지연회로.
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