KR100688700B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것이다. 즉, 본 발명에서는 반도체 소자 제조 방법에 있어서, 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정에서 EBR 영역의 베리어 나이트라이드막을 금속 콘텍 형성을 위한 열공정 전에 미리 제거시킴으로써, 후속 금속 배선 콘텍 공정 시 RTP 또는 퍼니스 공정에 의한 EBR 영역에서의 베리어 나이트라이드막과 살리사이드막간 열적 스트레스 발생을 방지시켜 금속 배선 콘텍 형성 후 열공정 진행 시 살리사이드 상부의 금속 절연막의 벗겨짐(peeling) 현상을 방지시킬 수 있게 된다.
EBR, 콘텍, 열공정, 베리어 나이트라이드

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}
도 1은 종래 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정의 모식도,
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정의 모식도.
<도면의 주요 부호에 대한 간략한 설명>
200 : 웨이퍼 202 : 살리사이드막
204 : 베리어 나이트라이드막 206 : EBR 영역
208 : 포토레지스트막 210 : 포토레지스트막 마스크
212 : 금속 절연막 214 : 콘텍
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자 제조 시 웨이퍼 EBR(Edge Bead Removal)영역의 살리사이드(salicide)막에 열적 스트레스 (thermal stress)가 적은 층을 남겨 웨이퍼 EBR영역에서의 벗겨짐(peeling)현상을 방지시키는 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 웨이퍼(wafer) 상 박막의 증착 및 패터닝(patterning), 이온주입 공정 등을 수차례 반복함으로써 형성되며, 특히 집적회로 소자들을 제조하기 위해서는 다층(multi layer)의 박막(thin film)을 쌓는 공정과, 각 박막위에 감광막을 형성하고 패터닝하는 공정과, 패터닝된 감광막을 마스크로하여 박막을 식각하는 공정을 수차례 실시한다.
위와 같이 웨이퍼 표면에 박막을 수차례 쌓고 또 패터닝하는 과정에서 웨이퍼의 에지가 두꺼워지거나 웨이퍼 측벽에 불필요한 막들이 쌓이게 되어 파티클(particle) 발생의 원인이 되어 왔다. 이때 상기 불필요한 막들이 문제가 되는 웨이퍼의 에지 부분을 EBR 영역이라고 하며, 상기 EBR 영역에서의 파티클 발생은 스핀 코팅법을 사용하는 웨이퍼상 감광막, BPSG(Boron-Phosphors-Silicate-Glass), TEOS(Tetra-Ethyl-Ortho-Silicate), PSG(Phosphors-Silicate-Glass)막 등의 형성 시 더 심각하게 된다.
도 1은 종래 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정의 모식도를 도시한 것으로, 상기 도 1을 참조하면, 웨이퍼(100) 상 형성된 반도체 소자에 금속 배선을 연결하기 위해서는 웨이퍼 상 반도체 소자 전면을 베리어 나이트라이드막(barrier nitride)(104)으로 증착시킨다. 그런 후, 순차적으로 금속 절연막(106)인 BPSG막과 D-TEOS막을 증착시키고 콘텍(contact)(108)을 형성하게 된다.
그러나 상기한 바와 같은 웨이퍼 상 금속 배선 공정에서는 상기 EBR 영역(110)의 살리사이드막(salicide)(102)과 베리어 나이트라이드막(barrier nitride)(104)이 상기 콘텍 형성 후 RTP 또는 퍼니스(furnace) 공정에 의한 열적 스트레스로 인해 상시 살리사이드막(104) 상부의 층간 절연막인 베리어 나이트라이드막(104)이 필링(peeling)되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자 제조 시 웨이퍼 EBR(Edge Bead Removal)영역의 살리사이드(salicide)막에 열적 스트레스(thermal stress)가 적은 층을 남겨 웨이퍼 EBR영역에서의 벗겨짐(peeling)현상을 방지시키는 반도체 소자 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조 방법으로서, (a)웨이퍼상 반도체 소자의 게이트 및 액티브 영역 접촉면에 살리사이드막을 형성시키는 단계와, (b)상기 웨이퍼 상 전면에 반도체 소자를 보호하기 위한 베리어 나이트라이드막을 도포시키는 단계와, (c)상기 웨이퍼 상 에지 부분의 EBR 영역이 오픈되도록 포토레지스트막을 마스크로 형성시키는 단계와, (d)상기 포토레지스트막 마스크를 이용하여 상기 EBR 영역상 도포된 상기 베리어 나이트라이드막을 식각시키는 단계와, (e)상기 포토레지스트막을 제거한 후, 금속 배선을 위한 층간 절연막을 증착시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정에서 EBR 영역의 베리어 나이트라이드막 제거를 위한 공정의 모식도를 도시한 것이다. 이하 상기 도 2를 참조하여 웨이퍼상 EBR 영역의 베리어 나이트라이드막 제거하여 금속 배선을 위한 콘텍 형성 공정 시 EBR 영역에서의 열적 스트레스로 인한 금속 절연막의 벗겨짐(peeling) 현상을 방지시키는 동작을 상세히 설명하기로 한다.
먼저 도 2a에서와 같이 반도체 소자가 형성된 웨이퍼(200) 전면에 포토레지스트막(photo-resist layer)(208)을 도포시킨 후, 도 2b에서와 같이 상기 웨이퍼(200) 상 EBR(edge bead removal) 영역(206)에 도포된 포토레지스트막(208)을 사진식각(photo-lithography) 공정을 통해 패터닝(patterning)시켜 상기 웨이퍼상 EBR 영역(206)을 오픈(open)시키게 된다.
이어 도 2c에서와 같이 상기 패터닝된 포토레지스트막(210)을 마스크(mask)로 하여 EBR 영역(206)상 증착된 베리어 나이트라이드막(barrier nitride)(204)을 습식 식각으로 제거시켜 후속 금속 배선 콘텍 공정 시 RTP 또는 퍼니스 공정에 의한 EBR 영역(206)에서의 베리어 나이트라이드막(204)과 살리사이드막(202)간 열적 스트레스(thermal stress) 발생을 방지시킨다.
그런 후, 도 2d에서와 같이 상기 웨이퍼상 EBR 영역(206)을 오픈(open)시키도록 마스크 역할을 한 포토레지스트막(210)을 애싱(ashing) 또는 스트립(stripe) 공정을 통해 제거시키고, 순차적으로 금속 절연막(212)인 BPSG(Boron-Phosphors- Silicate-Glass)막과 D-TEOS(Tetra-Ethyl-Ortho-Silicate)막을 증착시킨 후, 콘텍을 형성하게 된다.
이에 따라 종래 상기 베리어 나이트라이드막(204)과 살리사이드막(202)간 열적 스트레스로 인해 금속 배선 콘텍(214) 형성 후 열공정 진행 시 살리사이드 상부의 베리어 나이트라이드막(204)의 벗겨짐(peeling) 현상을 방지시킬 수 있다.
상기한 바와 같이 본 발명에서는 반도체 소자 제조 방법에 있어서, 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정에서 EBR 영역의 베리어 나이트라이드막을 금속 콘텍 형성을 위한 열공정 전에 미리 제거시킴으로써, 후속 금속 배선 콘텍 공정 시 RTP 또는 퍼니스 공정에 의한 EBR 영역에서의 베리어 나이트라이드막과 살리사이드막간 열적 스트레스 발생을 방지시켜 금속 배선 콘텍 형성 후 열공정 진행 시 살리사이드 상부의 금속 절연막의 벗겨짐(peeling) 현상을 방지시킬 수 있게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 반도체 소자 제조 방법에 있어서, 반도체 소자가 형성된 웨이퍼 상 금속 배선을 위한 콘텍 형성 공정에서 EBR 영역의 베리어 나이트라이드막을 금속 콘텍 형성을 위한 열공정 전에 미리 제거시킴 으로써, 후속 금속 배선 콘텍 공정 시 RTP 또는 퍼니스 공정에 의한 EBR 영역에서의 베리어 나이트라이드막과 살리사이드막간 열적 스트레스 발생을 방지시켜 금속 배선 콘텍 형성 후 열공정 진행 시 살리사이드 상부의 금속 절연막의 벗겨짐(peeling) 현상을 방지시킬 수 있는 이점이 있다.

Claims (4)

  1. 반도체 소자 제조 방법으로서,
    (a)웨이퍼상 반도체 소자의 게이트 및 액티브 영역 접촉면에 살리사이드막을 형성시키는 단계와,
    (b)상기 웨이퍼 상 전면에 반도체 소자를 보호하기 위한 베리어 나이트라이드막을 도포시키는 단계와,
    (c)상기 웨이퍼 상 에지 부분의 EBR 영역이 오픈되도록 포토레지스트막을 마스크로 형성시키는 단계와,
    (d)상기 포토레지스트막 마스크를 이용하여 상기 EBR 영역상 도포된 상기 베리어 나이트라이드막을 식각시키는 단계와,
    (e)상기 포토레지스트막을 제거한 후, 금속 배선을 위한 층간 절연막을 증착시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 (c)단계는, (c1)상기 웨이퍼상 전면에 포토레지스트막을 도포시키는 단계와,
    (c2)사진 식각 공정을 통해 상기 웨이퍼 상 에지 부분의 EBR 영역상 포토레 지스트막만을 패터닝하여 마스크로 형성시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 (d)단계에서, 상기 베리어 나이트라이드막은, 습식식각으로 제거시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 (e)단계에서, 상기 층간 절연막은, BPSG막과 D-TEOS막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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