KR100680947B1 - Method for forming capacitor of semiconductor device - Google Patents

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Abstract

본 발명은 콘택 플러그와 스토리지 노드 콘택간의 접촉 면적을 증가시킴으로써, 콘택 저항을 감소시켜 소자의 전기적 특성을 개선시킬 수 있으며, 나아가, 소자의 제조수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 콘택 플러그가 구비된 반도체 기판을 제공하는 단계; 상기 콘택 플러그를 포함한 기판 상에 식각정지막 및 희생산화막을 차례로 형성하는 단계; 상기 희생산화막 및 식각정지막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택을 형성하는 단계; 상기 스토리지 노드 콘택 하부 양측에 잔류된 식각정지막을 측면 습식식각하여 상기 스토리지 노드 콘택의 바닥 면적을 증가시키는 단계; 상기 바닥 면적이 증가된 스토리지 노드 콘택을 포함한 상기 결과의 구조 전면에 스토리지 노드 전극용 도전막을 형성하는 단계; 상기 스토리지 노드 전극용 도전막 상에 감광막을 형성하여 상기 스토리지 노드 콘택을 매립시키는 단계; 상기 희생산화막이 노출될 때까지 상기 결과물을 식각하여 스토리지 노드 전극을 형성하는 단계; 상기 잔류된 감광막 및 잔류된 희생산화막을 제거하는 단계; 및 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함한다. The present invention discloses a method for forming a capacitor of a semiconductor device that can improve the electrical characteristics of the device by reducing the contact resistance by increasing the contact area between the contact plug and the storage node contact, and further improve the manufacturing yield of the device. do. The disclosed method includes providing a semiconductor substrate with a contact plug; Sequentially forming an etch stop layer and a sacrificial oxide layer on the substrate including the contact plug; Selectively etching the sacrificial oxide layer and the etch stop layer to form a storage node contact exposing the contact plug; Lateral wet etching the etch stop layer remaining on both sides of the lower portion of the storage node contact to increase a bottom area of the storage node contact; Forming a conductive film for storage node electrodes over the resulting structure including the storage node contacts with increased floor area; Filling the storage node contact by forming a photoresist on the conductive layer for the storage node electrode; Etching the resultant until the sacrificial oxide layer is exposed to form a storage node electrode; Removing the remaining photoresist film and the remaining sacrificial oxide film; And sequentially forming a dielectric film and a conductive film for plate node electrodes on the entire structure of the resultant structure.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE

도 1은 종래의 기술에 따른 콘택 플러그와 스토리지 노드 콘택의 레이아웃을 설명하기 위한 평면도.1 is a plan view illustrating a layout of a contact plug and a storage node contact according to the related art.

도 2는 종래의 기술에 따라 콘택 플러그와 스토리지 노드 콘택이 정렬된 것을 나타낸 사진.Figure 2 is a photograph showing that the contact plug and the storage node contacts are aligned according to the prior art.

도 3은 종래의 기술에서 콘택 플러그와 스토리지 노드 콘택이 오정렬된 것을 나타낸 사진. 3 is a photograph showing that a contact plug and a storage node contact are misaligned in the related art.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도.4A to 4F are cross-sectional views of respective processes for explaining a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

30 : 반도체 기판 31 : 층간절연막30 semiconductor substrate 31 interlayer insulating film

32 : 개구부 33 : 콘택 플러그32: opening 33: contact plug

34 : 식각정지막 35 : 희생산화막34: etching stop film 35: sacrificial oxide film

36 : 스토리지 노드 콘택 37 : 스토리지 노드 전극용 도전막36: storage node contact 37: conductive film for the storage node electrode

37a : 스토리지 노드 전극 38 : 감광막37a: storage node electrode 38: photosensitive film

39 : 유전체막 40 : 플레이트 노드 전극용 도전막39 dielectric film 40 conductive film for plate node electrode

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 플러그와 스토리지 노드 콘택간의 접촉 면적을 증가시킴으로써, 콘택 저항을 감소시켜 소자의 전기적 특성을 개선시키고, 나아가, 소자의 제조수율을 향상시키기 위한 반도체 소자의 캐패시터 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, by increasing the contact area between a contact plug and a storage node contact, thereby reducing the contact resistance to improve the electrical characteristics of the device, furthermore, to improve the manufacturing yield of the device. A method of forming a capacitor of a semiconductor device for improving.

반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 각각 스토리지 노드(storage node)와 플레이트 노드(plate node)라 불리우는 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적, 특히, 하부 전극의 표면적과 유전체막의 유전율에 비례하며, 전극들간의 거리에 반비례한다. As the demand for semiconductor memory devices has soared, various techniques for obtaining high capacity capacitors have been proposed. The capacitor has a structure in which a dielectric film is interposed between a lower electrode and an upper electrode, called a storage node and a plate node, respectively, and the capacitance thereof is the surface area of the electrode, in particular, the surface area of the lower electrode and the dielectric constant of the dielectric film. Proportional to and inversely proportional to the distance between the electrodes.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 하부 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 감소시켜야만 한다. 그런데, 상기 전극들간의 거리, 즉, 유전체막의 두께를 감소시키는 것은 그 한계가 있는 바, 캐패시터의 용량 증대 방법으로서는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방법의 이용이 바람직하다.Therefore, in order to obtain a high capacity capacitor, it is necessary to use a dielectric film having a high dielectric constant, enlarge the surface area of the lower electrode, or reduce the distance between the electrodes. However, there is a limitation in reducing the distance between the electrodes, that is, the thickness of the dielectric film. As a method of increasing the capacity of the capacitor, a dielectric film having a high dielectric constant or a method of increasing the surface area of the electrode is preferable. .

또한, 반도체 소자의 고집적화가 진행됨에 따라 상하부 패턴간, 예컨데, 액티브 영역과 캐패시터간의 콘택에 어려움을 겪고 있음은 주지의 사실이다. 이에, 현재 대부분의 반도체 제조 공정에서는 상하부 패턴간의 안정적인 전기적 접속을 위해 콘택 플러그를 형성하고 있다. In addition, it is well known that as the integration of semiconductor devices progresses, there is a difficulty in contact between upper and lower patterns, for example, between an active region and a capacitor. Accordingly, in most semiconductor manufacturing processes, contact plugs are formed for stable electrical connection between upper and lower patterns.

도 1은 종래의 기술에 따른 콘택 플러그와 스토리지 노드 콘택의 레이아웃(layout)을 설명하기 위한 평면도이며, 도 2는 종래의 기술에 따라 콘택 플러그와 스토리지 노드 콘택이 정렬(align)된 것을 나타낸 사진이다. 1 is a plan view illustrating a layout of a contact plug and a storage node contact according to the related art, and FIG. 2 is a photograph showing that the contact plug and the storage node contact are aligned according to the related art. .

도 1 및 도 2에 도시된 바와 같이, 일자형의 워드라인(10)이 일정 간격 이격배치되어 레이아웃 되고, 상기 워드라인(10) 사이에 원형의 콘택 플러그(11)가 레이아웃 된다. 그리고, 상기 콘택 플러그(11) 상에 타원형의 스토리지 노드 콘택(12)이 상기 콘택 플러그(11)의 일측 방향으로 소정 거리 쉬프트(shift)되면서 오버레이 된다. As shown in FIGS. 1 and 2, the linear word lines 10 are laid out at regular intervals, and a circular contact plug 11 is laid out between the word lines 10. In addition, an elliptical storage node contact 12 is overlaid on the contact plug 11 while being shifted a predetermined distance in one direction of the contact plug 11.

그러나, 전술한 바와 같은 레이아웃을 갖는 종래의 반도체 소자에서는 다음과 같은 문제점이 발생된다. However, the following problems arise in the conventional semiconductor device having the layout as described above.

도 3은 종래의 기술에서 콘택 플러그와 스토리지 노드 콘택이 오정렬된 것을 나타낸 사진이다. 3 is a photograph showing that contact plugs and storage node contacts are misaligned in the related art.

도 3에 도시된 바와 같이, 콘택 플러그(11)와 스토리지 노드 콘택(12) 오버레이에서의 오정렬(misalign)을 고려해보면, 상기 콘택 플러그(11)와 스토리지 노드 콘택(12)간의 접촉 면적에 대한 마진이 부족해지고, 특히, 상기 접촉 면적 마진이 취약한 부분(A)에서 콘택 저항이 증가되어, 싱글 비트 페일(single bit fail)이 발생되는 등의 소자의 전기적 특성이 저하됨은 물론, 소자의 제조수율이 저하되는 문제점이 있다. As shown in FIG. 3, considering misalignment at the overlay of the contact plug 11 and the storage node contact 12, a margin for the contact area between the contact plug 11 and the storage node contact 12 is shown. In particular, the contact resistance is increased in the portion A where the contact area margin is weak, so that the electrical characteristics of the device, such as a single bit fail, and the yield of the device are reduced. There is a problem of deterioration.                         

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콘택 플러그와 스토리지 노드 콘택간의 접촉 면적을 증가시킴으로써, 콘택 저항을 감소시켜 소자의 전기적 특성을 개선시킬 수 있으며, 나아가, 소자의 제조수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, by increasing the contact area between the contact plug and the storage node contact, it is possible to reduce the contact resistance to improve the electrical characteristics of the device, furthermore, to manufacture the device It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device capable of improving the yield.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 콘택 플러그가 구비된 반도체 기판을 제공하는 단계; 상기 콘택 플러그를 포함한 기판 상에 식각정지막 및 희생산화막을 차례로 형성하는 단계; 상기 희생산화막 및 식각정지막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택을 형성하는 단계; 상기 스토리지 노드 콘택 하부 양측에 잔류된 식각정지막을 측면 습식식각하여 상기 스토리지 노드 콘택의 바닥 면적을 증가시키는 단계; 상기 바닥 면적이 증가된 스토리지 노드 콘택을 포함한 상기 결과의 구조 전면에 스토리지 노드 전극용 도전막을 형성하는 단계; 상기 스토리지 노드 전극용 도전막 상에 감광막을 형성하여 상기 스토리지 노드 콘택을 매립시키는 단계; 상기 희생산화막이 노출될 때까지 상기 결과물을 식각하여 스토리지 노드 전극을 형성하는 단계; 상기 잔류된 감광막 및 잔류된 희생산화막을 제거하는 단계; 및 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함한다. Capacitor forming method of a semiconductor device of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate provided with a contact plug; Sequentially forming an etch stop layer and a sacrificial oxide layer on the substrate including the contact plug; Selectively etching the sacrificial oxide layer and the etch stop layer to form a storage node contact exposing the contact plug; Lateral wet etching the etch stop layer remaining on both sides of the lower portion of the storage node contact to increase a bottom area of the storage node contact; Forming a conductive film for storage node electrodes over the resulting structure including the storage node contacts with increased floor area; Filling the storage node contact by forming a photoresist on the conductive layer for the storage node electrode; Etching the resultant until the sacrificial oxide layer is exposed to form a storage node electrode; Removing the remaining photoresist film and the remaining sacrificial oxide film; And sequentially forming a dielectric film and a conductive film for plate node electrodes on the entire structure of the resultant structure.

여기서, 상기 식각정지막은 Si3N4막을 이용하여 100~2000Å의 두께로 형성하 고, 상기 희생산화막은 TEOS, USG, PSG, BPSG 및 SOG막 중 어느 하나를 이용하여 CVD법으로 형성한다. 그리고, 상기 식각정지막 및 희생산화막은 6000~20000Å의 두께로 형성한다. 또한, 상기 식각정지막의 측면 습식식각 공정은 H3PO4와 H2O가 10 : 1 ~ 3000 : 1의 비율로 혼합된 식각 용액을 이용하여 90~180℃의 온도에서 10~3600초 동안 진행한다. Here, the etch stop film is formed to a thickness of 100 ~ 2000Å by using a Si 3 N 4 film, the sacrificial oxide film is formed by CVD method using any one of TEOS, USG, PSG, BPSG and SOG film. The etch stop layer and the sacrificial oxide layer are formed to a thickness of 6000 ~ 20000Å. In addition, the side wet etching process of the etch stop layer is performed for 10 to 3600 seconds at a temperature of 90 ~ 180 ℃ using an etching solution mixed with H 3 PO 4 and H 2 O in a ratio of 10: 1 ~ 3000: 1. do.

그리고, 상기 스토리지 노드 전극용 도전막은 폴리실리콘막 및 금속막 중 어느 하나를 이용하여 100~1000Å의 두께로 형성하며, 상기 잔류된 희생산화막을 제거하는 단계는, 상기 잔류된 희생산화막을 HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 딥 아웃한다. In addition, the conductive film for the storage node electrode is formed to a thickness of 100 ~ 1000Å by using any one of a polysilicon film and a metal film, and removing the remaining sacrificial oxide film, the remaining sacrificial oxide film of the HF series Dip out 10 to 3600 seconds using a chemical solution at a temperature of 4 ~ 80 ℃.

또한, 상기 유전체막은 SiO2, SiO2/Si3N4, TaON, Ta2O5 , Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~300Å의 두께로 형성하고, 상기 유전체막은 금속유기화학 증착법 및 원자층 증착법 중 어느 하나의 방법으로 형성한다. In addition, the dielectric layer may be SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 and (Pb, Sr) TiO 3 It is formed to a thickness of 50 ~ 300Å by using any one or more of the film, the dielectric film is formed by any one method of metal organic chemical vapor deposition method and atomic layer deposition method.

그리고, 상기 플레이트 노드 전극용 도전막은 TiN, Ru 및 폴리실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하며, 상기 플레이트 노드 전극용 도전막은 스퍼터링법, CVD법 및 원자층 증착법 중 어느 하나의 방법으로 형성한다. The conductive film for plate node electrodes is formed to have a thickness of 500 to 3000 GPa using any one of TiN, Ru, and polysilicon films, and the conductive film for plate node electrodes is any one of a sputtering method, a CVD method, and an atomic layer deposition method. Form in one way.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도이다. 4A to 4F are cross-sectional views of respective processes for explaining a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)가 구비된 반도체 기판(30)을 제공한 다음, 상기 기판(30) 상에 기판의 소정 부분을 노출시키는 개구부(32)를 가진 층간절연막(31)을 형성한다. 이어서, 상기 개구부(32)를 도전막으로 매립시켜 콘택 플러그(33)를 형성한다. In the method of forming a capacitor of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 4A, a semiconductor substrate 30 having a predetermined substructure (not shown) is provided, and then on the substrate 30. An interlayer insulating film 31 having an opening 32 exposing a predetermined portion of the substrate is formed in the film. Subsequently, the opening 32 is filled with a conductive film to form a contact plug 33.

다음으로, 상기 콘택 플러그(33)가 형성된 층간절연막(31) 상에 식각정지막(34) 및 희생산화막(35)을 차례로 형성한다. 여기서, 상기 식각정지막(34)은 Si3N4막을 이용하여 100~2000Å의 두께로 형성한다. 또한, 상기 희생산화막(35)은 TEOS, USG, PSG, BPSG 및 SOG막 중 어느 하나를 이용하여 화학 기상 증착(chemical vapor deposition ; 이하, CVD)법으로 형성한다. 이때, 상기 식각정지막(34)과 희생산화막(35)은 이들의 적층 두께가 6000~20000Å이 되도록 형성한다. Next, an etch stop layer 34 and a sacrificial oxide layer 35 are sequentially formed on the interlayer insulating layer 31 on which the contact plug 33 is formed. Here, the etch stop layer 34 is formed to a thickness of 100 ~ 2000Å by using a Si 3 N 4 film. In addition, the sacrificial oxide film 35 is formed by chemical vapor deposition (CVD) using any one of TEOS, USG, PSG, BPSG and SOG films. At this time, the etch stop film 34 and the sacrificial oxide film 35 is formed so that their stacking thickness is 6000 ~ 20000Å.

그런후에, 도 4b에 도시된 바와 같이, 상기 희생산화막(35) 및 식각정지막(34)을 선택적으로 식각하여 상기 콘택 플러그(33)를 노출시키는 스토리지 노드 콘택(36)을 형성한다. Thereafter, as shown in FIG. 4B, the sacrificial oxide layer 35 and the etch stop layer 34 are selectively etched to form a storage node contact 36 exposing the contact plug 33.

이어서, 도 4c에 도시된 바와 같이, 상기 스토리지 노드 콘택(36) 하부 양측에 잔류된 식각정지막(34)을 측면(lateral) 습식식각하여, 상기 스토리지 노드 콘 택(36)의 바닥 면적을 증가시킨다. 여기서, 상기 식각정지막(34)의 측면 습식식각 공정은 H3PO4와 H2O가 10 : 1 ~ 3000 : 1의 비율로 혼합된 식각 용액을 이용하여 90~180℃의 온도에서 10~3600초 동안 진행한다.Subsequently, as shown in FIG. 4C, the etch stop layer 34 remaining on both sides of the lower portion of the storage node contact 36 is lateral wet-etched to increase the bottom area of the storage node contact 36. Let's do it. Here, the wet etching process of the etch stop layer 34 is 10 ~ at a temperature of 90 ~ 180 ℃ using an etching solution in which H 3 PO 4 and H 2 O is mixed in a ratio of 10: 1 ~ 3000: 1 Continue for 3600 seconds.

한편, 콘택 플러그(33)와 스토리지 노드 콘택(36)이 오정렬(misalign)되더라도, 상기 식각정지막(34)이 측면 습식식각된 것으로 인해 스토리지 노드 콘택(36)의 바닥 면적이 증가되었기 때문에, 상기 콘택 플러그(33)와 스토리지 노드 콘택(36)간의 접촉 면적에 대한 마진을 확보할 수 있다. On the other hand, even if the contact plug 33 and the storage node contact 36 are misaligned, the bottom area of the storage node contact 36 is increased due to the side wet etching of the etch stop layer 34. A margin for the contact area between the contact plug 33 and the storage node contact 36 may be secured.

그리고나서, 상기 바닥 면적이 증가된 스토리지 노드 콘택(36)을 포함한 상기 결과의 구조 전면에 스토리지 노드 전극용 도전막(37)을 형성한다. 여기서, 상기 스토리지 노드 전극용 도전막(37)은 폴리실리콘막 및 금속막 중 어느 하나를 이용하여 100~1000Å의 두께로 형성한다. A conductive film 37 for storage node electrodes is then formed over the resulting structure including the storage node contacts 36 with increased floor area. Here, the storage node electrode conductive film 37 is formed to a thickness of 100 ~ 1000 하여 using any one of a polysilicon film and a metal film.

다음으로, 도 4d에 도시된 바와 같이, 상기 스토리지 노드 전극용 도전막(37) 상에 감광막(38)을 형성하여 상기 스토리지 노드 콘택(36)을 매립시킨다.Next, as illustrated in FIG. 4D, the photoresist layer 38 is formed on the conductive layer 37 for the storage node electrode to fill the storage node contact 36.

그런 후, 도 4e에 도시된 바와 같이, 상기 희생산화막이 노출될 때까지 상기 결과물을 에치백(etch back), 또는, 씨엠피(chemical mechanical polishing : CMP)하여 스토리지 노드 전극(37a)을 형성한다. Thereafter, as illustrated in FIG. 4E, the resultant is etched back or CMP until the sacrificial oxide film is exposed to form a storage node electrode 37a. .

이어서, 상기 잔류된 감광막을 제거한다. 다음으로, 상기 잔류된 희생산화막을 딥 아웃(dip-out) 공정으로 제거한다. 이때, 상기 딥 아웃 공정은 HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 진행한다. Then, the remaining photosensitive film is removed. Next, the remaining sacrificial oxide film is removed by a dip-out process. At this time, the dip out process is performed for 10 to 3600 seconds at a temperature of 4 ~ 80 ℃ using a HF-based chemical solution.                     

그리고나서, 도 4f에 도시된 바와 같이, 상기 결과의 구조 전면에 유전체막(39) 및 플레이트 노드 전극용 도전막(40)을 차례로 형성한다. Then, as shown in FIG. 4F, the dielectric film 39 and the conductive film 40 for plate node electrodes are sequentially formed on the entire structure of the resultant structure.

여기서, 상기 유전체막(39)은 SiO2, SiO2/Si3N4, TaON, Ta2O 5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~300Å의 두께로 형성하되, 금속유기화학 증착법 및 원자층 증착법 중 어느 하나의 방법으로 형성한다.Here, the dielectric film 39 may be formed of SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 and (Pb, Sr) using a film of any one or more of TiO 3 to form a thickness of 50 ~ 300Å, it is formed by any one of metal organic chemical vapor deposition method and atomic layer deposition method.

또한, 상기 플레이트 노드 전극용 도전막(40)은 TiN, Ru 및 폴리실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하되, 스퍼터링법, CVD법 및 원자층 증착법 중 어느 하나의 방법으로 형성한다. In addition, the conductive film 40 for the plate node electrode is formed to a thickness of 500 ~ 3000Å using any one of the TiN, Ru and polysilicon film, but any one of the sputtering method, CVD method and atomic layer deposition method To form.

이상에서와 같이, 본 발명은 스토리지 노드 콘택 하부 양측의 식각정지막을 측면 습식식각하여, 상기 스토리지 노드 콘택의 바닥 면적을 증가시킴으로써, 콘택 플러그와 스토리지 노드 콘택이 오정렬되더라도, 상기 콘택 플러그와 스토리지 노드 콘택간의 접촉 면적에 대한 마진을 확보할 수 있다. As described above, according to the present invention, the etch stop layer on both sides of the storage node contact is laterally wetted to increase the bottom area of the storage node contact, so that the contact plug and the storage node contact are misaligned, even if the contact plug and the storage node contact are misaligned. The margin for the contact area of the liver can be secured.

즉, 본 발명은 콘택 플러그와 스토리지 노드 콘택간의 접촉 면적을 증가시킴으로써, 콘택 저항을 감소시켜 소자의 전기적 특성을 개선시킬 수 있으며, 나아가, 소자의 제조수율을 향상시킬 수 있다. That is, the present invention can increase the contact area between the contact plug and the storage node contact, thereby reducing the contact resistance to improve the electrical characteristics of the device, and further improve the manufacturing yield of the device.

Claims (11)

콘택 플러그가 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate provided with a contact plug; 상기 콘택 플러그를 포함한 기판 상에 식각정지막 및 희생산화막을 차례로 형성하는 단계;Sequentially forming an etch stop layer and a sacrificial oxide layer on the substrate including the contact plug; 상기 희생산화막 및 식각정지막을 선택적으로 식각하여 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택을 형성하는 단계;Selectively etching the sacrificial oxide layer and the etch stop layer to form a storage node contact exposing the contact plug; 상기 스토리지 노드 콘택 하부 양측에 잔류된 식각정지막을 측면 습식식각하여 상기 스토리지 노드 콘택의 바닥 면적을 증가시키는 단계;Lateral wet etching the etch stop layer remaining on both sides of the lower portion of the storage node contact to increase a bottom area of the storage node contact; 상기 바닥 면적이 증가된 스토리지 노드 콘택을 포함한 상기 결과의 구조 전면에 스토리지 노드 전극용 도전막을 형성하는 단계;Forming a conductive film for storage node electrodes over the resulting structure including the storage node contacts with increased floor area; 상기 스토리지 노드 전극용 도전막 상에 감광막을 형성하여 상기 스토리지 노드 콘택을 매립시키는 단계;Filling the storage node contact by forming a photoresist on the conductive layer for the storage node electrode; 상기 희생산화막이 노출될 때까지 상기 결과물을 식각하여 스토리지 노드 전극을 형성하는 단계; Etching the resultant until the sacrificial oxide layer is exposed to form a storage node electrode; 상기 잔류된 감광막 및 잔류된 희생산화막을 제거하는 단계; 및Removing the remaining photoresist film and the remaining sacrificial oxide film; And 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. And sequentially forming a dielectric film and a conductive film for plate node electrodes on the entire structure of the resultant structure. 제 1 항에 있어서, 상기 식각정지막은 Si3N4막을 이용하여 100~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the etch stop layer is formed using a Si 3 N 4 film to a thickness of about 100 to about 2000 microns. 제 1 항에 있어서, 상기 희생산화막은 TEOS, USG, PSG, BPSG 및 SOG막 중 어느 하나를 이용하여 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the sacrificial oxide film is formed by a CVD method using any one of a TEOS, USG, PSG, BPSG, and SOG film. 제 1 항에 있어서, 상기 식각정지막 및 희생산화막은 6000~20000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the etch stop layer and the sacrificial oxide layer are formed to a thickness of 6000 to 20000 GHz. 제 1 항에 있어서, 상기 식각정지막의 측면 습식식각 공정은 H3PO4와 H2O가 10 : 1 ~ 3000 : 1의 비율로 혼합된 식각 용액을 이용하여 90~180℃의 온도에서 10~3600초 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The lateral wet etching process of claim 1, wherein the etch stop layer has a etch solution containing H 3 PO 4 and H 2 O at a ratio of 10: 1 to 3000: 1 at a temperature of 90 ° C. to 180 ° C. 10. A method of forming a capacitor of a semiconductor device, characterized in that for 3600 seconds. 제 1 항에 있어서, 상기 스토리지 노드 전극용 도전막은 폴리실리콘막 및 금속막 중 어느 하나를 이용하여 100~1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the storage layer electrode conductive film is formed to have a thickness of about 100 to about 1000 microns using any one of a polysilicon film and a metal film. 제 1 항에 있어서, 상기 잔류된 희생산화막을 제거하는 단계는, 상기 잔류된 희생산화막을 HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 딥 아웃하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the removing the remaining sacrificial oxide film comprises dipping out the remaining sacrificial oxide film for 10 to 3600 seconds at a temperature of 4 to 80 ° C. using a HF-based chemical solution. A method for forming a capacitor of a semiconductor device. 제 1 항에 있어서, 상기 유전체막은 SiO2, SiO2/Si3N4, TaON, Ta2 O5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the dielectric film is SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 and (Pb, A capacitor forming method of a semiconductor device, characterized in that formed using a film of any one or more of Sr) TiO 3 to a thickness of 50 ~ 300Å. 제 1 항에 있어서, 상기 유전체막은 금속유기화학 증착법 및 원자층 증착법 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the dielectric layer is formed by any one of a metal organic chemical vapor deposition method and an atomic layer deposition method. 제 1 항에 있어서, 상기 플레이트 노드 전극용 도전막은 TiN, Ru 및 폴리실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the conductive film for plate node electrodes is formed to have a thickness of 500 to 3000 GPa using any one of a TiN, Ru, and polysilicon film. 제 1 항에 있어서, 상기 플레이트 노드 전극용 도전막은 스퍼터링법, CVD법 및 원자층 증착법 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of forming a capacitor of a semiconductor device according to claim 1, wherein the conductive film for plate node electrodes is formed by any one of a sputtering method, a CVD method, and an atomic layer deposition method.
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