KR100679943B1 - 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로 - Google Patents

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Abstract

본 발명은 동작 촉발 전압이 낮고 안정성이 우수하면서도 동시에 단위 면적당 전류전도 효율성이 높은 LVTSCR 구조의 정전기방전 보호회로를 제공하기 위한 것으로, 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역 내에 형성된 제1도전형의 제1확산영역, 상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되며 상기 게이트전극과 공통으로 접지에 연결된 제2도전형의 제2확산영역, 및 상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 반도체 기판과 상기 웰영역에 걸쳐서 형성되고 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역을 포함하고, 본 발명에 따른 LVTSCR 구조를 갖는 정전기방전보호회로는 전류전도특성과 동작전압이 모두 우수한 특성을 보이므로 고속, 저전압, 고집적 반도체 회로의 정전기 방전 보호소자로 매우 적합하다.
ESD, 정전기방전보호회로, SCR, LVTSCR, 동작촉발전압, 전류전도효율

Description

낮은 촉발전압에서 동작이 가능한 실리콘제어정류기 구조의 정전기방전 보호 회로{ESD PROTECTION CIRCUIT OF SILICON CONTROLLED RECTIFIER STRUCTURE CAPABLE OF OPERATING AT LOW TRIGGERING VOLTAGE}
도 1은 종래기술의 제1예에 따른 정전기방전보호회로로 사용된 LVTSCR의 구조를 도시한 도면,
도 2는 종래기술의 제2예에 따른 LVTSCR의 구조를 도시한 도면,
도 3은 본 발명의 제1실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 4a 및 도 4b는 ESD 동작시 종래기술의 제2예와 제1실시예를 통해 흐르는 전류의 흐름을 시뮬레이션한 결과를 비교한 도면,
도 5a 및 도 5b는 종래기술의 제2예와 제1실시예의 구조에 ESD 전류가 흐름으로써 발생하는 열로 인한 온도 분포를 시뮬레이션한 결과,
도 6은 본 발명의 제2실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 7은 본 발명의 제3실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 8은 본 발명의 제4실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 9는 본 발명의 제5실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 10은 본 발명의 제6실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 11은 본 발명의 제7실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도,
도 12는 본 발명의 제8실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 반도체 기판
320 : 웰영역
330 : 제2확산영역
332 : 제3확산영역
334 : 제1확산영역
352 : 게이트전극
360 : 저항소자
본 발명은 반도체 소자에 관한 것으로, 특히 LVTSCR(Low-Voltage Triggering Silicon Controlled Rectifier) 구조를 갖는 정전기방전 보호회로에 관한 것이다.
반도체회로용 정전기방전 보호회로로는 다이오드, MOS 트랜지스터, 저전압 촉발전압 실리콘제어정류기(Low-Voltage Triggering Silicon Controlled Rectifier, 이하 'LVTSCR'라고 약칭함) 소자가 널리 이용되고 있다.
다이오드는 단위면적당 소화할 수 있는 ESD 전류가 높고 접합캐패시턴스가 작다는 장점이 있으나, 동작 저항이 크고 독자적으로 사용하는데 제약이 따르며, 트랜지스터는 동작 촉발전압(Triggering voltage)과 동작 저항은 낮으나 다이오드나 SCR에 비해 단위 면적당 소화할 수 있는 ESD 전류가 1/3∼1/5 수준으로 낮아 일정한 ESD 레벨을 만족시키기 위해서는 상대적으로 넓은 면적을 사용해야 하므로 접합 캐패시턴스가 커지는 단점이 있다. 이에 비해 LVTSCR 소자들은 단위면적당 ESD 전류가 높아 접합캐패시턴스가 작으며 동작 저항도 낮다는 장점이 있으나, ESD 발생시 트랜지스터에 비해 동작 촉발 전압이 높고 불안정해 고속, 저전압 회로에 대응하기 어렵다는 단점이 있다.
도 1은 종래기술의 제1예에 따른 정전기방전보호회로로 사용된 LVTSCR(Low-Voltage Triggering SCR)의 구조를 도시한 도면이다. 도1의 LVTSCR은 "A. Chatterjee and T. Polgreen, A Low-Voltage Triggering SCR for On-Chip ESD Protection at Output and input pads, IEEE Electron Devices Letters, vol.12, pp.21-22(1991)"에 기재된 것이다.
도 1에 도시된 바와 같이, p형 불순물이 도핑된 반도체 기판(110) 표면 위에 게이트절연막(150)을 사이에 두고 게이트전극(152)이 형성되어 있고, 게이트전극(152) 양단에 접하여 반도체 기판(110) 표면 아래에 n형 불순물이 도핑된 제1확산영역(130)과 제2확산영역(132)이 형성되어 있다.
그리고, 제2확산영역(132)의 일부가 걸치는 n형 불순물이 도핑된 웰영역(120)이 반도체 기판(110)에 형성되고, 웰영역(120)내에는 p형 불순물이 도핑된 제3확산영역(134)과 n형 불순물이 도핑된 제4확산영역(136)이 접하여 형성되는데, 제3확산영역(134)은 소자분리막(140)을 통해 제2확산영역(132)과 이격되는 구조를 갖는다.
그리고, 게이트전극(152)과 제1확산영역(130)은 접지(Vss)에 연결되고, 제3확산영역(134)과 제4확산영역(136)은 입출력패드(I/O Pad)에 연결된다.
도 1에서, SCR은 입출력패드(I/O pad)에 연결된 p형 도전형의 제3확산영역(134), n형 도전형의 웰영역(120), p형 도전형의 반도체기판(110), 접지에 연결된 n형 도전형의 제1확산영역(130)으로 이루어진 pnpn 구조로 되어 있다.
ESD 발생시 입출력패드에 가해지는 ESD 전압이 급격히 상승하면서 이 입출력패드에 직접 연결된 웰영역(120)과 제2확산영역(132)의 전압도 동시에 상승하여 제2확산영역(132)과 반도체 기판(110)으로 이루어진 np 접합에 강한 역방향 전압이 걸리게 된다. ESD에 의한 전압이 np 접합의 애벌런치 브레이크다운(Avalanche breakdown) 전압을 넘어서면 접합 브레이크다운이 발생하면서 ESD 전류가 웰영역(120)을 거쳐 반도체 기판(110)으로 흘러들어가 제1확산영역(130)을 통해 접지로 방출된다. 즉 웰영역(120), 반도체 기판(110), 제1확산영역(130)으로 구성된 기생바이폴라트랜지스터(Q2, 172)의 동작이 촉발되는 것이다.
Q2(172)의 동작으로 제4확산영역(136)으로부터 Q2를 거쳐 접지로 흐르는 전류I는 기생바이폴라트랜지스터 Q1(170)의 에미터인 제3확산영역(134)과 Q1의 베이스인 웰영역(120) 사이에 I×Rnwell 강하(Drop)에 해당하는 전위차를 발생시켜 Q1의 동작을 촉발한다. 여기서, Rnwell 은 웰영역의 저항을 일컫는다.
따라서, Q2의 콜렉터가 Q1의 베이스에 해당하기 때문에 Q2로 흐르는 전류가 Q1의 베이스에 전류를 공급하여 동작을 촉발하는 것이다.
이후 서로의 콜렉터와 베이스들이 묶인 Q1과 Q2는 한쪽의 동작이 다른쪽의 동작을 상호 증진시키므로 동작 저항이 매우 낮고 작은 면적으로도 큰 ESD 전류를 소화할 수 있는 고효율 ESD 동작을 하게 된다.
그러나, 도 1과 같은 SCR의 동작은 np 접합의 애벌런치 브레이크다운 전압 및 전류, n형 웰영역의 저항(Rnwell), 기판 저항(Rsub) 등 여러가지 요소에 의해 좌우되므로 일반적인 MOS 트랜지스터의 기생바이폴라트랜지스터에 비해 동작 촉발전압이 높고 동작 촉발의 안정성이 떨어지는 문제가 있다.
상기한 LVTSCR의 높은 동작 촉발전압과 안정성 저하를 해결하기 위한 종래기술이 도 2에 도시되어 있다.
도 2는 종래기술의 제2예에 따른 LVTSCR의 구조를 도시한 도면으로서, 미국특허 6492208호에 기재된 것이다.
도 2에 도시된 바와 같이, p형 불순물이 도핑된 반도체 기판(210) 표면 위에 게이트절연막(250)을 사이에 두고 게이트전극(252)이 형성되어 있고, 게이트전극(252) 양단에 접하여 반도체 기판(210) 표면 아래에 n형 불순물이 도핑된 제1확산영역(230)과 제2확산영역(232)이 형성되어 있다.
그리고, 제2확산영역(232)의 일부가 걸치는 n형 불순물이 도핑된 웰영역(220)이 반도체 기판(210)에 형성되고, 웰영역(220)내에는 p형 불순물이 도핑된 제3확산영역(234)이 제2확산영역(232)와 접하여 형성된다.
그리고, 게이트전극(252)과 제1확산영역(230)은 접지(Vss)에 연결되고, 제2확산영역(232)과 제3확산영역(234)은 입출력패드(I/O Pad)에 연결된다.
그리고, 접지(Vss)에 연결되는 양끝단의 p+ 확산영역(238)은 픽업영역이다.
도 2와 같은 LVTSCR 구조에서는 제2확산영역(232)과 제3확산영역(234)이 입출력패드에 연결되어 있어, 입출력패드에 가해진 ESD 전압이 제2확산영역(232)에 곧바로 인가되므로 제1확산영역(230), 제2확산영역(232)과 그 사이의 채널과 게이트전극으로 이루어진 GGNMOS(Grounded-Gate NMOS)의 기생바이폴라트랜지스터 Q2(272)가 바로 동작하여 도 1에 도시된 LVTSCR에 비해 동작 촉발전압이 낮고 안정적이다.
그러나, 도 2의 LVTSCR은 기생바이폴라트랜지스터 Q2(272)를 통해 접지로 방 출되는 전류가 입출력패드, 제2확산영역(232)를 거쳐 Q2(272)로 흘러가므로 Q1(270)의 에미터인 제3확산영역(234)과 베이스인 웰영역(220) 사이에 전위차를 줄 수 없고, 따라서 Q1(270)의 동작을 촉발시킬 수 없다는 문제가 있다.
즉, ESD 발생시 SCR 동작이 일어나지 못하고 GGNMOS인 Q2(272)만 동작하기 때문에 동작 촉발 전압이 GGNMOS 수준으로 낮은 장점은 있으나 전류 전도 효율 역시 SCR의 1/5 정도인 GGNMOS 수준으로 낮을 위험이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 동작 촉발 전압이 낮고 안정성이 우수하면서도 동시에 단위 면적당 전류전도 효율성이 높은 SCR 구조의 정전기방전보호회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역 내에 형성된 제1도전형의 제1확산영역, 상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되며 상기 게이트전극과 공통으로 접지에 연결된 제2도전형의 제2확산영역, 및 상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 반도체 기판과 상기 웰영역에 걸쳐서 형성되고 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역을 포함하는 것을 특징으로 하며, 상기 저항소자는 금속, 폴리실리콘 또는 상기 반도체 기판 내에 형성된 확산영역인 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역 내에 형성된 제1도전형의 제1확산영역, 상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되며 상기 게이트전극과 공통으로 접지에 연결된 제2도전형의 제2확산영역, 및 상기 게이트전극 타측의 상기 반도체 기판 표면 아래에 형성되고 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되며 접지에 연결된 제2도전형의 제1확산영역, 상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결된 제1도전형의 제2확산영역, 및 상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 웰영역과 상기 반도체 기판에 걸쳐서 형성되고 저항소자를 통해 상기 접지에 연결된 제1도전형의 제3확산영역을 포함하고, 상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성된 제2도전형의 제1확산영역, 상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결된 제1도전형의 제2확산영역, 및 상기 게이트전극 타측의 상기 웰영역에 형성되며 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 접지에 연결된 제1도전형의 제3확산영역을 포함하고, 상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역, 상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되어 상기 게이트전극과 공통으로 접지에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역, 및 상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 반도체 기판과 상기 웰영역에 걸쳐서 형성되고 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역, 상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되어 상기 게이트전극과 공통으로 접지에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역, 및 상기 게이트전극 타측의 상기 반도체 기판 표면 아래에 형성되고 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되고 접지에 연결되면서 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역, 상기 게이트전극 일측의 상기 웰영역 내에 형성되어 입출력패드에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역, 및 상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 웰영역과 상기 반도체 기판에 걸쳐서 형성되고 저항소자를 통해 상기 접지에 연결된 제1도전형의 제3확산영역을 포함하고, 상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 것을 특징으로 한다.
또한, 본 발명의 정전기방전 보호 회로는 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역, 상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극, 상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되고 접지에 연결되면 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역, 상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역, 및 상기 게이트전극 타측의 상기 웰영역에 형성되며 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 접지에 연결된 제1도전형의 제3확산영역을 포함하고, 상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 3은 본 발명의 제1실시예에 따른 정전기방전보호회로로 사용되는 LVTSCR의 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 제2도전형의 웰영역(320)을 갖는 제1도전형의 반도체 기판(310), 웰영역(320)과 일정거리 이격되어 반도체 기판(310)의 선택된 표면 상에 적층된 게이트절연막(350)과 게이트전극(352), 웰영역(320) 내에 형성된 제1확산영역(334), 게이트전극(352) 일측의 반도체 기판(310) 표면 아래에 형성된 제2확산영역(330), 게이트전극(352) 타측의 반도체 기판(310) 표면 아래에서 일부가 웰영역(320)의 일부분에 걸쳐 형성되며 저항소자(360)를 통해 입출력패드(I/O pad)에 연결된 제3확산영역(332)을 포함한다.
여기서, 제1확산영역(334)과 제3확산영역(332)은 접하여 형성되며, 게이트전극(352)과 제2확산영역(330)은 접지에 연결되고, 저항소자(360)를 통해 입출력패드 에 연결된 제3확산영역(332)과 달리 제3확산영역(332)에 접하는 제1확산영역(334)은 입출력패드(I/O pad)에 직접 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제2확산영역(330)과 제3확산영역(332)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제1확산영역(334)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
그리고, 저항소자(360)는 본 발명의 중요한 요소로서 그 저항 크기가 너무 작으면 Q1(380)의 베이스와 에미터 사이에 Q1의 동작이 촉발될 정도로 충분한 전위차가 발생하지 않으므로 그 크기가 일정한 값 이상이 되어야 한다. 유사한 LVTSCR 구조를 제작 측정한 결과 딥서브미크론(Deep submicron) 소자에서는 저항소자(360)의 저항이 적어도 1Ω 이상이면 SCR 동작이 촉발되는 것으로 나타났다. 상기한 저항소자(360)는 금속 또는 폴리실리콘으로 형성하거나, 반도체 기판에 불순물을 도핑한 확산영역을 이용하여 형성한다. 이하, 후술하는 제2실시예 내지 제8실시예에서 사용하는 저항소자들은 모두 위와 같은 저항값을 갖는다.
상기한 바와 같은 제1실시예에서, 트랜지스터의 드레인(Drain) 역할을 하는 제3확산영역(332)은 일정한 저항값을 가지는 저항소자(360)를 통해 입출력패드(I/O pad)에 연결되어 있고, 제3확산영역(332)에 접하는 제1확산영역(334)은 입출력패드에 직접 연결되어 있다.
그리고, 트랜지스터의 소스(Source)에 해당하는 제2확산영역(330)은 게이트 전극(352)과 함께 접지에 연결되고 있다.
위와 같이, 입출력패드(I/O pad)에 연결된 제1확산영역(334), 웰영역(320), 반도체 기판(310)이 pnp 기생바이폴라트랜지스터(Q1, 370)를 구성하고, 웰영역(320), 반도체기판(310) 및 제2확산영역(330)이 npn 기생바이폴라트랜지스터(Q2, 372)를 구성하며, 이와 같은 Q1(370)과 Q2(372)가 pnpn SCR을 구성하는 것이다. 그리고, pnpn SCR 내부에 존재하는 제3확산영역(332), 제2확산영역(330), 제3확산영역(332)과 제2확산영역(330) 사이에 존재하는 채널영역 및 게이트전극(352)은 N형 GGMOS(Gate Grounded MOS, 이하 'GGNMOS'라고 약칭함)를 이룬다. 여기서, 제3확산영역(332)은 드레인 역할을 하고, 제2확산영역(330)은 소스 역할을 한다.
ESD가 발생하여 입출력패드(I/O pad)에 ESD 전압이 걸리면 제3확산영역(332)이 입출력패드(I/O pad)에 연결되어 있으므로 제3확산영역(332)과 제2확산영역(330), 게이트전극(352)으로 이루어진 GGNMOS의 동작이 저전압에서 안정적으로 촉발되며, ESD 전류I가 GGNMOS의 동작을 통해 흐르게 되면 입출력패드(I/O pad)와 제3확산영역(332) 사이에 존재하는 저항소자(360)의 저항 R로 인해 IR 전압강하만큼 Q1(370)의 에미터[제1확산영역(334)]와 베이스[웰영역(320)] 사이에 전위차가 발생하여 Q1(370)의 동작이 촉발되면서 SCR 동작이 시작된다. 즉, Q1(370)과 Q2(372)는 제1확산영역(334), 웰영역(320), 반도체 기판(310) 및 제2확산영역(330)으로 이루어진 pnpn SCR 소자의 구성요소들로서, Q1(370)과 Q2(372)의 콜렉터와 베이스가 서로 맞물려 있어 한쪽의 동작이 다른쪽의 동작을 촉진시키므로써 스냅백 홀딩 전압(Snap back holding voltage)이 낮은 고효율 SCR 동작을 하게 된다.
따라서, 제3확산영역(332)과 제1확산영역(334) 사이의 저항소자(360)가 Q1(370)의 에미터-베이스 전위차를 발생시켜 결과적으로 LVTSCR 동작을 촉발하는 것으로, 이는 저항소자(360)가 없어 LVTSCR 동작을 촉발하지 못하는 종래기술의 제2예와 차별된다.
결국, 제1실시예에 따른 LVTSCR 구조는 GGNMOS를 이용하여 동작이 촉발되므로 동작촉발전압이 낮을뿐만 아니라 GGNMOS 동작이 LVTSCR 동작으로 이어지므로 전류 전도 효율도 높은 구조이다.
종래기술의 제1,2예 및 본 발명의 제1실시예에 따른 SCR 구조를 비교해보기로 한다.
먼저, 종래기술의 제1예는 GGNMOS의 동작이 없으므로 동작전압이 높은 단점이 있고, 종래기술의 제2예는 동작전압은 낮으나 전류전도 효율이 GGNMOS 수준으로 제1실시예의 SCR 구조에 비해 수분의 1에 불과하다.
종래기술의 제1,2예 및 본 발명의 제1실시예에 따른 LVTSCR 구조의 동작 촉발전압과 소자 단위길이당 소화할 수 있는 최대전류를 TCAD(Technology CAD) 시뮬레이션을 통해 비교한 결과가 표1에 나타나 있다.
제1실시예 종래기술의 제1예 종래기술의 제2예
동작촉발전압(V) 6.9 8.6 6.7
단위길이당 전류전도효율(㎃/㎛) 53 59 9
표1에서 보듯이, 본 발명의 제1실시예에 따른 LVTSCR 구조가 동작촉발전압은 종래기술의 제2예 수준으로 낮으면서 전류전도효율은 종래기술의 제1예 수준으로 높은 우수한 특성을 가지고 있음을 알 수 있다.
도 4a 및 도 4b는 ESD 동작시 종래기술의 제2예와 제1실시예를 통해 흐르는 전류의 흐름을 시뮬레이션한 결과를 비교한 것이다.
도 4a에 도시된 바와 같이, 종래기술의 제2예에서 전류는 게이트를 중심으로 한 GGNMOS로만 흐르는 것을 볼 수 있는데, 이는 앞서 설명한 바와 같이 GGNMOS만 동작하고 LVTSCR은 동작하지 않았기 때문이다. 반면에 도 4b에 도시된 본 발명의 제1실시예는 전류가 GGNMOS 주변만이 아니라 웰영역(320) 내의 제3확산영역(332)으로부터도 골고루 흘러, LVTSCR이 동작하였음을 알 수 있다.
도 5a 및 도 5b는 종래기술의 제2예와 제1실시예의 구조에 ESD 전류가 흐름으로써 발생하는 열로 인한 온도 분포를 시뮬레이션한 결과이다.
도 5a에 도시된 종래기술의 제2예에서는 전류가 게이트를 중심으로 한 GGNMOS에 집중됨으로 인해 GGNMOS 드레인접합의 온도가 매우 높음을 알 수 있다. 이로 인해 상대적으로 낮은 ESD 전류에서도 콘택 멜팅 등의 불량이 발생한다.
하지만, 도 5b에 도시된 것처럼, 본 발명의 제1실시예의 경우는 SCR 동작으로 인해 전류가 넓은 영역을 통해 골고루 흐르므로 열발생도 한 부분에 집중되지 않아 높은 전류를 소화할 수 있다.
(제2실시예)
도 6은 본 발명의 제2실시예에 따른 LVTSCR의 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도이다.
도 6에 도시된 바와 같이, 제2도전형의 웰영역(620)을 갖는 제1도전형의 반도체 기판(610), 웰영역(620)과 일정거리 이격되어 반도체 기판(610)의 선택된 표면 상에 적층된 게이트절연막(650)과 게이트전극(652), 웰영역(620) 내에 형성된 제1확산영역(634), 게이트전극(552) 일측의 반도체 기판(610) 표면 아래에 형성된 제2확산영역(630), 게이트전극(652) 타측의 반도체 기판(610) 표면 아래에 형성되며 저항소자(660)를 통해 입출력패드에 연결된 제3확산영역(632)을 포함한다.
여기서, 제1확산영역(634)은 웰영역(620) 내에 형성되어 제3확산영역(632)과 완전히 이격되며, 게이트전극(652)과 제2확산영역(630)은 접지(Vss)에 연결되고, 저항소자(660)를 통해 입출력패드(I/O pad)에 연결된 제3확산영역(632)과 달리 제1확산영역(634)은 입출력패드(I/O pad)에 직접 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제2확산영역(630)과 제3확산영역(632)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제1확산영역(634)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제2실시예에서, 드레인 역할을 하는 제3확산영역(632)은 일정한 저항값을 가지는 저항소자(660)를 통해 입출력패드(I/O pad)에 연결되어 있고, 제1확산영역(634)은 입출력패드(I/O pad)에 직접 연결되어 있음을 알 수 있다.
그리고, 소스에 해당하는 제2확산영역(630)은 게이트전극(652)과 함께 접지(Vss)에 연결되고 있다.
위와 같이, 입출력패드(I/O pad)에 연결된 제1확산영역(634), 웰영역(620), 반도체 기판(610), 접지(Vss)에 연결된 제2확산영역(630)이 pnpn SCR을 구성하며, 그 내부에 존재하는 제3확산영역(632), 제2확산영역(630), 제3확산영역(632)과 제2확산영역(630) 사이에 존재하는 채널영역 및 게이트전극(652)은 GGNMOS를 이룬다.
ESD가 발생하여 입출력패드에 ESD 전압이 걸리면 제3확산영역(632)이 입출력패드(I/O pad)에 연결되어 있으므로 GGNMOS의 동작이 저전압에서 안정적으로 촉발되며, ESD 전류 I가 GGNMOS의 동작을 통해 흐르게 되면 입출력패드(I/O pad)와 제3확산영역(632) 사이에 존재하는 저항소자(660)의 저항 R로 인해 IR 전압강하만큼 Q1의 에미터[제1확산영역(634)]와 베이스[웰영역(620)] 사이에 전위차가 발생하여 Q1의 동작이 촉발되면서 SCR 동작이 시작된다.
즉, 제3확산영역(632)과 제1확산영역(634) 사이의 저항소자(660)가 Q1의 에미터-베이스 전위차를 발생시켜 결과적으로 SCR 동작을 촉발하는 것으로, 이는 저항소자가 없어 SCR 동작을 촉발하지 못하는 종래기술의 제2예와 차별된다.
결국, 제2실시예에 따른 LVTSCR 구조는 n형 GGMOS(GGNMOS)를 이용하여 동작이 촉발되므로 동작촉발전압이 낮을뿐만 아니라 GGNMOS 동작이 LVTSCR 동작으로 이어지므로 전류 전도 효율도 높은 구조이다.
(제3실시예)
도 7은 본 발명의 제3실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도이다.
도 7에 도시된 바와같이, 제2도전형의 웰영역(720)을 갖는 제1도전형의 반도체 기판(710), 웰영역(720)의 선택된 표면 상에 적층된 게이트절연막(750)과 게이트전극(752), 웰영역(720)과 소정 거리 이격되어 반도체 기판(710) 내에 형성된 제2도전형의 제1확산영역(738), 게이트전극(752) 일측의 웰영역(720) 내에 형성되면서 입출력패드(I/O pad)에 연결된 제1도전형의 제2확산영역(733), 게이트전극(752) 타측의 웰영역(720) 내에 형성되면서 자신의 일부가 반도체 기판(710)의 일부분에 걸쳐 형성되며 저항소자(760)를 통해 접지(Vss)에 연결된 제1도전형의 제3확산영역(734)을 포함한다.
여기서, 제1확산영역(738)과 제3확산영역(734)은 접하여 형성되며, 제3확산영역(734)과 동일하게 게이트전극(752)은 저항소자(760)를 통해 접지(Vss)에 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제1확산영역(738)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제2,3확산영역(733, 734)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제3실시예에서, 소스에 해당하는 제3확산영역(734)은 일부가 웰영역(720)의 외부에 형성되어 일정한 저항값을 가지는 저항소자(760)를 통해 접지(Vss)에 연결되어 있고, 제3확산영역(734)에 접하는 제1확산영역(738)은 접지 (Vss)에 직접 연결되어 있다.
그리고, 드레인에 해당하는 제2확산영역(733)은 입출력패드(I/O pad)에 직접 연결되고 있다.
위와 같이, 입출력패드에 연결된 제2확산영역(733), 웰영역(720), 반도체 기판(710), 접지에 연결된 제1확산영역(738)이 pnpn SCR(Q1, Q2)을 구성하며, 그 내부에 존재하는 제2확산영역(733), 제3확산영역(734), 제3확산영역(734)과 제2확산영역(733) 사이에 존재하는 채널영역 및 게이트전극(752)은 p형 GGMOS(이하, 'GGPMOS'라고 약칭함)를 이룬다.
도 7에 도시된 제3실시예는 pMOSFET인 GGPMOS를 이용한 것으로, 도 3에 도시된 제1실시예의 nMOSFET인 GGNMOS를 도입한 것과 동작 원리가 동일하다.
즉, 제3실시예에 따른 LVTSCR 구조는 GGPMOS를 이용하여 동작이 촉발되므로 동작촉발전압이 낮을뿐만 아니라 GGPMOS 동작이 LVTSCR 동작으로 이어지므로 전류 전도 효율도 높은 구조이다.
(제4실시예)
도 8은 본 발명의 제4실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조 단면도이다.
도 8에 도시된 바와 같이, 제2도전형의 웰영역(820)을 갖는 제1도전형의 반도체 기판(810), 웰영역(820)의 선택된 표면 상에 적층된 게이트절연막(850)과 게이트전극(852), 웰영역(820)과 소정 거리 이격되어 반도체 기판(810) 내에 형성된 제2도전형의 제1확산영역(838), 게이트전극(852) 일측의 웰영역(820) 내에 형성되면서 입출력패드에 연결된 제1도전형의 제2확산영역(833), 게이트전극(852) 타측의 웰영역(820) 내에 형성되면서 저항소자(860)를 통해 접지에 연결된 제1도전형의 제3확산영역(834)을 포함한다.
여기서, 제1확산영역(838)과 제3확산영역(834)은 웰영역(820)에 의해 이격되어 형성되며, 제3확산영역(834)과 동일하게 게이트전극(852)은 저항소자(860)를 통해 접지(Vss)에 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제1확산영역(838)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제2,3확산영역(833, 834)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제4실시예에서, 소스에 해당하는 제3확산영역(834)은 웰영역(820)의 내부에 형성되어 일정한 저항값을 가지는 저항소자(860)를 통해 접지에 연결되어 있고, 제3확산영역(834)과 이격되어 형성된 제1확산영역(838)은 접지에 직접 연결되어 있다.
그리고, 드레인에 해당하는 제2확산영역(833)은 입출력패드에 직접 연결되고 있다.
위와 같이, 입출력패드에 연결된 제2확산영역(833), 웰영역(820), 반도체 기판(810), 접지에 연결된 제1확산영역(838)이 pnpn SCR을 구성하며, 그 내부에 존재하는 제2확산영역(833), 제3확산영역(834), 제3확산영역(834)과 제2확산영역(833) 사이에 존재하는 채널영역 및 게이트전극(852)은 GGPMOS를 이룬다.
(제5실시예)
도 9는 본 발명의 제5실시예에 따른 LVTSCR 구조를 갖는 정전기방전보호회로를 도시한 구조단면도이다.
도 9에 도시된 바와 같이, 제1실시예에 따른 LVTSCR 구조 다수개가 제1확산영역(334)과 제2확산영역(330)을 서로 공유하는 구조이다.
자세히 살펴보면, 제1도전형의 반도체 기판(310), 반도체 기판(310)의 소정 영역에 형성된 제2도전형의 웰영역(320), 웰영역(320)과 일정거리 이격되어 반도체 기판(310)의 선택된 표면 상에 적층된 게이트절연막(350)과 게이트전극(352), 웰영역(320) 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역(334), 게이트전극(352) 일측의 반도체 기판(310) 표면 아래에 형성되어 접지(Vss)에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역(330), 및 게이트전극(352) 타측에서 제1확산영역(334)에 접하면서 반도체 기판(310)과 웰영역(320)에 걸쳐서 형성되고 저항소자(360)를 통해 입출력패드(I/O pad)에 연결된 제2도전형의 제3확산영역(332)을 포함한다. 그리고, 양끝단의 p+ 확산영역(338)은 픽업영역이다.
위와 같이, 이웃하는 트랜지스터가 제1확산영역(334)과 제2확산영역(330)을 서로 공유하더라도 제1실시예와 같이 동일한 효과를 얻는다.
아울러, 제1확산영역(334)과 제3확산영역(332)은 접하여 형성되며, 게이트전극(352)과 제2확산영역(330)은 접지에 연결되고, 저항소자(360)를 통해 입출력패드에 연결된 제3확산영역(332)과 달리 제3확산영역(332)에 접하는 제1확산영역(334)은 입출력패드(I/O pad)에 직접 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제2확산영역(330)과 제3확산영역(332)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제1확산영역(334)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제5실시예에서, 트랜지스터의 드레인(Drain) 역할을 하는 제3확산영역(332)은 일정한 저항값을 가지는 저항소자(360)를 통해 입출력패드(I/O pad)에 연결되어 있고, 제3확산영역(332)에 접하는 제1확산영역(334)은 입출력패드에 직접 연결되어 있다.
그리고, 이웃한 트랜지스터가 서로 공유하는 소스영역인 제2확산영역(330)은 게이트전극(352)과 함께 접지에 연결되고 있다.
(제6실시예)
도 10은 본 발명의 제6실시예에 따른 LVTSCR 구조를 갖는 정전기방전 보호회로를 도시한 구조단면도이다.
도 10은 제2실시예에 따른 LVTSCR 구조 다수개가 제1확산영역(634)과 제2확 산영역(630)을 서로 공유하는 구조이다.
도 10에 도시된 바와 같이, 제1도전형의 반도체 기판(610), 반도체 기판(610)의 소정 영역에 형성된 제2도전형의 웰영역(620), 웰영역(620)과 일정거리 이격되어 반도체 기판(610)의 선택된 표면 상에 적층된 게이트절연막(650)과 게이트전극(652), 웰영역(620) 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역(634), 게이트전극(652) 일측의 반도체 기판(610) 표면 아래에 형성되어 접지(Vss)에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역(630), 및 게이트전극(652) 타측의 반도체 기판(610) 표면 아래에 형성되고 웰영역(620)에 의해 제1확산영역(634)과 이격되면서 저항소자(660)를 통해 입출력패드(I/O pad)에 연결된 제2도전형의 제3확산영역(632)을 포함한다. 그리고, 양끝단의 p+ 확산영역(638)은 픽업영역이다.
여기서, 제1확산영역(634)은 웰영역(620) 내에 형성되어 제3확산영역(632)과 완전히 이격되며, 게이트전극(652)과 제2확산영역(630)은 접지(Vss)에 연결되고, 저항소자(660)를 통해 입출력패드(I/O pad)에 연결된 제3확산영역(632)과 달리 제1확산영역(634)은 입출력패드(I/O pad)에 직접 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제2확산영역(630)과 제3확산영역(632)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제1확산영역(634)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제2실시예에서, 드레인 역할을 하는 제3확산영역(632)은 일정한 저항값을 가지는 저항소자(660)를 통해 입출력패드(I/O pad)에 연결되어 있고, 제1확산영역(634)은 입출력패드(I/O pad)에 직접 연결되어 있음을 알 수 있다.
그리고, 소스에 해당하는 제2확산영역(630)은 게이트전극(652)과 함께 접지(Vss)에 연결되고 있다.
(제7실시예)
도 11은 본 발명의 제7실시예에 따른 LVTSCR 구조를 갖는 정전기방전보호회로를 도시한 구조단면도로서, 제3실시예에 따른 LVTSCR 구조 다수개가 제2확산영역(733)과 제1확산영역(738)을 서로 공유하는 구조이다.
도 11에 도시된 바와 같이, 정전기방전 보호회로는 제1도전형의 반도체 기판(710), 반도체 기판(710)의 소정 영역에 형성된 제2도전형의 웰영역(720), 웰영역(720)의 선택된 표면 상에 적층된 게이트절연막(750)과 게이트전극(752), 웰영역(720)과 소정 거리 이격되어 반도체 기판(710) 내에 형성되고 접지(Vss)에 연결되면서 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역(738), 게이트전극(752) 일측의 웰영역 (720)내에 형성되어 입출력패드(I/O pad)에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역(733), 및 게이트전극(752) 타측에서 제1확산영역(738)에 접하면서 웰영역(720)과 반도체 기판(710)에 걸쳐서 형성되고 저항소자(760)를 통해 접지(Vss)에 연결된 제1도전형의 제3확산영 역(734)을 포함한다. 그리고, 접지(Vss)에 연결되는 양끝단의 p+ 확산영역(748)은 픽업영역이다.
여기서, 제1확산영역(738)과 제3확산영역(734)은 접하여 형성되며, 제3확산영역(734)과 동일하게 게이트전극(752)은 저항소자(760)를 통해 접지(Vss)에 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제1확산영역(738)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제2,3확산영역(733, 734)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제3실시예에서, 소스에 해당하는 제3확산영역(734)은 일부가 웰영역(720)의 외부에 형성되어 일정한 저항값을 가지는 저항소자(760)를 통해 접지(Vss)에 연결되어 있고, 제3확산영역(734)에 접하는 제1확산영역(738)은 접지(Vss)에 직접 연결되어 있다.
그리고, 드레인에 해당하는 제2확산영역(733)은 입출력패드(I/O pad)에 직접 연결되고 있다.
(제8실시예)
도 12는 본 발명의 제8실시예에 따른 LVTSCR 구조를 갖는 정전기방전보호회로를 도시한 구조단면도로서, 제4실시예에 따른 LVTSCR 구조 다수개가 제2확산영역(833)과 제1확산영역(838)을 서로 공유하는 구조이다.
도 12에 도시된 바와 같이, 정전기방전 보호 회로는 제1도전형의 반도체 기판(810), 반도체 기판(810)의 소정 영역에 형성된 제2도전형의 웰영역(820), 웰영역(820)의 선택된 표면 상에 적층된 게이트절연막(850)과 게이트전극(852), 웰영역(820)과 소정 거리 이격되어 반도체 기판(810) 내에 형성되고 접지(Vss)에 연결되면서 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역(838), 게이트전극(852) 일측의 웰영역(820) 내에 형성되면서 입출력패드(I/O pad)에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역(833), 및 게이트전극(852) 타측의 웰영역(820)에 형성되며 웰영역(820)에 의해 제1확산영역(838)과 이격되면서 저항소자(860)를 통해 접지(Vss)에 연결된 제1도전형의 제3확산영역(834)을 포함한다. 그리고, 접지(Vss)에 연결되는 양끝단의 p+ 확산영역(848)은 픽업영역이다.
도 12에서, 제1확산영역(838)과 제3확산영역(834)은 웰영역(820)에 의해 이격되어 형성되며, 제3확산영역(834)과 동일하게 게이트전극(852)은 저항소자(860)를 통해 접지(Vss)에 연결된다.
그리고, 제1도전형은 p형 불순물이 도핑된 것이고, 제2도전형은 n형 불순물이 도핑된 것으로, 제1확산영역(838)은 고농도의 n형 불순물(n+)이 도핑된 확산영역이고, 제2,3확산영역(833, 834)은 고농도의 p형 불순물(p+)이 도핑된 확산영역이다.
상기한 바와 같은 제8실시예에서, 소스에 해당하는 제3확산영역(834)은 웰영역(820)의 내부에 형성되어 일정한 저항값을 가지는 저항소자(860)를 통해 접지에 연결되어 있고, 제3확산영역(834)과 이격되어 형성된 제1확산영역(838)은 접지에 직접 연결되어 있다.
그리고, 드레인에 해당하는 제2확산영역(833)은 입출력패드에 직접 연결되고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 따른 LVTSCR 구조는 전류전도특성과 동작전압이 모두 우수한 특성을 보이므로 고속, 저전압, 고집적 반도체 회로의 정전기 방전 보호회로를 구현할 수 있는 효과가 있다.
또한, 단위면적당 전류전도효율이 높으므로 작은 면적으로 원하는 수준의 정전기방전 방지효과를 낼 수 있는 효과가 있으며, 더불어 정전기방전보호회로의 접합캐패시턴스가 소자의 면적에 비례하기 때문에 낮은 캐패시턴스를 가지는 정전기방전보호회로가 가능하므로 고속, 고밀도 반도체 회로를 구현할 수 있는 효과가 있다.

Claims (26)

  1. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역 내에 형성된 제1도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되며 상기 게이트전극과 공통으로 접지에 연결된 제2도전형의 제2확산영역; 및
    상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 반도체 기판과 상기 웰영역에 걸쳐서 형성되고 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역
    을 포함하는 정전기방전 보호 회로.
  2. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역 내에 형성된 제1도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되며 상기 게이트전극과 공통으로 접지에 연결된 제2도전형의 제2확산영역; 및
    상기 게이트전극 타측의 상기 반도체 기판 표면 아래에 형성되고 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역
    을 포함하는 정전기방전 보호 회로.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1확산영역은,
    상기 입출력패드에 직접 연결되는 것을 특징으로 하는 정전기방전 보호 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 저항소자는,
    금속, 폴리실리콘 또는 상기 반도체 기판 내에 형성된 확산영역인 것을 특징으로 하는 정전기방전 보호 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 제1도전형은 p형 불순물이 도핑된 것이고, 상기 제2도전형은 n형 불순물이 도핑된 것을 특징으로 하는 정전기방전 보호 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 저항소자의 저항값은 적어도 1Ω 이상인 것을 특징으로 하는 정전기방전 보호 회로.
  8. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되며 접지에 연결된 제2도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결된 제1도전형의 제2확산영역; 및
    상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 웰영역과 상기 반도체 기판에 걸쳐서 형성되고 저항소자를 통해 상기 접지에 연결된 제1도전형의 제3확산영역을 포함하며,
    상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 정전기방전 보호 회로.
  9. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성된 제2도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결된 제1도전형의 제2확산영역; 및
    상기 게이트전극 타측의 상기 웰영역에 형성되며 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 접지에 연결된 제1도전형의 제3확산영역을 포함하며,
    상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 정전기방전 보호 회로.
  10. 삭제
  11. 제8항 또는 제9항에 있어서,
    상기 저항소자는,
    금속, 폴리실리콘 또는 상기 반도체 기판 내에 형성된 확산영역인 것을 특징으로 하는 정전기방전 보호 회로.
  12. 제8항 또는 제9항에 있어서,
    상기 제1도전형은 p형 불순물이 도핑된 것이고, 상기 제2도전형은 n형 불순물이 도핑된 것을 특징으로 하는 정전기방전 보호 회로.
  13. 제8항 또는 제9항에 있어서,
    상기 저항소자의 저항값은 적어도 1Ω 이상인 것을 특징으로 하는 정전기방 전 보호 회로.
  14. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되어 상기 게이트전극과 공통으로 접지에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역; 및
    상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 반도체 기판과 상기 웰영역에 걸쳐서 형성되고 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역
    을 포함하는 정전기방전 보호 회로.
  15. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역과 일정거리 이격되어 상기 반도체 기판의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역 내에 형성되며 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 반도체 기판 표면 아래에 형성되어 상기 게이트전극과 공통으로 접지에 연결되며 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제2확산영역; 및
    상기 게이트전극 타측의 상기 반도체 기판 표면 아래에 형성되고 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 입출력패드에 연결된 제2도전형의 제3확산영역
    을 포함하는 정전기방전 보호 회로.
  16. 삭제
  17. 제14항 또는 제15항에 있어서,
    상기 제1확산영역은,
    상기 입출력패드에 직접 연결되는 것을 특징으로 하는 정전기방전 보호 회로.
  18. 제14항 또는 제15항에 있어서,
    상기 저항소자는,
    금속, 폴리실리콘 또는 상기 반도체 기판 내에 형성된 확산영역인 것을 특징으로 하는 정전기방전 보호 회로.
  19. 제14항 또는 제15항에 있어서,
    상기 제1도전형은 p형 불순물이 도핑된 것이고, 상기 제2도전형은 n형 불순물이 도핑된 것을 특징으로 하는 정전기방전 보호 회로.
  20. 제14항 또는 제15항에 있어서,
    상기 저항소자의 저항값은 적어도 1Ω 이상인 것을 특징으로 하는 정전기방전 보호 회로.
  21. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되고 접지에 연결되면서 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 웰영역 내에 형성되어 입출력패드에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역; 및
    상기 게이트전극 타측에서 상기 제1확산영역에 접하면서 상기 웰영역과 상기 반도체 기판에 걸쳐서 형성되고 저항소자를 통해 상기 접지에 연결된 제1도전형의 제3확산영역을 포함하며,
    상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 정전기방전 보호 회로.
  22. 제1도전형의 반도체 기판;
    상기 반도체 기판의 소정 영역에 형성된 제2도전형의 웰영역;
    상기 웰영역의 선택된 표면 상에 적층된 게이트절연막과 게이트전극;
    상기 웰영역과 소정 거리 이격되어 상기 반도체 기판 내에 형성되고 접지에 연결되면서 이웃한 트랜지스터가 서로 공유하는 제2도전형의 제1확산영역;
    상기 게이트전극 일측의 상기 웰영역 내에 형성되면서 입출력패드에 연결되고 이웃한 트랜지스터가 서로 공유하는 제1도전형의 제2확산영역; 및
    상기 게이트전극 타측의 상기 웰영역에 형성되며 상기 웰영역에 의해 상기 제1확산영역과 이격되면서 저항소자를 통해 접지에 연결된 제1도전형의 제3확산영역을 포함하며,
    상기 게이트전극은 상기 제3확산영역과 공통으로 상기 저항소자를 통해 상기 접지에 연결되는 정전기방전 보호 회로.
  23. 삭제
  24. 제21항 또는 제22항에 있어서,
    상기 저항소자는,
    금속, 폴리실리콘 또는 상기 반도체 기판 내에 형성된 확산영역인 것을 특징으로 하는 정전기방전 보호 회로.
  25. 제21항 또는 제22항에 있어서,
    상기 제1도전형은 p형 불순물이 도핑된 것이고, 상기 제2도전형은 n형 불순물이 도핑된 것을 특징으로 하는 정전기방전 보호 회로.
  26. 제21항 또는 제22항에 있어서,
    상기 저항소자의 저항값은 적어도 1Ω 이상인 것을 특징으로 하는 정전기방전 보호 회로.
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