KR100679533B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR100679533B1 KR100679533B1 KR1020040082647A KR20040082647A KR100679533B1 KR 100679533 B1 KR100679533 B1 KR 100679533B1 KR 1020040082647 A KR1020040082647 A KR 1020040082647A KR 20040082647 A KR20040082647 A KR 20040082647A KR 100679533 B1 KR100679533 B1 KR 100679533B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- semiconductor chip
- lead
- electrodes
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 137
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 6
- 238000005452 bending Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09263—Meander
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
본 발명의 목적은, 리드와 전극의 전기적 접속의 신뢰성을 높이는 것에 있다.
반도체 장치는, 다수의 리드(22)가 형성된 기판(20)과, 다수의 전극(14)을 갖는 면이 기판(20)에 대향되도록, 기판(20)에 탑재되어 이루어지는 반도체 칩(10)을 갖는다. 각각의 리드(22)는, 어느 하나의 전극(14)과 접합되는 제1 부분(24)과, 반도체 칩(10)과 오버랩되는 영역의 내측으로부터 외측으로 인출되는 제2 부분(26)을 포함한다. 제2 부분(26)은, 굴곡되어 전체적으로 기판(20)에 부착되어 이루어진다.
Description
도 1은, 본 발명의 제1 실시 형태에 관한 반도체 장치를 설명하는 도면,
도 2는, 도 1에 도시하는 반도체 장치의 II-II선 단면의 확대도,
도 3은, 반도체 장치에서 반도체 칩, 전극 및 리드의 위치 및 형상을 설명하는 도면,
도 4(A)는, 반도체 장치의 제조에 사용하는 기판과 반도체 칩의 설계상의 형상을 설명하는 도면이고, 도 4(B)는, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 5는, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 6은, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 7은, 본 발명의 제2 실시 형태에 관한 반도체 장치에서 반도체 칩, 전극 및 리드의 위치 및 형상을 설명하는 도면,
도 8(A)는, 반도체 장치의 제조에 사용하는 기판과 반도체 칩의 설계상의 형 상을 설명하는 도면이고, 도 8(B)는, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 9는, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 10은, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면,
도 11은, 본 실시 형태에 관한 반도체 장치가 장착된 전자 모듈을 도시하는 도면,
도 12는, 본 실시 형태에 관한 반도체 장치를 갖는 전자 기기를 도시하는 도면,
도 13은, 본 실시 형태에 관한 반도체 장치를 갖는 전자 기기를 도시하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 칩 12 : 집적 회로
14 : 전극 16 : 패시베이션막
18 : 언더필재 20 : 기판
22 : 리드 24 : 제1 부분
26 : 제2 부분 28 : 제3 부분
30 : 돌출부 32 : 제1 굴곡부
34 : 제2 굴곡부 40 : 리드
42 : 제1 부분 44 : 제2 부분
46 : 제3 부분 50 : 기판
본 발명은, 반도체 장치 및 그 제조 방법, 전자 모듈 및 전자 기기에 관한 것이다.
COF(Chip On Film)의 실장 형태에서는, 기판에 반도체 칩이 탑재되어 있다. 기판과 반도체 칩은, 열팽창 계수가 다르기 때문에, 기판에 형성된 리드와, 반도체 칩의 전극의 접합 부분에 스트레스가 생긴다. 스트레스에 의해서, 미세한 리드는 단선되기 쉽게 되기 때문에, 이것을 방지하는 것이 요구되고 있다. 또, 기판과 반도체 칩의 열팽창 계수에 차이가 있기 때문에, 리드와 전극이 크게 어긋나면 양호한 전기적 접속을 확보할 수 없다.
본 발명의 목적은, 리드와 전극의 전기적 접속의 신뢰성을 높이는 것에 있다.
(1) 본 발명에 관한 반도체 장치는, 다수의 리드가 형성된 기판과,
다수의 전극을 갖는 면이 상기 기판에 대향하도록, 상기 기판에 탑재되어 이루어지는 반도체 칩을 갖고,
각각의 상기 리드는, 어느 하나의 상기 전극과 접합되는 제1 부분과, 상기 반도체 칩과 오버랩되는 영역의 내측으로부터 외측으로 인출되는 제2 부분을 포함하며,
상기 제2 부분은, 굴곡되어 전체적으로 상기 기판에 부착되어 이루어진다. 본 발명에 의하면, 제2 부분이 굴곡되어 있기 때문에 단선되기 어렵게 되어 있다. 이것에 의해, 리드와 전극의 전기적 접속의 신뢰성을 높일 수 있다.
(2) 본 발명에 관한 반도체 장치는, 다수의 리드가 형성된 기판과,
다수의 전극을 갖는 면이 상기 기판에 대향되도록, 상기 기판에 탑재되어 이루어지는 반도체 칩을 갖고,
각각의 상기 리드는, 어느 하나의 상기 전극과 접합되는 제1 부분과, 상기 제1 부분으로부터 연속적으로 인출되는 제2 부분을 포함하며,
상기 제2 부분은, 굴곡되어 전체적으로 상기 기판에 부착되어 이루어진다. 본 발명에 의하면, 제2 부분이 굴곡되어 있기 때문에 단선되기 어렵게 되어 있다. 이것에 의해, 리드와 전극의 전기적 접속의 신뢰성을 높일 수 있다.
(3) 이 반도체 장치에 있어서,
상기 다수의 전극은, 상기 반도체 칩의 한 변을 따라서 배열되고,
각각의 상기 리드는, 상기 한 변과 교차하도록 배치되며,
접합된 상기 제1 부분 및 어느 하나의 상기 전극은, 상기 제1 부분이 상기 반도체 칩의 상기 한 변의 중앙 방향으로 어긋나도록 배치되어 있어도 된다.
(4) 이 반도체 장치에 있어서,
상기 제2 부분은, 상기 제1 부분으로부터, 상기 반도체 칩의 상기 한 변의 중앙으로부터 멀어지는 방향으로 돌출되도록 굴곡되어 있어도 된다.
(5) 이 반도체 장치에 있어서,
각각의 상기 리드는, 상기 제2 부분으로부터 연속적으로, 상기 제1 부분과는 반대 방향으로 연장되는 제3 부분을 또한 포함하며,
상기 제1 및 제3 부분은, 1개의 직선상을 연장하도록 배치되어 있어도 되다.
(6) 이 반도체 장치에 있어서,
각각의 상기 리드는, 상기 제2 부분으로부터 연속적으로, 상기 제1 부분과는 반대 방향으로 연장되는 제3 부분을 또한 포함하고,
상기 제1 부분은, 제1 직선상을 연장하도록 배치되며,
상기 제3 부분은, 상기 제1 직선으로부터 상기 제2 부분의 돌출 방향으로 평행하게 어긋난 제2 직선상을 연장하도록 배치되어 있어도 된다.
(7) 이 반도체 장치에 있어서,
상기 다수의 전극은, 갈지자 형상으로 배열되어 있어도 된다.
(8) 본 발명에 관한 전자 모듈은, 상기 반도체 장치가 장착되어 이루어진다.
(9) 본 발명에 관한 전자 기기는, 상기 반도체 장치를 갖는다.
(10) 본 발명에 관한 반도체 장치의 제조 방법은, (a) 다수의 리드가 형성된 기판과, 다수의 전극을 갖는 반도체를 칩을 가열하는 것,
(b) 각각의 상기 리드와 어느 하나의 상기 전극이 대향하도록, 상기 반도체 칩을 상기 기판에 탑재하는 것, 및,
(c) 상기 리드와 상기 전극을 접합하는 것을 포함하고,
상기 기판은, 상기 반도체 칩보다도, 선팽창율이 큰 재료로 형성되어 있고,
상기 (a) 공정에서, 상기 기판 및 상기 반도체 칩을, 각각, 가열 전후의 길이의 변화율이 동일하게 되는 온도로 가열한다. 본 발명에 의하면, 기판 및 반도체 칩을, 가열 전후의 길이의 변화율이 동일하게 되는 온도로 가열하기 때문에, 리드와 전극의 어긋남을 작게 할 수 있다. 이것에 의해, 리드와 전극의 전기적 접속의 신뢰성을 높일 수 있다.
(11) 본 발명에 관한 반도체 장치의 제조 방법은, (a) 다수의 리드가 형성된 기판과, 다수의 전극을 갖는 반도체 칩을 가열하는 동시에 팽창시키는 것,
(b) 각각의 상기 리드의 제1 부분과 어느 하나의 상기 전극이 대향하도록, 상기 반도체 칩을 상기 기판에 탑재하는 것,
(c) 각각의 상기 리드의 상기 제1 부분과 어느 하나의 상기 전극을 접합하는 것, 및,
(d) 상기 반도체 칩 및 상기 기판을 방열시키는 동시에 수축시키는 것을 포함하고,
각각의 상기 리드는, 상기 제1 부분으로부터 연속적으로 인출되는 제2 부분을 포함하며, 상기 제2 부분의 전체가 상기 기판에 부착되어 있고,
상기 (d) 공정은,
(d1) 상기 반도체 칩을 상기 기판보다도 큰 비율로 수축시키고, 그 수축력에 의해서, 어느 하나의 상기 전극에 접합된 상기 제1 부분을 통해서 상기 제2 부분으로 수축 방향의 힘을 가하여, 상기 제2 부분을 굴곡시키는 것, 및,
(d2) 상기 기판을 상기 반도체 칩보다도 큰 비율로 수축시키고, 그 수축력에 의해서, 상기 기판에 부착되는 상기 제2 부분에 수축 방향의 힘을 가하여, 상기 제2 부분을 굴곡시키는 것을 포함한다. 본 발명에 의하면, 제2 부분은, 굴곡되기 때문에 단선되기 어렵게 되어 있다. 이것에 의해, 리드와 전극의 전기적 접속의 신뢰성을 높일 수 있다.
(12) 이 반도체 장치의 제조 방법에 있어서,
상기 다수의 전극은, 상기 반도체 칩의 한 변을 따라서 배열되고,
상기 (b) 공정에서, 상기 리드를, 상기 한 변과 교차하도록 배치하며,
상기(d1) 및 상기 (d2)에서, 상기 제2 부분에, 상기 제1 부분으로부터, 상기 반도체 칩의 상기 한 변의 중앙으로부터 멀어지는 방향으로 돌출되는 돌출부를 형성하고,
상기 돌출부는, 그 돌출 방향으로 상기 제1 부분으로부터 굴곡되는 제1 굴곡부와, 상기 돌출 방향으로부터 되돌아가는 방향으로 굴곡되는 제2 굴곡부를 포함하며,
상기 (d1) 공정에서, 상기 제1 굴곡부를 형성하고,
상기 (d2) 공정에서, 상기 제2 굴곡부를 형성해도 된다.
(13) 이 반도체 장치의 제조 방법에 있어서,
상기 (b) 공정에서, 대향하는 상기 제1 부분 및 어느 하나의 상기 전극을, 상기 제1 부분이 상기 반도체 칩의 상기 한 변의 중앙 방향으로 어긋나도록 배치해도 된다.
(14) 이 반도체 장치의 제조 방법에 있어서,
대향하게 되는 상기 제1 부분 및 어느 하나의 상기 전극은, 가열 전에, 상기 제1 부분이 상기 반도체 칩의 상기 한 변의 중앙 방향으로 어긋나도록 미리 설계되어 이루어지고,
상기 (a) 공정에서, 상기 기판 및 상기 반도체 칩을, 각각, 가열 전후의 길이의 변화율이 동일하게 되는 온도로 가열해도 된다.
(15) 이 반도체 장치의 제조 방법에 있어서,
대향하게 되는 상기 제1 부분 및 어느 하나의 상기 전극은, 가열 전에, 폭 방향의 중심이 일치하도록 미리 설계되어 이루어지고,
상기 (a) 공정에서, 상기 제1 부분이 상기 반도체 칩의 상기 한 변의 중앙 방향으로 어긋나도록, 상기 기판 및 상기 반도체 칩을, 각각, 가열 전후의 길이의 변화율이 다른 온도로 가열해도 된다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 관한 반도체 장치를 설명하는 도면이다. 도 2는, 도 1에 도시하는 반도체 장치의 II-II선 단면의 확대도이다. 반도체 장치는, 반도체 칩(10)을 갖는다. 반도체 칩(10)은, 입방체여도 되고 직방체여도 된다. 반도체 칩(10)에는 집적 회로(12)가 형성되어 있다. 반도체 칩(10)은, 전극(14)을 갖는다. 다수의 전극(14)이, 반도체 칩(10)의 한 변을 따라서 배열되어 있다. 반도체 칩(10)의 한 변을 따라서 배열된 다수의 전극(14)은, 갈지자(zigzag) 형상으로 배열되어 있어도 된다. 전극(14)은, 패드 및 그 위에 설치된 범프여도 된다. 전극(14)은, 금이나 구리 등의 금속으로 형성되어 있다. 다수의 전극(14)은, 반도체 칩(10)의 내부에 전기적으로 접속되고, 2개 이상의 전극(14)(모든 전극(14) 또는 모두는 아니지만 다수의 전극(14))은, 집적 회로(12)에 전기적으로 접속되어 있다. 집적 회로(12)를 덮도록 패시베이션막(16)이 형성되어 있다. 전극(14)은, 패시베이션(16)으로부터 돌출되도록 형성되어 있다.
반도체 장치는, 기판(20)을 갖는다. 기판(20)은, 필름이나 플레이트여도 된다. 기판(20)은, 반도체 칩(10)보다도 열팽창율(예를 들면 선팽창율)이 큰 재료로 형성되어 있다. 기판(20)은, 반도체 칩(10)보다도 열전도율이 낮은 것 등의 이유로, 방열성이 낮아도 된다. 기판(20)은, 폴리이미드 수지 등의 수지로 형성되어 있어도 되고, 수지 등의 유기 재료 및 무기 재료의 혼합 재료로 형성되어도 된다.
기판(20)에는, 다수의 리드(22)가 형성되어 있다. 리드(22)는, 구리 등의 금속으로 형성되어 있다. 리드(22)(예를 들면 그 전체)와 기판(20)은 도시하지 않 은 접착제에 의해서 접착되어 있어도 되고, 접착제가 개재되지 않고 리드(22)(예를 들면 그 전체)가 기판(20)에 직접 부착되어 있어도 된다. 기판(20)은, 리드(22)가 연장되는 방향으로 평행한 선에 대해서, 선대칭의 형상이어도 된다.
기판(20)에 반도체 칩(10)이 탑재되어 있다. 반도체 칩(10)의 실장 형태는, COF(Chip On Film)이어도 된다. 반도체 칩(10)의 전극(14)을 갖는 면이 기판(20)에 대향되어 있다. 반도체 칩(10)과 기판(20)의 사이에는 언더필재(18)가 설치되어도 된다. 리드(22)와 전극(14)은 전기적으로 접속되어 있다. 리드(22)와 전극(14)은 대향하고 있다. 리드(22) 및 전극(14)의 적어도 한쪽은 변형되어 있어도 되고, 리드(22) 및 전극(14) 중 어느 한쪽이 다른쪽으로 들어가 있어도 된다. 리드(22)는, 반도체 칩(10)의 한 변(다수의 전극(14)이 배열된 한 변)과 교차(예를 들면 직교)하도록 배치된다.
리드(22)의 제1 부분(24)은, 전극(14)과 접합된다. 접합이란, 제1 부분(24) 및 전극(14)의 재료로 이루어지는 금속 공정(共晶)을 형성하는 접합뿐만 아니라, 제1 부분(24) 및 전극(14) 사이에 도전 입자가 개재되는 접합도 포함한다. 리드(22)의 제2 부분(26)은, 제1 부분(24)으로부터 연속적으로 인출된다. 제2 부분(26)은, 반도체 칩(1)과 오버랩되는 영역의 내측으로부터 외측으로 인출된다. 제2 부분(26)은 전체적으로 기판(20)에 부착되어 있다. 제2 부분(26)은 굴곡되어 있다. 리드(22)의 제3 부분(28)은, 제2 부분(26)으로부터 연속적으로, 제1 부분(24)과는 반대 방향으로 연장된다.
도 3은, 반도체 장치에서 반도체 칩, 전극 및 리드의 위치 및 형상을 설명하 는 도면이다. 도 3에서, 직선(L1)은, 전극(14)의 중간을 통과하는 직선으로 다수의 전극(14)의 피치를 규정하기 위한 직선이다. 직선(L2)은, 직선(L1)으로부터, 반도체 칩(10)의 한 변의 중앙 방향으로 평행하게 어긋나는 직선이다. 제1 부분(24)은, 직선(L2) 상을 연장하도록 배치되어 있다. 제2 부분(26)은, 제1 부분(24)으로부터, 직선(L2)으로부터 멀어지는 방향으로 직선(L1)의 방향으로 굴곡되고, 다시, 직선(L2)의 방향으로 되돌아가도록 굴곡되어 있다. 제2 부분(26)은, 제1 부분(24)으로부터, 직선(L1)을 넘도록 연장해도 된다. 즉, 제2 부분(26)은, 제1 부분(24)의 전극(14)으로부터의 어긋남량(피치(P1))보다도 크게 제1 부분(24)으로부터 돌출되어도 된다.
제2 부분(26)은, 제1 부분(24)으로부터, 반도체 칩(10)의 한 변의 중앙으로부터 멀어지는 방향(도 3에서는 우측 방향)으로 돌출되도록 굴곡되어 이루어진다. 중앙으로부터 멀어지는 방향은, 반도체 칩(10)의 한 변의 양단 중, 제1 부분(24)에 가까운 한쪽의 단부에 접근하는 방향이기도 하다. 접합된 제1 부분(24) 및 전극(14)은, 제1 부분(24)이 반도체 칩(10)의 한 변의 중앙 방향으로 어긋나도록 배치되어 이루어진다. 제2 부분(26)의 돌출부(30)는, 전극(14)의 측단(제2 부분(26)의 돌출 방향의 측단)으로부터, 직선(L1)에 평행하게 그어진 직선(L3)을 넘지 않도록 되어 있다. 즉, 제2 부분(26)은, 이웃끼리의 전극(14)간의 영역에 도달하지 않기 때문에, 이웃의 전극(14)과 접촉하지 않게 되어 있다.
또한, 돌출부(30)는, 그 돌출 방향으로 제1 부분(24)으로부터 굴곡되는 제1 굴곡부(32)를 포함한다. 돌출부(30)는, 그 돌출 방향으로부터 되돌아가는 방향으로 굴곡되는 제2 굴곡부(34)를 포함한다. 제3 부분(28)은, 직선(L2) 상을 연장하도록 배치되어 있다. 전극(14)과 제1 부분(24)의 피치(P1)와, 제2 부분(26)의 돌출부(30)와 제3 부분(28)의 피치(P2)는,
P1<P2
이어도 되고,
P1≤P2/2
이어도 된다.
본 실시 형태에 의하면, 리드(22)의 제2 부분(26)이 굴곡되어 있기 때문에 단선되기 어렵게 되어 있다. 이것에 의해, 리드(22) 및 전극(14)의 전기적 접속의 신뢰성을 높일 수 있다.
다음에, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명한다. 도 4(A)는, 반도체 장치의 제조에 사용하는 기판과 반도체 칩의 설계상의 형상을 설명하는 도면이다. 또한, 도 4(A)에는, 기판(20)은, 도 1에 일점쇄선으로 둘러싸인 영역만이 도시되어 있고, 이것은 이하의 도면에서도 동일하다.
설계상의 반도체 칩(10) 및 전극(14)에 대한 설명은 상술한 바와 같다. 한편, 설계상의 리드(22)에는, 상술한 바와 같은 굴곡이 형성되어 있지 않다. 또, 대향하게 되는 제1 부분(24) 및 전극(14)은, 제1 부분(24)이 반도체 칩(10)의 한 변의 중앙 방향으로 어긋나도록 미리 설계되어 있다. 이 점은, 상술한 바와 같다.
도 4(B)는, 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시 형태에서는, 다수의 리드(22)가 형성된 기판(20)과, 다수의 전극(14)을 갖는 반도체 칩(10)을 가열한다. 그리고, 기판(20) 및 반도체 칩(10)을 팽창시킨다. 여기서, 기판(20)은, 반도체 칩(10)보다도 선팽창율이 큰 재료로 형성되어 있다. 예를 들면 기판(20)이 수지로 형성되고, 반도체 칩(10)은 실리콘으로 형성되어 있다. 따라서, 동일 온도로 가열하면, 기판(20) 및 반도체 칩(10)은 동일 비율로 팽창하지만, 본 실시 형태에서는, 반도체 칩(10)을 기판(20)보다도 고온으로 가열한다. 상세하게는, 기판(20) 및 반도체 칩(10)을, 각각, 가열 전후의 길이의 변화율이 동일하게 되는 온도로 가열한다. 상세하게는, 기판(20)을 100℃ 정도로, 반도체 칩(10)을 400℃ 정도로 가열한다. 이렇게 함으로써, 도 4(A) 및 도 4(B)를 비교하여 명확하게 알 수 있는 바와 같이, 설계상의, 전극(14) 및 리드(22)의 위치 관계를 유지할 수 있다. 즉, 대향하는 제1 부분(24) 및 전극(14)을, 제1 부분(24)이 반도체 칩(10)의 한 변의 중앙 방향으로 어긋나도록 배치할 수 있다. 본 실시 형태에 의하면, 기판(20) 및 반도체 칩(10)을, 가열 전후의 길이의 변화율이 동일하게 되는 온도로 가열하기 때문에, 리드(22) 및 전극(14)의 설계상의 위치로부터의 어긋남을 작게 할 수 있다. 이것에 의해, 리드(22) 및 전극(14)의 전기적 접속의 신뢰성을 높일 수 있다.
본 실시 형태에서는, 각각의 리드(22)와 어느 하나의 전극(14)이 대향하도 록, 반도체 칩(10)을 기판(20)에 탑재한다. 또, 리드(22)와 전극(14)을 접합한다. 접합에는, 금속 접합을 적용해도 되고, 접착제를 사용해도 되며, 제1 부분(24)과 전극(14) 사이에 도전 입자를 개재시켜도 된다. 전극(14)과 제1 부분(24)은 고정되어 있어도 된다.
계속해서, 반도체 칩(10) 및 기판(20)을 방열시키는 동시에 수축시킨다. 이 공정은, 도 5 및 도 6에 도시하는 공정을 포함해도 된다.
도 5에 도시하는 바와 같이, 먼저, 반도체 칩(10)을 기판(20)보다도 큰 비율로 수축시킨다. 그 수축력에 의해서, 어느 하나의 전극(14)에 접합된 제1 부분(24)을 통해서 제2 부분(26)에 수축 방향의 힘을 가한다. 이렇게 해서, 제2 부분(26)을 굴곡시킨다. 상세하게는, 돌출부(30)(도 3 참조)의 돌출 방향으로 제1 부분(24)으로부터 굴곡되는 제1 굴곡부(32)를 형성한다.
그 후, 도 6에 도시하는 바와 같이, 기판(20)을 반도체 칩(10)보다도 큰 비율로 수축시키고, 그 수축력에 의해서, 기판(20)에 부착되는 제2 부분(26)에 수축 방향의 힘을 가한다. 이렇게 해서, 제2 부분(26)을 굴곡시킨다. 상세하게는, 돌출부(30)(도 3 참조)의 돌출 방향으로부터 되돌아가는 방향으로 굴곡되는 제2 굴곡부(34)를 형성한다.
본 실시 형태에 관한 반도체 장치의 제조 방법은, 상술한 반도체 장치의 설명으로부터 도출할 수 있는 프로세스를 포함해도 된다. 본 실시 형태에 의하면, 리드(22)의 제2 부분(26)은, 굴곡되기 때문에 단선되기 어렵게 되어 있다. 이것에 의해, 리드(22) 및 전극(14)의 전기적 접속의 신뢰성을 높일 수 있다.
(제2 실시 형태)
도 7은, 본 발명의 제2 실시 형태에 관한 반도체 장치를 설명하는 도면이다. 도 7에 도시하는 예는, 도 3에 도시하는 예의 변형예이다. 도 7에서, 반도체 칩(10) 및 전극(14)에 대해서는, 제1 실시 형태에서 설명한 내용이 해당된다. 리드(40)의 제1 부분(42)은, 전극(14)과 접합된다. 리드(40)의 제2 부분(44)은, 제1 부분(42)으로부터 연속적으로 인출된다. 리드(40)는, 제2 부분(44)으로부터 연속적으로, 제1 부분(42)과는 반대 방향으로 연장되는 제3 부분(46)을 또한 포함한다. 제1 부분(42)은, 제1 직선(L11) 상을 연장하도록 배치된다. 제3 부분(46)은, 제2 직선(L12) 상을 연장하도록 배치되어 이루어진다. 제2 직선(L12)은, 제1 직선(L11
)으로부터 제2 부분(44)의 돌출 방향으로 평행하게 어긋난 직선이다. 리드(40)에 대한 그 밖의 상세한 설명은, 제1 실시 형태에서 설명한 리드(22)의 내용이 해당된다.
다음에, 본 실시 형태에 관한 반도체 장치의 제조 방법을 설명한다. 도 8(A)는, 반도체 장치의 제조에 사용하는 기판과 반도체 칩의 설계상의 형상을 설명하는 도면이다.
설계상의 반도체 칩(10) 및 전극(14)에 대한 설명은 상술한 바와 같다. 한편, 설계상의 리드(40)에는, 도 7에 도시하는 굴곡이 형성되어 있지 않다. 또, 대향하게 되는 제1 부분(42) 및 전극(14)은, 폭 방향의 중심이 일치하도록 미리 설계되어 있다.
도 8(B)는, 본 실시 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시 형태에서도, 다수의 리드(40)가 형성된 기판(50)과, 다수의 전극(14)을 갖는 반도체 칩(10)을 가열한다. 그리고, 기판(50) 및 반도체 칩(10)을 팽창시킨다. 본 실시 형태에서는, 제1 실시 형태와 달리, 제1 부분(42)이 반도체 칩(10)의 한 변의 중앙 방향으로 어긋나도록, 기판(50) 및 반도체 칩(10)을, 각각, 가열 전후의 길이의 변화율이 다른 온도로 가열한다. 예를 들면, 기판(50)을, 제1 실시 형태와 비교하면 낮은 온도로 가열한다. 이렇게 함으로써, 도 8(A) 및 도 8(B)를 비교하여 명확하게 알 수 있는 바와 같이, 전극(14) 및 리드(40)의 위치를 어긋나게 할 수 있다. 그 효과는, 제1 실시 형태에서 설명한 바와 같다.
본 실시 형태에서도, 각각의 리드(40)와 어느 하나의 전극(14)이 대향하도록, 반도체 칩(10)을 기판(50)에 탑재한다. 또, 리드(40)와 전극(14)을 접합한다.
계속해서, 반도체 칩(10) 및 기판(50)을 방열시키는 동시에 수축시킨다. 이 공정은, 도 9 및 도 10에 도시하는 공정을 포함해도 된다.
도 9에 도시하는 바와 같이, 먼저, 반도체 칩(10)을 기판(50)보다도 큰 비율로 수축시킨다. 그 수축력에 의해서, 어느 하나의 전극(14)에 접합된 제1 부분(42)을 통해서 제2 부분(44)에 수축 방향의 힘을 가한다. 이렇게 해서, 제2 부분(44)을 굴곡시킨다.
그 후, 도 10에 도시하는 바와 같이, 기판(50)을 반도체 칩(10)보다도 큰 비율로 수축시키고, 그 수축력에 의해서, 기판(50)에 부착되는 제2 부분(44)에 수축 방향의 힘을 가한다. 이렇게 해서, 제2 부분(44)을 굴곡시킨다. 이 굴곡은, 제1 실시 형태에서의 굴곡보다도 작다. 그 이유는, 기판(50)의 팽창이, 제1 실시 형태의 기판(20)에 비해서 작기 때문에, 수축도 작기 때문이다. 이 차이에 의해서, 본 실시 형태와 제1 실시 형태의 상이점이 생긴다. 그 밖의 내용은, 제1 실시 형태에서 설명한 내용이 해당된다.
도 11에는, 상술한 실시 형태에서 설명한 반도체 장치(1)가 장착된 전자 모듈(예를 들면 액정 모듈)(1000)이 도시되어 있다. 이 반도체 장치를 갖는 전자 기기로서, 도 12에는 노트형 퍼스널 컴퓨터(2000)가 도시되고, 도 13에는 휴대전화(3000)가 도시되어 있다.
본 발명은, 상술한 실시 형태에 한정되는 것이 아니라, 여러가지의 변형이 가능하다. 예를 들면, 본 발명은, 실시 형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또, 본 발명은, 실시 형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또, 본 발명은, 실시 형태에서 설명한 구성과 동일한 작용 효과를 이루는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또, 본 발명은, 실시 형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 기술적 사항 중 어느 하나를 한정적으로 제외한 내용을 포함한다. 혹은, 본 발명은, 상술한 실시 형태로부터 공지 기술을 한정적으로 제외한 내용을 포함한다.
본 발명에 의해, 리드와 전극의 전기적 접속의 신뢰성을 높인 반도체 장치 및 그 제조 방법, 전자 모듈 및 전자 기기가 제공된다.
Claims (15)
- 삭제
- 다수의 리드가 형성된 기판과,다수의 전극을 갖는 면이 상기 기판에 대향되도록, 상기 기판에 탑재되어 이루어지는 반도체 칩을 갖고,각각의 상기 리드는, 어느 하나의 상기 전극과 접합되는 제1 부분과, 상기 제1 부분으로부터 연속적으로 인출되는 제2 부분을 포함하며,상기 제2 부분은, 굴곡되어 전체적으로 상기 기판에 부착되어 이루어지는 반도체 장치.
- 제2항에 있어서,상기 다수의 전극은, 상기 반도체 칩의 한 변을 따라서 배열되고,각각의 상기 리드는, 상기 한 변과 교차하도록 배치되며,접합된 상기 제1 부분 및 어느 하나의 상기 전극은, 상기 제1 부분이 상기 반도체 칩의 상기 한 변의 중앙 방향으로 어긋나도록 배치되어 이루어지는 반도체 장치.
- 제3항에 있어서,상기 제2 부분은, 상기 제1 부분으로부터, 상기 반도체 칩의 상기 한 변의 중앙으로부터 멀어지는 방향으로 돌출되도록 굴곡되어 이루어지는 반도체 장치.
- 제4항에 있어서,각각의 상기 리드는, 상기 제2 부분으로부터 연속적으로, 상기 제1 부분과는 반대 방향으로 연장되는 제3 부분을 또한 포함하고,상기 제1 및 제3 부분은, 1개의 직선상을 연장하도록 배치되어 이루어지는 반도체 장치.
- 제4항에 있어서,각각의 상기 리드는, 상기 제2 부분으로부터 연속적으로, 상기 제1 부분과는 반대 방향으로 연장되는 제3 부분을 또한 포함하고,상기 제1 부분은, 제1 직선상을 연장하도록 배치되며,상기 제3 부분은, 상기 제1 직선으로부터 상기 제2 부분의 돌출 방향으로 평행하게 어긋난 제2 직선상을 연장하도록 배치되어 이루어지는 반도체 장치.
- 제3항에 있어서,상기 다수의 전극은, 갈지자 형상으로 배열되어 이루어지는 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003358077A JP3736638B2 (ja) | 2003-10-17 | 2003-10-17 | 半導体装置、電子モジュール及び電子機器 |
JPJP-P-2003-00358077 | 2003-10-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050037384A KR20050037384A (ko) | 2005-04-21 |
KR100679533B1 true KR100679533B1 (ko) | 2007-02-07 |
Family
ID=34614774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040082647A KR100679533B1 (ko) | 2003-10-17 | 2004-10-15 | 반도체 장치 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7307339B2 (ko) |
JP (1) | JP3736638B2 (ko) |
KR (1) | KR100679533B1 (ko) |
CN (1) | CN1332444C (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3736638B2 (ja) * | 2003-10-17 | 2006-01-18 | セイコーエプソン株式会社 | 半導体装置、電子モジュール及び電子機器 |
KR20120032293A (ko) * | 2010-09-28 | 2012-04-05 | 삼성전자주식회사 | 반도체 패키지 |
JP6182928B2 (ja) * | 2013-03-27 | 2017-08-23 | セイコーエプソン株式会社 | 半導体装置 |
KR102051122B1 (ko) * | 2013-06-18 | 2019-12-02 | 삼성전자주식회사 | 표시 장치 |
CN105470229A (zh) * | 2015-12-26 | 2016-04-06 | 中国电子科技集团公司第十三研究所 | 一种用于微波器件表贴封装的外壳引线及其连接结构 |
TWI646877B (zh) * | 2018-03-12 | 2019-01-01 | Chipbond Technology Corporation | 軟性電路基板之佈線結構 |
KR20220029128A (ko) | 2020-09-01 | 2022-03-08 | 삼성전자주식회사 | 반도체 패키지 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04287937A (ja) | 1991-02-26 | 1992-10-13 | Sony Corp | プリント配線板 |
JP3203889B2 (ja) | 1993-07-12 | 2001-08-27 | 株式会社デンソー | 半導体装置 |
JPH09129686A (ja) * | 1995-11-06 | 1997-05-16 | Toshiba Microelectron Corp | テープキャリヤ及びその実装構造 |
JP3487173B2 (ja) * | 1997-05-26 | 2004-01-13 | セイコーエプソン株式会社 | Tab用テープキャリア、集積回路装置及び電子機器 |
JP3380151B2 (ja) | 1997-12-22 | 2003-02-24 | 新光電気工業株式会社 | 多層回路基板 |
JP2001326243A (ja) | 2000-03-10 | 2001-11-22 | Seiko Epson Corp | 半導体装置の製造方法 |
JP3536023B2 (ja) * | 2000-10-13 | 2004-06-07 | シャープ株式会社 | Cof用テープキャリアおよびこれを用いて製造されるcof構造の半導体装置 |
JP4572465B2 (ja) | 2000-12-15 | 2010-11-04 | 株式会社村田製作所 | 電子部品装置の製造方法 |
US6699732B2 (en) * | 2002-04-17 | 2004-03-02 | Celerity Research Pte. Ltd. | Pitch compensation in flip-chip packaging |
JP4271435B2 (ja) | 2002-12-09 | 2009-06-03 | シャープ株式会社 | 半導体装置 |
KR100549409B1 (ko) * | 2003-03-11 | 2006-02-08 | 삼성전자주식회사 | 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 |
JP3736638B2 (ja) * | 2003-10-17 | 2006-01-18 | セイコーエプソン株式会社 | 半導体装置、電子モジュール及び電子機器 |
-
2003
- 2003-10-17 JP JP2003358077A patent/JP3736638B2/ja not_active Expired - Fee Related
-
2004
- 2004-10-08 US US10/960,099 patent/US7307339B2/en not_active Expired - Fee Related
- 2004-10-15 KR KR1020040082647A patent/KR100679533B1/ko not_active IP Right Cessation
- 2004-10-18 CN CNB2004100852826A patent/CN1332444C/zh not_active Expired - Fee Related
-
2007
- 2007-10-29 US US11/976,899 patent/US20080064140A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2005123464A (ja) | 2005-05-12 |
US20080064140A1 (en) | 2008-03-13 |
US7307339B2 (en) | 2007-12-11 |
CN1332444C (zh) | 2007-08-15 |
JP3736638B2 (ja) | 2006-01-18 |
KR20050037384A (ko) | 2005-04-21 |
US20050116339A1 (en) | 2005-06-02 |
CN1610107A (zh) | 2005-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100408616B1 (ko) | 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말 | |
US7193328B2 (en) | Semiconductor device | |
JP3640155B2 (ja) | 可撓性配線基板、フィルムキャリア、テープ状半導体装置、半導体装置、回路基板並びに電子機器 | |
US20080064140A1 (en) | Semiconductor device having curved leads offset from the center of bonding pads | |
US6872081B2 (en) | Electronic device, method of manufacturing the same and method of designing the same, and circuit board and electronic instrument | |
US6410364B1 (en) | Semiconductor device, method of connecting a semiconductor chip, circuit board, and electronic equipment | |
JP4975584B2 (ja) | 半導体装置及び半導体装置の製造方法。 | |
KR100802487B1 (ko) | 반도체 장치 | |
US7247936B2 (en) | Tape circuit substrate having wavy beam leads and semiconductor chip package using the same | |
JP3807502B2 (ja) | 半導体装置の製造方法 | |
US10211118B2 (en) | Semiconductor module | |
JPH10135408A (ja) | 回路基板および半導体装置 | |
JP3698155B2 (ja) | 半導体装置及びその製造方法、電子モジュール並びに電子機器 | |
US7042069B2 (en) | Semiconductor device and method of manufacturing same, wiring board, electronic module, and electronic instrument | |
JP7454345B2 (ja) | 半導体装置及びその製造方法、ならびに電子機器 | |
US20230105252A1 (en) | Interposer and substrate module | |
JP2007150335A (ja) | 半導体装置 | |
US20050127523A1 (en) | Semiconductor device, method of manufacturing semiconductor device, semiconductor chip, electronic module and electronic equipment | |
JP2004007024A (ja) | 半導体装置 | |
JP4328978B2 (ja) | 半導体装置の製造方法 | |
JP4273352B2 (ja) | 半導体装置の製造方法 | |
JPH05226415A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |