KR100677196B1

KR100677196B1 - Chip test apparatus for digital tv and control method thereof

Info

Publication number: KR100677196B1
Application number: KR1020000003210A
Authority: KR
Inventors: 박희수; 이건일
Original assignee: 엘지전자 주식회사
Priority date: 2000-01-24
Filing date: 2000-01-24
Publication date: 2007-02-05
Also published as: KR20010074325A

Abstract

본 발명은 디지탈 티브이의 칩 테스트장치 및 그의 제어 방법에 관한 것으로, 종래 기술에 있어서 비디오칩셋의 설계와 디지탈 티브이의 시스템 설계를 동시에 수행함에 따라 상기 비디오칩셋의 에뮬레이션시 사용한 중앙 처리 장치의 스펙(Specification)과 실제 사용되는 중앙 처리 장치의 스펙이 서로 일치하지 않는 경우 인터페이스중에 오류가 발생하여 정상적인 동작이 이루어지지 않으며, 이에 상기 비디오칩셋 설계 또는 디지탈 티브이의 시스템 설계에 지연이 발생하여 전체적인 개발 비용이 상승하게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 중앙 처리 장치의 동작 주파수를 선택적으로 낮은 주파수로 동작시켜 정상 동작 속도에 비해 매우 낮은 주파수로 동작하는 비디오칩셋 에뮬레이터와 인터페이스함으로써, 실제 사용되는 중앙 처리 장치의 스펙에 맞춰 상기 비디오칩셋의 기능과 특성을 검증함과 아울러 호스트 인터페이스와 소프트웨어를 사전에 체크하여 실제 적용시의 인터페이스 오류를 방지하여 정상적인 동작을 보장할 수 있으며, 또한, 비디오칩셋 설계 및 디지탈 티브이 시스템 설계의 지연을 방지하여 전체적인 개발 비용을 절감하는 효과가 있다.The present invention relates to a digital TV chip test apparatus and a control method thereof. In the related art, a design of a central processing unit used in emulation of the video chipset is performed by simultaneously designing a video chip set and a system design of a digital TV. ) And the actual specifications of the central processing unit do not coincide with each other, an error occurs during the interface, and normal operation is not performed. Therefore, a delay occurs in the design of the video chipset or the system of the digital TV, and the overall development cost increases. There was a problem. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, by operating the operating frequency of the central processing unit selectively at a low frequency to interface with a video chipset emulator operating at a very low frequency compared to the normal operating speed In addition, the functions and characteristics of the video chipset may be verified according to the specifications of the central processing unit used, and the host interface and the software may be checked in advance to prevent the interface error during the actual application, thereby ensuring normal operation. This reduces the overall development cost by avoiding delays in video chipset design and digital TV system design.

Description

디지탈 티브이의 칩 테스트장치 및 그의 제어 방법{CHIP TEST APPARATUS FOR DIGITAL TV AND CONTROL METHOD THEREOF}CHIP TEST APPARATUS FOR DIGITAL TV AND CONTROL METHOD THEREOF

도 1은 본 발명 디지탈 티브이의 칩 테스트장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a chip test apparatus of the present invention digital TV.

도 2는 도 1에서 내부 클럭 발생기의 구성을 보인 블록도.FIG. 2 is a block diagram illustrating a configuration of an internal clock generator in FIG. 1. FIG.

도 3은 도 1에서 중앙 처리 장치의 제어 동작을 보인 흐름도.3 is a flowchart illustrating a control operation of the central processing unit in FIG. 1.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 중앙 처리 장치 20 : 시스템 클럭 발생기10: central processing unit 20: system clock generator

30 : 테스트 클럭 발생기 40 : 내부 클럭 발생기30: test clock generator 40: internal clock generator

50 : 이더넷 제어기 60 : 롬50: Ethernet controller 60: ROM

70 : 램 80 : 버퍼70: RAM 80: Buffer

90 : 인터페이스 100 : 에뮬레이션 클럭 발생기90: interface 100: emulation clock generator

110 : 에뮬레이터110: Emulator

본 발명은 디지탈 티브이의 칩 테스트장치 및 그의 제어 방법에 관한 것으로, 특히 디지탈 티브이용으로 개발된 집적회로를 에뮬레이션하는 장치에 있어서 개발중인 디지탈 티브이용 칩의 에뮬레이터와 중앙 처리 장치를 인터페이스하여 상기 칩의 기능과 특성을 검증함과 아울러 호스트 인터페이스와 소프트웨어를 사전에 체크할 수 있도록 한 디지탈 티브이의 칩 테스트장치 및 그의 제어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip test apparatus for digital TVs and a control method thereof, and more particularly, to an emulator for an integrated circuit developed for digital TVs. The present invention relates to a digital TV chip test apparatus and a control method thereof, which verify function and characteristics, and check a host interface and software in advance.

최근 차세대 디지탈 티브이에 사용하는 집적회로는 개발과정에서 시스템에 적용되는 중앙 처리 장치와의 호스트 인터페이스를 가지고 있다.Recently, integrated circuits used in next generation digital TVs have a host interface with a central processing unit applied to the system during development.

여기서, 108㎒의 동기 클럭(SYN_CLK)과 54㎒의 동작 클럭(VD_CLK)으로 동작하는 비디오칩셋의 경우, 상기 비디오칩셋의 칩설계 툴인 에이치디엘(HDL : Hardware Description Language)코드를 다운로드하여 칩의 기능과 특성을 검증할 수 있는 퀵턴(Quickturn) 에뮬레이터상에서 전기적인 특성으로 인하여 실제 클럭 주파수보다 100배이상 낮은 클럭인 최대 1㎒의 동기 클럭과 500㎑의 동작 클럭(VD_CLK)으로 동작하게 된다.Here, in the case of a video chipset operating with a 108 MHz synchronous clock (SYN_CLK) and a 54 MHz operating clock (VD_CLK), the function of the chip is downloaded by downloading HDL code, which is a chip design tool of the video chipset. Due to the electrical characteristics on the Quickturn emulator, which can verify the overclocking characteristics, it operates with a synchronous clock of up to 1MHz, which is a clock 100 times lower than the actual clock frequency, and an operating clock of 500kHz (VD_CLK).

일반적으로 디지탈 티브이에 적용되는 중앙 처리 장치는 40㎒의 주파수로 동작하며, 시스템 버스를 통해 상기 비디오칩셋과 인터페이스하게 되며, 이에 상기 에뮬레이션을 하기 위하여 에뮬레이터와 인터페이스하는 중앙 처리 장치의 시스템 주파수를 상기 에뮬레이션 주파수에 일치시키게 된다.In general, the central processing unit applied to the digital TV operates at a frequency of 40 MHz, and interfaces with the video chipset through a system bus, thereby emulating the system frequency of the central processing unit interfacing with the emulator for the emulation. To match the frequency.

따라서, 상기 디지탈 티브이용 비디오칩셋을 테스트하고자 하는 경우, 많은 프로그램 입출력 포트를 갖는 8비트 또는 16비트 마이크로 컴퓨터를 이용하여 어드레스/데이터 제어신호를 발생시키거나 매우 낮은 주파수에서 동작하는 내장형 중앙 처리 장치(Embeded CPU)를 사용하여 에뮬레이션을 수행하였다.Therefore, when testing the video chipset for digital TV, an embedded central processing unit that generates an address / data control signal using an 8-bit or 16-bit microcomputer having many program input / output ports or operates at a very low frequency ( Emulation was performed using an Embeded CPU.

상기와 같이 종래의 기술에 있어서 비디오칩셋의 설계와 디지탈 티브이의 시스템 설계를 동시에 수행함에 따라 상기 비디오칩셋의 에뮬레이션시 사용한 중앙 처리 장치의 스펙(Specification)과 실제 사용되는 중앙 처리 장치의 스펙이 서로 일치하지 않는 경우 인터페이스중에 오류가 발생하여 정상적인 동작이 이루어지지 않으며, 이에 상기 비디오칩셋 설계 또는 디지탈 티브이의 시스템 설계에 지연이 발생하여 전체적인 개발 비용이 상승하게 되는 문제점이 있었다.As described above, the design of the video chipset and the system of the digital TV are simultaneously performed in the prior art, so that the specifications of the central processing unit used in emulation of the video chipset and the specifications of the central processing unit actually used coincide with each other. If not, an error occurs during the interface, and thus, normal operation is not performed. Accordingly, a delay occurs in the video chipset design or the system design of the digital TV, resulting in an increase in the overall development cost.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로,실제 동작 속도에 비해 매우 낮은 주파수로 동작하는 디지탈 티브이용 칩 에뮬레이터와 주파수 선택 스위치를 통해 선택적으로 낮은 주파수로 동작하는 중앙 처리 장치를 인터페이스하여 상기 칩의 기능과 특성을 평가하도록 한 디지탈 티브이의 칩 테스트장치 및 그의 제어 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the central processing to selectively operate at a low frequency through the digital TV chip emulator and the frequency selection switch operating at a very low frequency compared to the actual operation speed It is an object of the present invention to provide a digital TV chip test apparatus and a control method thereof, by which a device is interfaced to evaluate the function and characteristics of the chip.

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 정상적인 동작 클럭을 발생하는 시스템 클럭 발생기와; 에뮬레이션하기 위한 테스트 클럭을 발생하는 테스트 클럭 발생기와; 선택신호에 의해 상기 시스템 클럭 발생기와 테스트 클럭 발생기에서 발생된 클럭을 선택하여 내부 클럭으로 출력하는 내부 클럭 발생기와; 프로그램 데이터 및 연산한 결과 데이터를 저장하는 저장부와; 전반적인 시스템 동작을 제어하며, 동작 모드에 따라 상기 내부 클럭 발생기를 통해 내부 클럭을 가변 제어하는 중앙 처리 장치로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is a system clock generator for generating a normal operation clock; A test clock generator for generating a test clock for emulation; An internal clock generator which selects a clock generated by the system clock generator and a test clock generator by a selection signal and outputs the internal clock; A storage unit for storing program data and calculation result data; It is characterized by consisting of a central processing unit that controls the overall system operation, and variably control the internal clock through the internal clock generator according to the operation mode.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지탈 티브이의 칩 테스트 방법은, 에뮬레이션동작 모드인지, 정상동작 모드인지 판단하는 단계와, 상기 판단결과에 근거하여 상기 에뮬레이션동작을 수행하기 위해 필요한 시스템클럭과 상기 정상동작을 수행하기 위해 필요한 시스템클럭을 선택하는 단계와, 상기 선택된 클럭을 시스템 내부에서 사용하기 위해 필요한 내부클럭으로 만들어 출력하는 단계를 포함하여 구성된 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a chip test method of a digital TV according to the present invention, including determining whether the emulation operation mode is a normal operation mode, and performing a system clock necessary for performing the emulation operation based on the determination result. And selecting a system clock necessary for performing the normal operation, and outputting the selected clock as an internal clock required for use in the system.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 1은 본 발명 디지탈 티브이의 칩 테스트장치의 구성을 보인 블록도로서, 이에 도시한 바와 같이 입력되는 내부 클럭에 의해 시스템 버스(1)를 통해 전반적인 시스템 동작을 제어하며, 동작 모드에 따라 상기 내부 클럭의 속도를 가변 제어하는 중앙 처리 장치(10)와; 40㎒의 정상적인 동작 클럭을 발생하는 시스템 클럭 발생기(20)와; 307.2㎑의 에뮬레이션하기 위한 테스트 클럭을 발생하는 테스트 클럭 발생기(30)와; 상기 시스템 클럭 발생기(20)와 테스트 클럭 발생기(30)의 출력 클럭을 입력받아 상기 중앙 처리 장치(10)의 제어를 받아 선택하여 내부 클럭으로 출력하는 내부 클럭 발생기(40)와; 상기 중앙 처리 장치(10)의 제어를 받아 이더넷을 통해 외부와 데이터를 송수신하는 이더넷 제어기(50)와; 시스템 프로그램 데이터를 저장하는 롬(60)과; 연산한 결과 데이터를 저장하는 램(70)과; 상기 중앙 처리 장치(10)의 제어를 받아 어드레스, 제어신호 및 데이터를 입출력하는 버퍼(80)와; 에뮬레이션 클럭을 발생하는 에뮬레이션 클럭 발생기(100)와; 설계한 칩의 에이치디엘 코드를 다운받아 그와 동일하게 동작하는 에뮬레이터(110)와; 상기 에뮬레이션 클럭 발생기(100)의 클럭을 입력받아 상기 에뮬레이터(110)에 제공하며 상기 버퍼(80)의 어드레스, 제어신호 및 데이터를 상기 에뮬레이터(110)와 인터페이스하는 인터페이스(90)로 구성한다.1 is a block diagram showing the configuration of a chip test apparatus of the present invention of the present invention digital TV, the overall system operation is controlled through the system bus (1) by the internal clock input as shown therein, the internal mode according to the operation mode A central processing unit (10) for variably controlling the speed of the clock; A system clock generator 20 for generating a normal operating clock of 40 MHz; A test clock generator 30 for generating a test clock for emulating 307.2 Hz; An internal clock generator 40 which receives the output clocks of the system clock generator 20 and the test clock generator 30, selects them under the control of the central processing unit 10, and outputs them as internal clocks; An Ethernet controller 50 for transmitting and receiving data to and from the outside through Ethernet under the control of the central processing unit 10; A ROM 60 for storing system program data; RAM 70 for storing the calculation result data; A buffer (80) for inputting / outputting an address, a control signal and data under the control of the central processing unit (10); An emulation clock generator 100 for generating an emulation clock; An emulator 110 which downloads the HDL code of the designed chip and operates in the same way; An interface 90 receives the clock of the emulation clock generator 100 and provides the clock to the emulator 110 and interfaces the address, control signal, and data of the buffer 80 with the emulator 110.

그리고, 상기 내부 클럭 발생기(40)는 도 2에 도시한 바와 같이 선택 신호(SEL)에 의해 입력되는 40㎒의 정상동작 클럭(SYS_CLK)과 307.2㎑의 테스트 클럭(E_CLK)을 선택하여 출력하는 멀티플렉서(41)와; 상기 멀티 플렉서(41)의 출력 클럭을 각각 버퍼링하여 시스템 클럭(SYS_CLK), 이더넷 클럭(Ether_CLK) 및 티피 클럭(TP_CLK)으로 출력하는 버퍼(BUF1∼BUF3)와; 상기 멀티 플렉서(41)의 출력 클럭을 분주하여 페리 클럭(PERI_CLK)으로 출력하는 페리 클럭 분주기(42)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 3을 참조하여 상세히 설명한다.As shown in FIG. 2, the internal clock generator 40 selects and outputs a 40 MHz normal operation clock SYS_CLK and a test clock E_CLK of 307.2 Hz, which are inputted by the selection signal SEL. (41); Buffers BUF1 to BUF3 for buffering the output clocks of the multiplexer 41 and outputting them to a system clock SYS_CLK, an Ethernet clock Ether_CLK, and a tip clock TP_CLK; It consists of a ferry clock divider 42 for dividing the output clock of the multiplexer 41 and outputting it as a ferry clock (PERI_CLK), in detail with reference to FIG. 3 attached to the operation process according to the present invention configured as described above. Explain.

우선, 설계할 칩과 동일하게 동작하도록 에뮬레이터(110)에 주문형 반도체 설계 툴인 에이치디엘 코드로 다운로드하고, 상기 에뮬레이터(110)와 중앙 처리 장치(10)를 인터페이스(90) 및 버퍼(80)를 통해 인터페이스하도록 연결한다.First, it downloads HDL code, which is an on-demand semiconductor design tool, to the emulator 110 to operate in the same way as the chip to be designed, and the emulator 110 and the central processing unit 10 through the interface 90 and the buffer 80. Connect to interface.

그리고, 상기 중앙 처리 장치(10)는 현재 에뮬레이션 모드인지 판단하여(S1) 아닌 경우, 40㎒의 정상적인 주파수를 갖는 클럭을 발생하는 시스템 클럭 발생기(20)의 출력 클럭(SYS_CLK)을 선택하도록 내부 클럭 발생기(40)내 멀티플렉서(41)로 선택신호(SEL)를 출력한다.Then, the CPU 10 determines whether it is in the current emulation mode (S1), and if not, selects an internal clock to select the output clock SYS_CLK of the system clock generator 20 that generates a clock having a normal frequency of 40 MHz. The select signal SEL is output to the multiplexer 41 in the generator 40.

따라서, 상기 내부 클럭 발생기(40)는 상기 중앙 처리 장치(10)의 선택신호에 의해 멀티플렉서(41)에서 선택된 클럭을 각각의 버퍼(BUF1∼BUF3)를 통해 시스템 클럭(SYS_CLK), 이더넷 클럭(Ether_CLK), 티피 클럭(TP_CLK)등의 내부 클럭으로 출력함과 아울러 페리 클럭 분주기(42)를 통해 상기 선택된 클럭을 분주하여 페리 클럭(PERI_CLK)으로 출력하고, 이에 상기 중앙 처리 장치(10)는 정상 주파수로 동작하여(S2) 호스트의 평가 동작을 수행한다.(S3)Accordingly, the internal clock generator 40 transmits the clock selected by the multiplexer 41 by the selection signal of the central processing unit 10 through the system clocks SYS_CLK and the Ethernet clock Ether_CLK through the respective buffers BUF1 to BUF3. ), And outputs to an internal clock such as a TP clock (TP_CLK) and divides the selected clock through the ferry clock divider 42 to output to the ferry clock (PERI_CLK), whereby the CPU 10 is normal. It operates at the frequency (S2) to perform the evaluation operation of the host (S3).

그러나, 에뮬레이터(110)의 동작을 테스트하는 에뮬레이션 모드인 경우, 상기 내부 클럭 발생기(40)내 멀티플렉서(41)를 통해 테스트 클럭 발생기(30)에서 발생된 클럭을 선택하여 각기 상기 버퍼(BUF1∼BUF3) 및 페리 클럭 분주기(42)를 통해 시스템 클럭(SYS_CLK), 이더넷 클럭(Ether_CLK), 티피 클럭(TP_CLK) 및 페리 클럭(PERI_CLK) 등의 내부 클럭으로 출력한다(S4).However, in the emulation mode for testing the operation of the emulator 110, the clocks generated by the test clock generator 30 are selected through the multiplexer 41 in the internal clock generator 40 to select the buffers BUF1 to BUF3, respectively. And an internal clock such as a system clock (SYS_CLK), an Ethernet clock (Ether_CLK), a tip clock (TP_CLK), and a ferry clock (PERI_CLK) through the ferry clock divider 42 (S4).

이때, 외부에서 개인용 컴퓨터와 RS-232포트를 이용하여 모니터링하고자 하는 경우, 상기 테스트 클럭 발생기(30)에서 발생되는 테스트 클럭은 보드레이트 클럭(Baudrate Clock)을 제공하기 위하여 내부적으로 시스템 클럭(SYS_CLK)을 16분주하여 구한다.At this time, when the external computer to monitor using the RS-232 port, the test clock generated by the test clock generator 30 is internally the system clock (SYS_CLK) to provide a baud rate clock (Baudrate Clock) Divide by 16 to get.

따라서, 상기 테스트하고자 하는 칩의 원래 동작 클럭이 54㎒이고, 상기 중앙 처리 장치(10)의 동작 클럭이 40㎒인 경우, 실제 에뮬레이터(110)의 동작 클럭은 500㎑이하가 되므로, 상기 테스트 클럭 발생기(30)에서 발생되는 테스트 클럭은 414.72㎑이하로 설정하여야 한다.Therefore, when the original operation clock of the chip to be tested is 54 MHz and the operation clock of the central processing unit 10 is 40 MHz, the operation clock of the emulator 110 becomes 500 Hz or less, and thus the test clock The test clock generated by the generator 30 should be set to 414.72 kHz or less.

그러나, 상기 RS-232포트를 통해 모니터링하기 위하여 상기 개인용 컴퓨터가 제공하 는 보드레이트 클럭(Baudrate Clock)의 범위가 19200/38400/57600/115200 비피에스(bps)이므로, 19200 비피에스로 설정시 상기 테스트 클럭(E_CLK)은 307.2㎑가 되며, 또한, 어느 정도의 오차를 감안하여 38400비피에스로 설정하고자 하면 상기 테스트 클럭(E_CLK)을 614.4㎑로 설정한다.However, since the range of baudrate clock provided by the personal computer for monitoring through the RS-232 port is 19200/38400/57600/115200 bps, the above setting when set to 19200 bps The test clock E_CLK is 307.2 Hz, and in order to set the 38400 BPS in consideration of some error, the test clock E_CLK is set to 614.4 Hz.

그리고, 상기 중앙 처리 장치(10)는 버퍼(80) 및 인터페이스(90)를 통해 상기 에뮬레이터(110)를 억세스하여(S5) 에뮬레이션 동작을 실행한다.(S6)In addition, the CPU 10 accesses the emulator 110 through the buffer 80 and the interface 90 (S5) and executes an emulation operation (S6).

여기서, 상기 중앙 처리 장치(10)는 롬(60)을 억세스하여 저장된 프로그램 데이터를 변경하고자 하는 경우, 상기 307.2㎑ 또는 614.4㎑인 테스트 클럭(E_CLK)을 내부 클럭으로 사용하여 데이터를 롬(60)에 저장하기에는 낮은 클럭 속도에 의해 저장속도가 매우 늦다.In this case, when the CPU 10 needs to access the ROM 60 and change the stored program data, the CPU 10 uses the test clock E_CLK, which is 307.2 Hz or 614.4 Hz, as an internal clock, and uses the data as the internal clock. The storage speed is very slow due to the low clock speed to store the data.

따라서, 상기 롬(60)에 새로운 프로그램 데이터를 저장하는 동안, 상기 중앙 처리 장치(10)는 상기 선택신호(SEL)를 통해 40㎒의 정상적인 동작 클럭을 상기 내부 클럭으로 선택 출력하도록 제어하여 115200 비피에스로 상기 롬(60)에 데이터를 저장한다.Therefore, while storing the new program data in the ROM 60, the CPU 10 controls to output a normal operation clock of 40 MHz to the internal clock through the selection signal SEL to thereby output the 115200 ratio. The data is stored in the ROM 60 by PS.

그 후, 상기 저장 동작이 완료되면, 상기 중앙 처리 장치(10)는 다시 상기 선택신호(SEL)를 통해 상기 테스트 클럭(E_CLK)을 내부 클럭으로 출력하도록 제어한다.Thereafter, when the storing operation is completed, the CPU 10 further controls to output the test clock E_CLK to the internal clock through the selection signal SEL.

또한, 상기 내부 클럭 발생기(40)에서 정상동작 클럭(SYS_CLK)과 테스트 클럭(E_CLK)을 선택하는 멀티플렉서(41)를 제어하는 선택신호(SEL)를 딥 스위치를 사용하여 사용자가 외부에서 세팅할 수도 있다.In addition, the user may externally set the selection signal SEL for controlling the multiplexer 41 selecting the normal operation clock SYS_CLK and the test clock E_CLK in the internal clock generator 40 using a dip switch. have.

상기에서 상세히 설명한 바와 같이, 본 발명은 중앙 처리 장치의 동작 주파수를 선택적으로 낮은 주파수로 동작시켜 정상 동작 속도에 비해 매우 낮은 주파수로 동작하는 비디오칩셋 에뮬레이터와 인터페이스함으로써, 실제 사용되는 중앙 처리 장치의 스펙에 맞춰 상기 비디오칩셋의 기능과 특성을 검증함과 아울러 호스트 인터페이스와 소프트웨어를 사전에 체크하여 실제 적용시의 인터페이스 오류를 방지하여 정상적인 동작을 보장할 수 있으며, 또한, 비디오칩셋 설계 및 디지탈 티브이 시스템 설계의 지연을 방지하여 전체적인 개발 비용을 절감하는 효과가 있다.As described in detail above, the present invention provides a specification of a central processing unit that is actually used by interfacing with a video chipset emulator operating at a lower frequency than a normal operating speed by selectively operating the operating frequency of the central processing unit. In addition to verifying the function and characteristics of the video chipset in accordance with the host interface and software in advance to prevent the interface error in the actual application to ensure the normal operation, and also, video chipset design and digital TV system design This reduces the overall development cost by preventing delays.

Claims

정상적인 동작 클럭을 발생하는 시스템 클럭 발생기와; 에뮬레이션하기 위한 테스트 클럭을 발생하는 테스트 클럭 발생기와; 선택신호에 의해 상기 시스템 클럭 발생기와 테스트 클럭 발생기에서 발생된 클럭을 선택하여 내부 클럭으로 출력하는 내부 클럭 발생기와; 프로그램 데이터 및 연산한 결과 데이터를 저장하는 저장부와; 전반적인 시스템 동작을 제어하며, 동작 모드에 따라 상기 내부 클럭 발생기를 통해 내부 클럭을 가변 제어하는 중앙 처리 장치로 구성하여 된 것을 특징으로 하는 디지탈 티브이의 칩 테스트장치.A system clock generator for generating a normal operating clock; A test clock generator for generating a test clock for emulation; An internal clock generator which selects a clock generated by the system clock generator and a test clock generator by a selection signal and outputs the internal clock; A storage unit for storing program data and calculation result data; And a central processing unit for controlling overall system operation and variably controlling an internal clock through the internal clock generator according to an operation mode.

제1항에 있어서, 상기 내부 클럭 발생기는 선택 신호에 의해 입력되는 정상동작 클럭과 테스트 클럭을 선택하여 출력하는 멀티플렉서와; 상기 멀티 플렉서의 출력 클럭을 각각 버퍼링하여 시스템 클럭, 이더넷 클럭 및 티피 클럭으로 출력하는 제1,제2,제3 버퍼와; 상기 멀티 플렉서의 출력 클럭을 분주하여 페리 클럭으로 출력하는 페리 클럭 분주기로 구성하여 된 것을 특징으로 하는 디지탈 티브이의 칩 테스트장치.The display apparatus of claim 1, wherein the internal clock generator comprises: a multiplexer configured to select and output a normal operation clock and a test clock inputted by a selection signal; First, second, and third buffers configured to buffer the output clocks of the multiplexer and output the system clock, the Ethernet clock, and the tip clock; Digital TV chip test apparatus, characterized in that configured to divide the output clock of the multiplexer and output to the ferry clock divider.

제1항에 있어서, 상기 중앙 처리 장치는 테스트 진행중 저장부를 억세스하여 저장된 프로그램 데이터를 변경시 내부 클럭으로 정상동작 클럭을 출력하도록 한 것을 특징으로 하는 디지탈 티브이의 칩 테스트장치.The digital TV chip testing apparatus of claim 1, wherein the central processing unit accesses a storage unit during a test process and outputs a normal operation clock as an internal clock when the stored program data is changed.

제1항에 있어서, 내부 클럭 발생기에서 정상동작 클럭과 테스트 클럭을 선택하는 선택신호를 외부에서 세팅하는 스위치를 더 포함하여 된 것을 특징으로 하는 디지탈 티브이의 칩 테스트장치.The digital TV chip testing apparatus of claim 1, further comprising a switch configured to externally set a selection signal for selecting a normal operation clock and a test clock in an internal clock generator.

에뮬레이션동작 모드인지, 정상동작 모드인지 판단하는 단계와;Determining whether it is an emulation operation mode or a normal operation mode;

상기 판단결과에 근거하여 상기 에뮬레이션동작을 수행하기 위해 필요한 시스템클럭과 상기 정상동작을 수행하기 위해 필요한 시스템클럭을 선택하는 단계와;Selecting a system clock necessary to perform the emulation operation and a system clock required to perform the normal operation based on the determination result;

상기 선택된 클럭을 시스템 내부에서 사용하기 위해 필요한 내부클럭으로 만들어 출력하는 단계를 포함하는 것을 특징으로 하는 디지탈 티브이의 칩 테스트장치의 제어 방법.And outputting the selected clock as an internal clock necessary for use in the system.