KR100674897B1 - 저유전율 막을 층간 절연막으로 사용한 반도체 소자 및 그형성 방법 - Google Patents

저유전율 막을 층간 절연막으로 사용한 반도체 소자 및 그형성 방법 Download PDF

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Abstract

본 발명은 저유전율 막을 사용한 층간 절연막 형성 방법 및 이에 의해 형성된 반도체 소자에 관한 것이다. 콘택홀 플러그가 형성되는 영역에는 PE-TEOS 막과 HDP(High Density Plasma) 막의 이중막으로 이루어진 절연막을 형성하고 나머지 영역에는 저유전율 막으로 구성하여 층간 절연막 구조를 이원화함으로써 기생 캐패시턴스의 실질적 증가가 없으면서도 콘택홀 내에 도전성 물질이 채워져 플러그를 형성할 때, 플러그 내의 보이드 형성을 억제하여 안정적인 콘택홀 구조를 포함한 층간 절연막을 얻을 수 있다.

Description

저유전율 막을 층간 절연막으로 사용한 반도체 소자 및 그 형성 방법 {Semiconductor device with low-dielectric insulating interlayer and method therefor}
도 1은 종래 기술에 따라 형성된 금속 배선간 절연막을 포함한 반도체 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명에 의한 금속 배선간 절연막 형성 방법을 나타내는 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히 저유전율 막을층간 절연막으로 사용한 금속 배선간 절연막 형성 방법 및 이에 의해 형성된 층간 절연막을 구비한 반도체 소자에 관한 것이다.
반도체 소자가 고집적화되고 소자의 고속 동작이 요구됨에 따라 금속 배선 구조에 있어서 다층 배선 구조의 적용은 필수적이다. 반도체 소자의 집적도가 높아짐에 따라 금속 배선들 간의 간격이 감소되어 기생 캐패시턴스(parasitic capacitance)가 증가되는 문제가 있다. 기생 캐패시턴스의 증가는 시상수를 증가시 켜 신호 지연 등 반도체 소자의 동작 속도를 감소시킨다. 따라서, 가능한 기생 캐패시턴스를 작게 해야 한다. 캐패시터 유전막의 유전율이 작을수록 캐패시턴스는 감소되므로 기생 캐패시턴스를 줄이기 위해 층간 절연막 또는 금속간 절연막으로서 저유전율 막을 사용한다. 유전율이 약 3이하인 저유전율 막으로서 유동성 산화물(Flowable Oxide, Si-O-H 계; 이하 FOX)이 범용적으로 사용되고 있다.
도 1은 종래 기술에 의해 금속 배선간 층간 절연막을 형성하는 방법을 설명하기 위한 단면도이다.
도 1에서 반도체 기판(100)상에 하부 금속층(110), 층간 절연막(120,130) 및 상부 금속층(150)이 순차적으로 형성되고, 상부 금속층(150)과 하부 금속층(110)은 층간 절연막(120,130)의 비아홀 플러그(140)를 통해 연결되어 있다. 상기 층간 절연막은 저유전율 막으로서의 FOX 막(120)과 FOX 막(120) 상부에 형성된 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)(130)의 이중막으로 이루어져 있다.
그런데, 상술한 바와 같은 종래의 저유전율 막을 사용하여 층간 절연막을 형성하는 방법에서 상하로 연결된 FOX 막(120)과 PE-TEOS 막(130)을 사용할 경우 층간 절연막의 전체 유전율이 감소되어 반도체 소자의 동작 속도는 개선된다.그러나, FOX 막은 점도가 있는 물질이므로 비아홀에 텅스텐과 같은 도전성 물질을 채우기 위한 열처리 공정을 진행할때 FOX 막으로부터 방출되는 가스에 의해 비아홀 플러그 내에 보이드(void)가 형성되어 도전성의 감소로 인한 소자 불량, 수율 저하 및 신뢰성 불량 등의 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 층간 절연막 구조를 변경하여 기생 캐패시턴스를 감소시키면서 보이드 없는 안정적인 콘택홀 플러그를 형성할 수 있는 층간 절연막 구조를 구비하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명의 일견지에 따른 저유전율 막을 절연막으로 사용한 반도체 소자는 반도체 기판상에 형성된 금속층, 반도체 기판과 금속층을 연결하는 콘택홀 플러그, 반도체 기판 상에 형성되고 콘택홀 플러그를 둘러싸는 PE-TEOS 막과 HDP 산화막의 이중막으로 이루어진 제1 절연막 및 반도체 기판 상에 형성되고 제1 절연막을 둘러싸는 제2 절연막을 포함한다.
또한, 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 견지에 따르면 반도체 기판상에 PE-TEOS 막과 HDP 산화막의 이중막으로 이루어진 제1 절연막을 형성한다. 제1 절연막의 중앙 부분 일부를 남기고 반도체 기판이 노출될 때까지 제1 절연막을 식각한 후 반도체 기판이 노출된 부분을 제1 절연막의 높이까지 채워 제2 절연막을 형성한다. 남아있는 제1 절연막의 일부를 식각하여 반도체 기판을 노출시키는 콘택홀을 형성하고 콘택홀을 도전 물질로 채워 플러그를 형성한다. 다음, 잔존하는 제1 절연막 상면, 제2 절연막 상면 및 플러그 상에 금속층을 형성한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하 도 2a 내지 도 2c를 참고로 본 발명을 상세히 설명한다.
도 2a에서 반도체 기판(200) 상에 하부 금속층(210), 절연막(미도시)을 순차적으로 형성한다. 절연막은 PE-TEOS 막과 HDP(High Density Plasma) 막이 순차적으로 구성되는 이중막으로 형성한다. 절연막 상부에 포토 레지스트 마스크(미도시)를 형성하여 비아홀이 형성될 중앙 부분을 둘러싸도록 상기 절연막을 식각하여 제1 절연막(220)을 형성하고 하부 금속층(210)의 표면(230,240)을 노출시킨다. 또한 도 2a 및 도 2b를 참조하면 상기 제1 절연막(220)의 높이방향 두께는 상기 비아홀(260)의 깊이와 동일한 것이 바람직하다. 그리고, 상기 제1 절연막(도 2a의 220)의 측방향 폭은 상기 비아홀(260)의 직경의 두 배 정도가 바람직하다. 따라서 상기 비아홀 형성을 위한 식각 후 남는 제1 절연막(도 2b의 220)은 상기 비아홀(260)을 상기 비아홀의 반경 정도의 두께로 둘러싸는 것이 바람직하다.
도 2b에서 하부 금속층(210)의 노출된 부분(230,240)이 포함된 기판(200) 전면에 다른 절연막(미도시)을 제1 절연막(220)의 높이 이상으로 형성하고 화학적 기계적 연마방법(Chemical Mechanical Polishing; 이하 CMP)을 이용하여 평탄화시켜 제2 절연막(250)을 형성한다. 제2 절연막(250)으로는 유전율이 약 3 이하인 저유전율 막, 예를 들면 FOX막을 사용한다. 다음, 제1 절연막(220) 상부, 제2 절연막(250) 상부에 포토 레지스트 마스크(미도시)를 형성하고 제1 절연막(220)의 일부를 식각하여 비아홀(260)을 형성한다.
도 2c에서 제1 절연막(220) 상면 및 제2 절연막(250) 상면에 비아홀(260)을 채울 정도로 도전성 물질 예를 들면, 텅스텐층을 형성한 뒤 제2 절연막(250) 상면이 노출될 때까지 CMP를 이용한 평탄화를 진행하여 플러그(270)를 형성한다. 다음, 플러그(270)가 형성된 결과물 상에 상부 금속층(280)을 형성한다. 결과적으로, 하부 금속층(210)과 상부 금속층(280) 사이의 층간 절연막을 비아홀 플러그(270)가 형성되는 영역에는 PE-TEOS 막과 HDP(High Density Plasma) 막의 이중막으로 이루어진 절연막(220)으로 형성하고 나머지 영역에는 저유전율 막(250)으로 구성한다. 상기와 같이 층간 절연막 구조를 이원화함으로써 비아홀 내에 텅스텐과 같은 도전성 물질이 채워져 플러그를 형성할 때, 플러그 내의 보이드 형성을 억제하여 안정적인 비아홀 구조를 얻을 수 있다. 한편, 기생 캐패시턴스의 관점에서 살펴보면, 반도체 소자가 고집적화 됨에 따라 PE-TEOS 막과 HDP(High Density Plasma) 막의 이중막으로 이루어진 절연막(220)이 차지하는 면적은 감소되고 상대적으로 저유전율 막이 차지하는 면적이 증가하므로, 도 1의 구조 변경에 따른 기생 캐패시턴스도 감소하는 효과를 얻을 수 있다.
본 발명의 실시예는 하부 금속층(210)과 상부 금속층(280)을 구비하여 형성되는 금속 배선 형성 방법에 적용하여 설명하였지만, 본 발명은 하부 금속층을 구비하지 않고 저유전율 막을 사용한 층간 절연막내에 홀을 형성하고 금속으로 홀을 채우는 경우에는 모두 적용할 수 있다. 예를 들면, 트랜지스터와 캐패시터의 연결, 비트라인과 트랜지스터의 연결에 적용될 수 있다.
상술한 바와 같이 본 발명의 저유전율 막을 절연막으로 사용한 반도체 소자 및 그 형성 방법에서 층간 절연막으로 저유전율 막을 사용할 때, 콘택홀 플러그가 형성되는 영역에는 PE-TEOS 막과 HDP(High Density Plasma) 막의 이중막으로 이루어진 절연막을 형성하고 나머지 영역에는 저유전율 막으로 구성하여 층간 절연막 구조를 이원화함으로써 기생 캐패시턴스의 실질적 증가가 없으면서도 콘택홀 내에 도전성 물질이 채워져 플러그를 형성할 때, 플러그 내의 보이드 형성을 억제하여 없이 안정적인 콘택홀 구조를 포함한 층간 절연막을 얻을 수 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 반도체 기판;
    상기 반도체 기판 상에 형성된 금속층;
    상기 반도체 기판과 상기 금속층을 연결하는 콘택홀 플러그;
    상기 반도체 기판 상에 형성되고 상기 콘택홀 플러그를 둘러싸는 PE-TEOS 막과 HDP 산화막의 이중막으로 이루어진 제1 절연막; 및
    상기 반도체 기판 상에 형성되고 상기 제1 절연막을 둘러싸는 유전율이 3 이하인 저유전율 막으로 이루어진 제2 절연막을 포함하는 반도체 소자.
  4. 제3 항에 있어서, 상기 저유전율 막은 유동성 산화막(FOX)인 반도체 소자.
  5. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 PE-TEOS 막과 HDP 산화막의 이중막으로 이루어진 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 콘택홀이 형성될 부분을 둘러싸도록 상기 반도체 기판이 노출될 때까지 상기 제1 절연막을 식각하는 단계;
    상기 반도체 기판이 노출된 부분을 상기 제1 절연막의 높이까지 채워 유전율이 3이하인 저유전율 막으로 이루어진 제2 절연막을 형성하는 단계;
    남아있는 상기 제1 절연막의 일부를 식각하여 상기 반도체 기판을 노출시키는 상기 콘택홀을 형성하는 단계;
    상기 콘택홀을 도전 물질로 채워 플러그를 형성하는 단계; 및
    잔존하는 상기 제1 절연막 상면, 상기 제2 절연막 상면 및 상기 플러그 상에 금속층을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  6. 제5 항에 있어서, 상기 반도체 기판을 형성하는 단계와 상기 제1 절연막을 형성하는 단계 사이에 상기 반도체 기판 상에 하부 금속층을 형성하는 단계를 더 구비하는 반도체 소자의 형성 방법.
  7. 제5 항에 있어서, 상기 제2 절연막은 유전율이 3이하인 저유전율 막으로 이루어진 반도체 소자의 형성방법.
  8. 제7 항에 있어서, 상기 저유전율 막은 유동성 산화막(FOX)인 반도체 소자의 형성방법.
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