KR100671563B1 - A method for forming contact of semiconductor device using the epitaxial process - Google Patents

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Abstract

본 발명은 에피택셜 공정을 이용하여 콘택을 형성하는 반도체 소자의 콘택 형성 방법에 관한 것이다. 본 발명에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법은, a) 반도체 기판 상에 게이트 산화막, 게이트, 스페이서 및 소스/드레인을 순차적으로 형성하는 단계; b) 노출된 전면에 금속간 물질을 증착하는 단계; c) 제1 콘택 패턴을 형성하고, 소스/드레인 상부에만 제1 콘택홀을 형성하는 단계; d) 에피택셜 공정을 이용하여 소스/드레인 상부를 에피택셜 성장시켜, 제1 콘택홀을 게이트 높이까지 충진하는 에피택셜 레이어를 형성하는 단계; e) 제2 콘택 패턴을 형성하고, 게이트 상부에 제2 콘택홀을 형성하는 단계; f) 소스/드레인/게이트 상에 제1 실리사이드를 형성하는 단계; g) 제1 및 제2 콘택홀 상에 콘택 금속장벽을 증착하는 단계; h) 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 제2 실리사이드를 형성하는 단계; 및 i) 제1 및 제2 콘택에 갭 충진 물질을 증착하여 콘택을 형성하는 단계를 포함한다. 본 발명에 따르면, 에피택셜 공정을 이용하여 콘택 갭을 어느 정도 충진함으로써, 콘택 갭 충진 스텝 커버리지가 양호해지고, 이에 따라 반도체 소자의 신뢰성을 높일 수 있다.The present invention relates to a method for forming a contact of a semiconductor device for forming a contact using an epitaxial process. A method for forming a contact of a semiconductor device using an epitaxial process according to the present invention includes: a) sequentially forming a gate oxide film, a gate, a spacer, and a source / drain on a semiconductor substrate; b) depositing an intermetallic material on the exposed front surface; c) forming a first contact pattern and forming a first contact hole only over the source / drain; d) epitaxially growing the source / drain top using an epitaxial process to form an epitaxial layer filling the first contact hole to the gate height; e) forming a second contact pattern and forming a second contact hole on the gate; f) forming a first silicide on the source / drain / gate; g) depositing a contact metal barrier on the first and second contact holes; h) silicide annealing the contact metal barrier to form a second silicide; And i) depositing a gap fill material in the first and second contacts to form the contact. According to the present invention, by filling the contact gap to some extent using an epitaxial process, the contact gap filling step coverage can be improved, thereby increasing the reliability of the semiconductor device.

에피택셜, 콘택, 갭 충진, 실리사이드, 콘택홀Epitaxial, contact, gap filled, silicide, contact hole

Description

에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법 {A method for forming contact of semiconductor device using the epitaxial process}A method for forming contact of semiconductor device using the epitaxial process

도 1은 종래의 기술에 따른 콘택이 형성된 반도체 소자를 예시하는 도면이다.1 is a diagram illustrating a semiconductor device in which a contact according to the related art is formed.

도 2는 본 발명의 실시예에 따른 에피택셜 공정을 이용하여 콘택이 형성된 반도체 소자를 예시하는 도면이다.FIG. 2 is a diagram illustrating a semiconductor device in which a contact is formed using an epitaxial process according to an embodiment of the present invention.

도 3a 내지 도 3o는 본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법을 나타내는 도면이다.3A to 3O illustrate a method of forming a contact for a semiconductor device using an epitaxial process according to an embodiment of the present invention.

본 발명은 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법에 관한 것으로, 보다 구체적으로, 에피택셜 공정을 이용하여 콘택 갭 충진을 어느 정도 미리 실시한 후에 실리사이드를 형성하는 반도체 소자의 콘택 형성 방법에 관한 것이다.The present invention relates to a method of forming a contact of a semiconductor device using an epitaxial process, and more particularly, to a method of forming a contact of a semiconductor device in which silicide is formed after performing contact gap filling to some extent using the epitaxial process. .

종래 기술에 따른 반도체 소자의 콘택 형성 방식은 소스/드레인/게이트 부분에 실리사이드를 형성한 후에 PSG 증착을 실시하고, PSG CMP를 실시하며, 이후, 콘택 패턴 형성을 위한 마스크와 식각을 실시하게 된다. 다음으로, 콘택 금속 장벽 을 증착하고, 이후 텅스텐(W)을 사용하여 콘택 갭 충진을 실시한다.According to the prior art, the method for forming a contact of a semiconductor device is to perform PSG deposition after forming silicide in the source / drain / gate portion, perform PSG CMP, and then perform mask and etching for forming a contact pattern. Next, a contact metal barrier is deposited and then contact gap filling is performed using tungsten (W).

도 1은 종래의 기술에 따른 콘택이 형성된 반도체 소자를 예시하는 도면이다.1 is a diagram illustrating a semiconductor device in which a contact according to the related art is formed.

도 1을 참조하면, 소자분리막(112)이 형성된 Si-기판(111) 상에 게이트(114)를 형성하고, 또한, 이온을 주입하여 상기 Si-기판(111)의 액티브 영역에 소스/드레인(116)을 형성하며, 이후, 상기 소스/드레인(116) 및 게이트(114) 상부에 실리사이드(117)를 형성하게 된다. 이후, PSG(118) 증착을 실시하고, PSG CMP를 실시하며, 이후, 콘택 패턴 형성을 위한 마스크와 식각을 실시하게 된다. 다음으로, 콘택 금속 장벽(119)을 증착하고, 이후 텅스텐(120)을 사용하여 콘택 갭 충진을 실시한다. 여기서, 도면부호 113은 게이트 산화막, 115는 상기 게이트(114) 양쪽 측벽에 형성되는 스페이서를 나타낸다.Referring to FIG. 1, a gate 114 is formed on a Si-substrate 111 on which an isolation layer 112 is formed, and ions are implanted to form a source / drain (or drain) in an active region of the Si-substrate 111. 116 is formed, and then a silicide 117 is formed on the source / drain 116 and the gate 114. Thereafter, the PSG 118 is deposited, the PSG CMP is performed, and then, a mask and an etching for forming a contact pattern are performed. Next, the contact metal barrier 119 is deposited, and then contact gap filling is performed using tungsten 120. Here, reference numeral 113 denotes a gate oxide film and 115 denotes a spacer formed on both sidewalls of the gate 114.

하지만, 종래 기술에 따른 반도체 소자의 콘택 형성 방법은, 반도체 소자의 스케일이 작아지면서 콘택홀의 크기가 작아지고, 또한 콘택홀 깊이도 깊어질 가능성이 많아짐에 따라 콘택홀에 채워질 콘택 금속장벽과 콘택 갭 충진 시에 갭 충진이 잘 이루어지지 않는 현상이 발생한다는 문제점이 있다.However, the contact forming method of the semiconductor device according to the prior art has a contact metal barrier and a contact gap to be filled in the contact hole as the scale of the semiconductor device becomes smaller and the contact hole becomes smaller and the depth of the contact hole increases. When filling, there is a problem in that gap filling does not occur well.

상기 문제점을 해결하기 위한 본 발명의 목적은, 콘택 부분에 에피택셜 공정을 이용하여 콘택 갭 충진을 어느 정도 실시함으로써, 후속적으로 진행될 콘택 갭 충진을 용이하게 하고, 갭 충진 능력을 향상시켜 반도체 소자의 신뢰성을 확보할 수 있는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to implement a contact gap filling to the contact portion to some extent by using an epitaxial process, thereby facilitating subsequent contact gap filling, and improving the gap filling ability to improve the semiconductor device. It is to provide a method for forming a contact of a semiconductor device using an epitaxial process that can ensure the reliability of the.

한편, 상기 문제점을 해결하기 위한 본 발명의 다른 목적은, 갭 충진 능력을 향상시켜 반도체 소자의 신뢰성을 확보할 수 있는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법을 제공하기 위한 것이다.On the other hand, another object of the present invention for solving the above problems is to provide a method for forming a contact of a semiconductor device using an epitaxial process that can improve the gap filling ability to ensure the reliability of the semiconductor device.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법은,As a means for achieving the above object, a method for forming a contact of a semiconductor device using an epitaxial process according to the present invention,

a) 소자분리막이 형성된 반도체 기판 상에 게이트 산화막, 게이트, 및 스페이서를 순차적으로 형성하고, 상기 반도체 기판의 액티브 영역 상에 이온을 주입하여 소스/드레인을 형성하는 단계;a) sequentially forming a gate oxide film, a gate, and a spacer on the semiconductor substrate on which the device isolation film is formed, and implanting ions into an active region of the semiconductor substrate to form a source / drain;

b) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계;b) depositing intermetallic material (PSG) on the exposed front surface;

c) 상기 금속간 물질 상에 제1 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 상기 소스/드레인 상부에만 제1 콘택홀을 형성하는 단계;c) forming a first contact pattern on the intermetallic material, and etching to form a first contact hole only on the source / drain;

d) 에피택셜 공정을 이용하여 상기 소스/드레인 상부를 에피택셜 성장시켜, 상기 제1 콘택홀을 게이트 높이까지 충진하는 에피택셜 레이어를 형성하는 단계;d) epitaxially growing the source / drain top using an epitaxial process to form an epitaxial layer filling the first contact hole to a gate height;

e) 상기 금속간 물질 상에 제2 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 게이트 상부에 제2 콘택홀을 형성하는 단계;e) forming a second contact pattern on the intermetallic material, and etching according to forming a second contact hole on the gate;

f) 상기 제1 및 제2 콘택홀을 통해 상기 소스/드레인/게이트 상에 제1 실리사이드를 형성하는 단계;f) forming a first silicide on the source / drain / gate through the first and second contact holes;

g) 상기 제1 실리사이드가 형성된 상기 제1 및 제2 콘택홀 상에 콘택 금속장 벽 증착을 실시하는 단계;g) performing contact metal field wall deposition on the first and second contact holes where the first silicide is formed;

h) 상기 소스/드레인 및 게이트 상부에 형성된 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 제2 실리사이드를 형성하는 단계; 및h) silicide annealing the contact metal barrier formed over the source / drain and gate to form a second silicide; And

i) 상기 제1 및 제2 콘택에 갭 충진 물질을 증착하여 콘택을 형성하는 단계i) depositing a gap fill material into the first and second contacts to form a contact

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

여기서, 상기 d) 단계의 에피택셜 레이어의 두께는 상기 게이트의 두께와 동일하거나 높게 형성되는 것을 특징으로 한다.Here, the thickness of the epitaxial layer of step d) is characterized in that it is formed equal to or higher than the thickness of the gate.

여기서, 상기 d) 단계의 에피택셜 레이어의 증착 조건은 후속적인 콘택 형성시에 문제가 발생하지 않도록 상기 소스/드레인의 저항 및 불순물의 분포가 동일해지도록 진행되는 것을 특징으로 한다.Here, the deposition conditions of the epitaxial layer of step d) is characterized in that the distribution of the resistance and impurities of the source / drain is the same so that no problem occurs during subsequent contact formation.

여기서, 상기 d) 단계의 에피택셜 레이어는 상기 소스/드레인이 N-타입인 경우, 불순물 인자는 PH3 또는 AsH3이고, 상기 소스/드레인이 P-타입인 경우, 불순물 인자는 B2H6인 것을 특징으로 한다.Here, in the epitaxial layer of step d), when the source / drain is N-type, the impurity factor is PH 3 or AsH 3 , and when the source / drain is P-type, the impurity factor is B 2 H 6. It is characterized by that.

여기서, 상기 d) 단계의 에피택셜 공정은 1000∼1200℃의 온도로 진행되고, 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되는 것을 특징으로 한다.In this case, the epitaxial process of step d) is performed at a temperature of 1000 to 1200 ° C., and is performed at a pressure of reduced pressure greater than atmospheric pressure (Atmospheric: 760 Torr) or 20 Torr.

여기서, 상기 d) 단계의 에피택셜 공정은 분위기 기체로 TCS(SiHCl3)을 사용하는 것을 특징으로 한다.Here, the epitaxial process of step d) is characterized by using TCS (SiHCl 3 ) as the atmosphere gas.

여기서, 상기 f) 단계의 제1 실리사이드는 티타늄(Ti)을 증착하여 형성되고, 상기 제1 실리사이드의 두께는 300∼600Å이며, 300∼600℃의 공정 온도에서 형성되는 것을 특징으로 한다.Here, the first silicide of step f) is formed by depositing titanium (Ti), the thickness of the first silicide is 300 to 600 Pa, characterized in that formed at a process temperature of 300 to 600 ℃.

여기서, 상기 g) 단계의 콘택 장벽금속은 티타늄(Ti) 또는 질화티타늄(TiN)을 증착하며, 상기 콘택 장벽금속의 두께는, 상기 티타늄(Ti)의 경우 200∼600Å이고, 상기 질화티타늄(TiN)의 경우 800∼1500Å인 것을 특징으로 한다.Here, the contact barrier metal of step g) is deposited titanium (Ti) or titanium nitride (TiN), the thickness of the contact barrier metal, 200 to 600 Å in the case of the titanium (Ti), the titanium nitride (TiN ) Is characterized in that 800 ~ 1500Å.

여기서, 상기 콘택 장벽금속은 300∼600℃의 공정 온도에서 형성되는 것을 특징으로 한다.Here, the contact barrier metal is characterized in that formed at a process temperature of 300 ~ 600 ℃.

여기서, 상기 h) 단계의 제2 실리사이드는 상기 소스/드레인/게이트 상부의 실리콘이 드러난 부위에서만 이루어지는 것을 특징으로 한다.Here, the second silicide of step h) is characterized in that only the portion of the silicon is exposed on the source / drain / gate.

여기서, 상기 h) 단계의 제2 실리사이드 어닐링 장비는 급속 열산화 공정(RTP) 장비를 사용하는 것을 특징으로 한다.Here, the second silicide annealing equipment of step h) is characterized by using a rapid thermal oxidation process (RTP) equipment.

여기서, 상기 h) 단계의 제2 실리사이드 어닐링 온도는 700∼1000℃이고, 제2 실리사이드 어닐링 시간은 5∼30초 내에서 실시하는 것을 특징으로 한다.Here, the second silicide annealing temperature of step h) is 700 to 1000 ℃, the second silicide annealing time is characterized in that performed within 5 to 30 seconds.

여기서, 상기 i) 단계는 텅스텐(W)을 사용하여 상기 에피택셜 레이어 상부에 추가로 갭 충진하는 것을 특징으로 한다.Here, the step i) is characterized in that the gap filling the upper part of the epitaxial layer using tungsten (W).

본 발명에 따르면, 에피택셜 공정을 이용하여 콘택 갭을 어느 정도 충진함으로써, 후속적으로 진행되는 콘택 갭 충진 스텝 커버리지(step coverage)가 양호해지며, 이에 따라 반도체 소자의 신뢰성을 높일 수 있고, 또한, 에피택셜 공정을 이용하여 콘택 갭을 1차적으로 충진하여 소스/드레인/게이트 부분의 높이를 동일하게 함으로써, 후속적으로 진행되는 콘택 갭 충진 시에 안정적으로 충진할 수 있다.According to the present invention, by filling the contact gap to some extent using an epitaxial process, subsequent contact gap filling step coverage can be improved, thereby increasing the reliability of the semiconductor device. By using the epitaxial process, the contact gap is primarily filled to make the source / drain / gate portions the same height, thereby stably filling the contact gap in the subsequent process.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법을 설명한다.Hereinafter, a method for forming a contact of a semiconductor device using an epitaxial process according to an embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 실시예는 에피택셜 공정을 이용하여 콘택 갭 충진을 어느 정도 실시한 후에 실리사이드를 형성함으로써, 후속적으로 진행되는 콘택 갭 충진 스텝 커버리지(step coverage)를 양호하게 한다.Embodiments of the present invention form silicide after some degree of contact gap filling using an epitaxial process, thereby improving subsequent contact gap filling step coverage.

여기서, 에피택셜 성장(epitaxial growth)은 실리콘 기판 표면에 단결정 박막을 기판 결정 축에 따라 동일 결정 구조로 성장시키는 것을 말하며, 일반적으로, 에피택셜 성장이 시작되는 온도는 900∼950℃ 정도의 고온이고, 온도가 내려가면 다결정막 성장으로 된다. 이때, 반도체 기판은 대부분 실리콘이고, 절연성의 단결정판도 사용되는데, 이 경우 실리콘 격자정수와 기판 물질이 일치하는 결정 방위를 선택해야 한다.Here, epitaxial growth refers to growing a single crystal thin film on the silicon substrate surface with the same crystal structure along the substrate crystal axis. Generally, epitaxial growth starts at a high temperature of about 900 to 950 ° C. When the temperature decreases, polycrystalline film growth occurs. In this case, the semiconductor substrate is mostly silicon, and an insulating single crystal plate is also used. In this case, a crystal orientation in which the silicon lattice constant and the substrate material coincide must be selected.

한편, 도 2는 본 발명의 실시예에 따른 에피택셜 공정을 이용하여 콘택이 형성된 반도체 소자를 예시하는 도면이다.2 is a diagram illustrating a semiconductor device in which a contact is formed using an epitaxial process according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 에피택셜 공정을 이용하여 콘택이 형성된 반도체 소자는, 소자분리막(STI: 214)이 형성된 Si-기판(211) 상에 게이트(216')가 형성되어 있고, 또한 상기 Si-기판(211) 상의 액티브 영역에 이온을 주입한 소스/드레인(218)이 형성되어 있으며, 상기 게이트(216') 부분과 후속적으로 형성될 금속층을 분리하기 위한 PSG(219) 필름을 증착하고, 상기 PSG 필름(219) 상에 콘택 패턴을 형성하여, 상기 소스/드레인(218) 제1 콘택홀이 형성되고, 상기게이트(216') 상에 제2 콘택홀이 각각 형성된다.Referring to FIG. 2, a gate 216 ′ is formed on a Si-substrate 211 on which a device isolation film (STI) 214 is formed in a semiconductor device in which a contact is formed using an epitaxial process according to an embodiment of the present invention. And a source / drain 218 implanted with ions in an active region on the Si-substrate 211, and a PSG for separating a portion of the gate 216 'and a metal layer to be formed subsequently. 219) depositing a film and forming a contact pattern on the PSG film 219 to form a first contact hole in the source / drain 218 and a second contact hole on the gate 216 ′, respectively. Is formed.

또한, 에피택셜 공정을 이용하여 상기 소스/드레인(218) 상부를 에피택셜 성장시킨 에피택셜 레이어(220)가 형성되며, 이때, 상기 에피택셜 레이어(220)는 상기 게이트(216') 높이까지 형성됨으로써, 1차적으로 상기 제1 콘택홀을 미리 충진하게 된다.In addition, an epitaxial layer 220 epitaxially grown on the source / drain 218 is formed using an epitaxial process, wherein the epitaxial layer 220 is formed to the height of the gate 216 '. As a result, the first contact hole is primarily filled in advance.

이후, 상기 에피택셜 레이어(220) 및 게이트(216') 상에 제1 실리사이드(221)가 형성되고, 또한, 상기 소스/드레인(218) 및 게이트(216') 상의 콘택홀에 콘택 금속장벽(222)이 형성되며, 실리콘이 드러난 부위에만 제2 실리사이드(223)가 형성되어 있다. 여기서, 도면부호 215'는 게이트 산화막을 나타내고, 도면부호 217은 스페이서를 나타낸다.Thereafter, a first silicide 221 is formed on the epitaxial layer 220 and the gate 216 ', and a contact metal barrier is formed in the contact hole on the source / drain 218 and the gate 216'. 222 is formed, and the second silicide 223 is formed only at the portion where the silicon is exposed. Here, reference numeral 215 'denotes a gate oxide film, and reference numeral 217 denotes a spacer.

본 발명의 실시예에 따른 에피택셜 공정을 이용하여 콘택이 형성된 반도체 소자는 에피택셜 공정을 이용하여 소스/드레인 상의 콘택 갭을 1차적으로 충진하여 소스/드레인/게이트 부분의 높이를 동일하게 함으로써, 후속적으로 진행되는 콘택 갭 충진이 용이하게 진행되게 한다.In the semiconductor device in which the contact is formed using the epitaxial process according to the embodiment of the present invention, by filling the contact gap on the source / drain by using the epitaxial process, the height of the source / drain / gate portion is the same. Subsequent contact gap filling is facilitated.

한편, 도 3a 내지 도 3o는 본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법을 나타내는 도면이다.3A to 3O illustrate a method of forming a contact for a semiconductor device using an epitaxial process according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법은, 먼저, 도 3a를 참조하면, 반도체 기판(211) 상에 패드 산화막(212) 및 패드 질화막(SiN: 213) 증착을 실시한다. 구체적으로, 패드 산화막(212)은 보통 100∼300Å의 두께로 실시하며, 이어서 상기 패드 산화막(213) 상에 SiH2Cl2 + NH3 기체 의 반응으로 1000∼3000Å의 두께로 SiN(213)을 형성한다.In the method for forming a contact of a semiconductor device using an epitaxial process according to an embodiment of the present invention, first, referring to FIG. Conduct. Specifically, the pad oxide film 212 is usually formed to a thickness of 100 to 300 kPa, and then the SiN 213 is formed to a thickness of 1000 to 3000 kPa by the reaction of SiH 2 Cl 2 + NH 3 gas on the pad oxide film 213. Form.

다음으로, 도 3b를 참조하면, 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴인 모트 패턴(Moat Pattern)을 형성하고, 상기 마스크 패턴에 따른 식각을 실시한다. 여기서, 도면부호 A는 반도체 기판(211) 상의 식각 부분을 나타낸다. 구체적으로, 상기 패드 질화막(213) 상에 STI 형성을 위한 마스크 패턴을 형성하고, 상기 패드 질화막(213), 패드 산화막(212) 및 반도체 기판(211)을 식각한다.Next, referring to FIG. 3B, a moat pattern, which is a mask pattern for forming a shallow trench isolation layer STI, is formed, and etching is performed according to the mask pattern. Here, reference numeral A denotes an etching portion on the semiconductor substrate 211. Specifically, a mask pattern for forming an STI is formed on the pad nitride layer 213, and the pad nitride layer 213, the pad oxide layer 212, and the semiconductor substrate 211 are etched.

다음으로, 도 3c를 참조하면, 상기 식각 부분(A)에 STI 산화막을 충진하여 STI(214)를 형성한다. 구체적으로, STI 형성을 위해 상기 식각 부분(A) 상에 STI 산화막(Oxide) 필름을 증착하여 형성하고, 상기 산화막 필름의 특성을 강화하기 위하여 열 산화(Thermal Oxidation)를 이용하여 필름 밀집화(Film Dense)를 실시한 후, 후속적으로 CMP를 실시한다.Next, referring to FIG. 3C, an STI oxide film is filled in the etching portion A to form an STI 214. Specifically, the film is formed by depositing an STI oxide film on the etching portion A to form the STI, and using thermal oxidation to enhance the characteristics of the oxide film. Dense), followed by CMP.

다음으로, 도 3d를 참조하면, 상기 SiN(213)을 스트립(Strip)한다. 구체적으로, 상기 반도체 기판(211) 상의 액티브 영역에 형성된 SiN(213)을 습식(Wet) 방식 또는 건식(Dry) 방식으로 스트립한다.Next, referring to FIG. 3D, the SiN 213 is stripped. Specifically, the SiN 213 formed in the active region on the semiconductor substrate 211 is stripped by a wet method or a dry method.

다음으로, 도 3e를 참조하면, 노출된 전면에 게이트 산화막(215) 및 게이트 폴리(216)를 순차적으로 형성한다. 구체적으로, 노출된 전면에 습식 또는 건식 방식으로 게이트 산화막(215)을 보통 50∼300Å 정도 형성하고, 이후, 게이트 전극으로 사용될 게이트 폴리(216)를 2000Å∼3000Å의 두께로 증착을 실시한다. 여기서, 상기 패드 산화막(212)은 습식 또는 건식 방식의 산화에 의해 게이트 산화막 (215)으로 바뀌게 된다.Next, referring to FIG. 3E, the gate oxide film 215 and the gate poly 216 are sequentially formed on the exposed entire surface. Specifically, the gate oxide film 215 is generally formed in a wet or dry manner on the exposed entire surface of about 50 to 300 kV, and then the gate poly 216 to be used as the gate electrode is deposited to have a thickness of 2000 kPa to 3000 kPa. Here, the pad oxide film 212 is changed to the gate oxide film 215 by wet or dry oxidation.

다음으로, 도 3f를 참조하면, 상기 게이트 산화막(215) 및 게이트 폴리(216)를 패터닝 및 식각에 의해 일부를 제거한 후, 이온을 주입함으로써 게이트 산화막(215') 및 게이트(216')를 형성하고, 상기 게이트(216') 양쪽의 측벽에 질화막을 증착하고, 이를 식각함으로써 스페이서(217)를 형성하게 된다.Next, referring to FIG. 3F, after the gate oxide layer 215 and the gate poly 216 are partially removed by patterning and etching, the gate oxide layer 215 ′ and the gate 216 ′ are formed by implanting ions. The nitride layer is deposited on sidewalls of both sides of the gate 216 ', and the spacer 217 is formed by etching the nitride layer.

다음으로, 도 3g를 참조하면, 이온 주입장치를 사용하여 이온을 주입하여 소스/드레인을 형성하고, 상기 소스/드레인을 활성화시키도록 급속 열산화 공정(RTP) 또는 용광로(furnace) 장비를 사용하여 열 확산을 실시한다.Next, referring to FIG. 3G, a source / drain is formed by implanting ions using an ion implanter, and using a rapid thermal oxidation process (RTP) or a furnace (furnace) equipment to activate the source / drain. Conduct thermal diffusion.

다음으로, 도 3h를 참조하면, 노출된 전면에 PSG(219) 증착 및 CMP 평탄화를 실시한다. 구체적으로, 상기 게이트(216') 부분과 후속적으로 형성될 금속층을 분리하기 위한 PSG(219) 필름을 증착하고, 이후 평탄화를 위한 CMP를 실시한다.Next, referring to FIG. 3H, PSG 219 is deposited and CMP planarization is performed on the exposed front surface. Specifically, a PSG 219 film is deposited to separate the gate 216 'portion and the metal layer to be subsequently formed, followed by CMP for planarization.

다음으로, 도 3i를 참조하면, 상기 PSG(219) 상에 제1 콘택 패턴을 형성하고 이에 따른 식각을 실시하여 상기 소스/드레인(218) 상부에만 제1 콘택홀을 형성한다. 여기서, 도면부호 B는 콘택홀을 나타낸다.Next, referring to FIG. 3I, a first contact pattern is formed on the PSG 219 and etched to form a first contact hole only on the source / drain 218. Here, reference numeral B denotes a contact hole.

다음으로, 도 3j를 참조하면, 에피택셜 공정을 이용하여 상기 소스/드레인(218) 상부를 성장시켜 에피택셜 레이어(220)를 형성한다. 구체적으로, 상기 콘택홀 전체 깊이의 상기 게이트 폴리(216) 두께와 동일하거나 약간 상회하는 부분까지 에피택셜 증착을 실시한다. 이때, 게이트 폴리(216) 두께가 2000Å이면 상기 에피택셜 레이어(220)의 두께는 2000∼3000Å을 실시한다.Next, referring to FIG. 3J, an epitaxial layer 220 is formed by growing an upper portion of the source / drain 218 using an epitaxial process. Specifically, epitaxial deposition is performed to a portion which is equal to or slightly larger than the thickness of the gate poly 216 of the entire contact hole depth. At this time, when the thickness of the gate poly 216 is 2000 kPa, the thickness of the epitaxial layer 220 is 2000 to 3000 kPa.

여기서, 상기 에피택셜 증착은 NMOS 또는 PMOS의 특성에 맞는 불순물 물질을 사용하며, 또한 공정 조건으로서, 후속적으로 형성될 콘택 형성시에 문제가 발생하지 않도록 소스/드레인의 저항 및 불순물의 분포가 동일하도록 진행한다.Here, the epitaxial deposition uses an impurity material suitable for the characteristics of the NMOS or PMOS, and also as a process condition, the source / drain resistance and the impurity distribution are the same so that no problem occurs during the formation of a subsequent contact. Proceed to

만일, N-타입의 소스/드레인의 경우, 불순물 인자는 보통 PH3나 AsH3을 이용하며, P-타입의 소스/드레인의 경우, 불순물 인자는 보통 B2H6을 사용한다.For N-type sources / drains, the impurity factor is usually PH 3 or AsH 3 , and for P-type sources / drains, the impurity factor is usually B 2 H 6 .

이때, 상기 에피택셜 공정은 700∼1200℃의 온도로 진행되고, 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되며, 또한, 분위기 기체로 TCS(SiHCl3)을 사용하게 된다.At this time, the epitaxial process is carried out at a temperature of 700 ~ 1200 ℃, proceeds to a pressure of reduced pressure (Atmospheric: 760 Torr) or greater than 20 Torr (Reduced Pressure), and also using the TCS (SiHCl 3 ) as the atmosphere gas Done.

다음으로, 도 3k를 참조하면, 상기 PSG(219) 상에 제2 콘택 패턴을 형성하고 이에 따른 식각을 실시하여 상기 게이트(216') 상부에 제2 콘택홀을 형성한다. 여기서, 도면부호 C는 콘택홀을 나타낸다.Next, referring to FIG. 3K, a second contact pattern is formed on the PSG 219 and etched to form a second contact hole on the gate 216 ′. Here, reference numeral C denotes a contact hole.

다음으로, 도 3l을 참조하면, 상기 제1 및 제2 콘택홀에 형성된 소스/드레인/게이트 상부에 실리사이드(221)를 형성한다. 이때, 상기 실리사이드는 티타늄(Ti)을 사용하며, 실리사이드 증착 온도는 350∼500℃로 하며, 상기 실리사이드(221)의 두께는 300∼600Å 정도로 실시한다.Next, referring to FIG. 3L, the silicide 221 is formed on the source / drain / gate formed in the first and second contact holes. In this case, the silicide is made of titanium (Ti), the silicide deposition temperature is 350 ~ 500 ℃, the thickness of the silicide 221 is carried out to about 300 ~ 600Å.

다음으로, 도 3m을 참조하면, 상기 제1 및 제2 콘택홀에 대해, 즉, 상기 소스/드레인/게이트 상부에 형성된 실리사이드(221) 상에 콘택 금속장벽(222) 증착을 실시한다. 이때, 상기 콘택 금속장벽(222)은 보통 티타늄(Ti)/질화티타늄(TiN)을 증착하며, 상기 콘택 금속장벽(222)의 두께는, 티타늄(Ti)의 경우 200∼600Å을 형성하고, 질화티타늄(TiN)의 경우 800∼1500Å의 범위 내에서 형성한다. 또한, 상 기 콘택 장벽금속(222)을 증착하기 위한 공정의 온도는 300∼600℃에서 실시한다.Next, referring to FIG. 3M, the contact metal barrier 222 is deposited on the first and second contact holes, that is, on the silicide 221 formed on the source / drain / gate. In this case, the contact metal barrier 222 is usually deposited titanium (Ti) / titanium nitride (TiN), the thickness of the contact metal barrier 222, in the case of titanium (Ti) to form 200 ~ 600Å, nitride In the case of titanium (TiN), it is formed within the range of 800 to 1500 kPa. In addition, the temperature of the process for depositing the contact barrier metal 222 is carried out at 300 ~ 600 ℃.

다음으로, 도 3n을 참조하면, 상기 콘택 장벽금속(220)에 대해 실리사이드화(221) 한다. 구체적으로, 콘택 실리사이드(Contact silicide) 및 소스/드레인/게이트 실리사이드를 형성하도록 실리사이드 어닐링(silicide annealing)을 실시한다. 이때, 상기 실리사이드 어닐링 장비는 통상적으로 급속 열산화 공정(RTP) 장비를 사용하는데, 이때, 상기 실리사이드 어닐링 온도는 700∼1000℃이고, 어닐링 시간은 5∼30초 내에서 실시한다.Next, referring to FIG. 3N, the contact barrier metal 220 is silicided 221. Specifically, silicide annealing is performed to form contact silicide and source / drain / gate silicide. At this time, the silicide annealing equipment typically uses a rapid thermal oxidation process (RTP) equipment, wherein the silicide annealing temperature is 700 to 1000 ℃, annealing time is performed within 5 to 30 seconds.

다음으로, 도 3o를 참조하면, 콘택홀 갭 충진 물질을 텅스텐(W)을 증착하여 상기 콘택홀 충진을 실시한다.Next, referring to FIG. 3O, the contact hole filling material is deposited by depositing tungsten (W) on the contact hole gap filling material.

결국, 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법은, 에피택셜 공정을 이용하여 콘택 갭을 1차적으로 충진하여 소스/드레인/게이트 부분의 높이를 동일하게 하고, 후속적으로 진행되는 콘택 갭 충진 스텝 커버리지를 양호하게 할 수 있다.As a result, in the method for forming a contact of a semiconductor device according to an embodiment of the present invention, by using an epitaxial process, the contact gap is primarily filled to make the source / drain / gate portions the same, and the subsequent contact is performed. The gap filling step coverage can be made good.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

본 발명에 따르면, 에피택셜 공정을 이용하여 콘택 갭을 어느 정도 충진함으로써, 후속적으로 진행되는 콘택 갭 충진 스텝 커버리지(step coverage)가 양호해 지고, 이에 따라 반도체 소자의 신뢰성을 높일 수 있다.According to the present invention, by filling the contact gap to some extent using an epitaxial process, subsequent contact gap filling step coverage can be improved, thereby increasing the reliability of the semiconductor device.

또한, 본 발명에 따르면, 에피택셜 공정을 이용하여 콘택 갭을 1차적으로 충진하여 소스/드레인/게이트 부분의 높이를 동일하게 함으로써, 후속적으로 진행되는 콘택 갭 충진 시에 안정적으로 충진할 수 있다.In addition, according to the present invention, by filling the contact gap primarily by using an epitaxial process to make the source / drain / gate portions the same, it is possible to stably fill during the subsequent contact gap filling. .

Claims (18)

a) 소자분리막이 형성된 반도체 기판 상에 게이트 산화막, 게이트, 및 스페이서를 순차적으로 형성하고, 상기 반도체 기판의 액티브 영역 상에 이온을 주입하여 소스/드레인을 형성하는 단계;a) sequentially forming a gate oxide film, a gate, and a spacer on the semiconductor substrate on which the device isolation film is formed, and implanting ions into an active region of the semiconductor substrate to form a source / drain; b) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계;b) depositing intermetallic material (PSG) on the exposed front surface; c) 상기 금속간 물질 상에 제1 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 상기 소스/드레인 상부에만 제1 콘택홀을 형성하는 단계;c) forming a first contact pattern on the intermetallic material, and etching to form a first contact hole only on the source / drain; d) 에피택셜 공정을 이용하여 상기 소스/드레인 상부에 형성된 제1 콘택홀 내부에 에피택셜층을 성장시켜, 상기 제1 콘택홀을 게이트 높이까지 충진하는 에피택셜 레이어를 형성하는 단계;d) growing an epitaxial layer inside the first contact hole formed on the source / drain by using an epitaxial process to form an epitaxial layer filling the first contact hole to a gate height; e) 상기 금속간 물질 상에 제2 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 게이트 상부에 제2 콘택홀을 형성하는 단계;e) forming a second contact pattern on the intermetallic material, and etching according to forming a second contact hole on the gate; f) 상기 제1 및 제2 콘택홀을 통해 상기 소스/드레인/게이트 상에 제1 실리사이드를 형성하는 단계;f) forming a first silicide on the source / drain / gate through the first and second contact holes; g) 상기 제1 실리사이드가 형성된 상기 제1 및 제2 콘택홀 상에 콘택 금속장벽 증착을 실시하는 단계;g) depositing a contact metal barrier on the first and second contact holes where the first silicide is formed; h) 상기 소스/드레인 및 게이트 상부에 형성된 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 제2 실리사이드를 형성하는 단계; 및h) silicide annealing the contact metal barrier formed over the source / drain and gate to form a second silicide; And i) 상기 제1 및 제2 콘택에 갭 충진 물질을 증착하여 콘택을 형성하는 단계i) depositing a gap fill material into the first and second contacts to form a contact 를 포함하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.Method for forming a contact of a semiconductor device using an epitaxial process comprising a. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 레이어의 두께는 상기 게이트의 두께와 동일하거나 높게 형성되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The thickness of the epitaxial layer of step d) is the same or higher than the thickness of the gate is formed contact method of a semiconductor device using an epitaxial process. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 레이어의 증착 조건은 후속적인 콘택 형성시 문제가 발생하지 않도록 소스/드레인의 저항 및 불순물의 분포가 동일해지도록 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The deposition conditions of the epitaxial layer of step d) are performed so that the distribution of the resistance and impurities of the source / drain is the same so that a problem does not occur during subsequent contact formation. Forming method. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 레이어는 상기 소스/드레인이 N-타입인 경우, 불순물 인자는 PH3 또는 AsH3인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, wherein the epitaxial layer of step d) is the impurity factor is PH 3 or AsH 3 when the source / drain is N-type. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 레이어는 상기 소스/드레인이 P-타입인 경우, 불순물 인자는 B2H6인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method for forming a contact of a semiconductor device using an epitaxial process, characterized in that the epitaxial layer of step d) is the impurity factor B 2 H 6 when the source / drain is P-type. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 공정은 1000∼1200℃의 온도로 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, characterized in that the epitaxial process of step d) is carried out at a temperature of 1000 ~ 1200 ℃. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 공정은 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, characterized in that the epitaxial process of step d) is carried out at a pressure of reduced pressure (Atmospheric: 760 Torr) or less than 20 Torr. 제1항에 있어서,The method of claim 1, 상기 d) 단계의 에피택셜 공정은 분위기 기체로 TCS(SiHCl3)을 사용하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, characterized in that the epitaxial process of step d) uses TCS (SiHCl 3 ) as the atmosphere gas. 제1항에 있어서,The method of claim 1, 상기 f) 단계의 제1 실리사이드는 티타늄(Ti)을 증착하여 형성되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, wherein the first silicide of step f) is formed by depositing titanium (Ti). 제1항에 있어서,The method of claim 1, 상기 f) 단계의 제1 실리사이드의 두께는 300∼600Å인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The thickness of the first silicide of step f) is 300 ~ 600Å, the contact forming method of a semiconductor device using an epitaxial process. 제1항에 있어서,The method of claim 1, 상기 f) 단계의 제1 실리사이드는 300∼600℃의 공정 온도에서 형성되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The first silicide of step f) is formed at a process temperature of 300 to 600 ℃ contact method of a semiconductor device using an epitaxial process. 제1항에 있어서,The method of claim 1, 상기 g) 단계의 콘택 장벽금속은 티타늄(Ti) 또는 질화티타늄(TiN)을 증착하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The contact barrier metal of step g) is a method of forming a contact of a semiconductor device using an epitaxial process, characterized in that for depositing titanium (Ti) or titanium nitride (TiN). 제12항에 있어서,The method of claim 12, 상기 콘택 장벽금속의 두께는, 상기 티타늄(Ti)의 경우 200∼600Å이고, 상기 질화티타늄(TiN)의 경우 800∼1500Å인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The thickness of the contact barrier metal is 200 to 600 kPa in the case of titanium (Ti), and 800 to 1500 kPa in case of the titanium nitride (TiN). 제1항에 있어서,The method of claim 1, 상기 콘택 장벽금속은 300∼600℃의 공정 온도에서 형성되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The contact barrier metal is a contact forming method of a semiconductor device using an epitaxial process, characterized in that formed at a process temperature of 300 ~ 600 ℃. 제1항에 있어서,The method of claim 1, 상기 h) 단계의 제2 실리사이드는 상기 소스/드레인/게이트 상부의 실리콘이 드러난 부위에서만 이루어지는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, wherein the second silicide of step h) is formed only at a portion of the silicon on the source / drain / gate. 제1항에 있어서,The method of claim 1, 상기 h) 단계의 제2 실리사이드 어닐링 장비는 급속 열산화 공정(RTP) 장비를 사용하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, wherein the second silicide annealing equipment of step h) uses a rapid thermal oxidation process (RTP) equipment. 제1항에 있어서,The method of claim 1, 상기 h) 단계의 제2 실리사이드 어닐링 온도는 700∼1000℃이고, 제2 실리사이드 어닐링 시간은 5∼30초 내에서 실시하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The second silicide annealing temperature of the step h) is 700 to 1000 ℃, the second silicide annealing time is performed within 5 to 30 seconds, the contact forming method of a semiconductor device using an epitaxial process. 제1항에 있어서,The method of claim 1, 상기 i) 단계는 텅스텐(W)을 사용하여 상기 에피택셜 레이어 상부에 추가로 갭 충진하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법.The method of forming a contact of a semiconductor device using an epitaxial process, in step i), further comprises gap filling the upper part of the epitaxial layer using tungsten (W).
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