KR100670041B1 - Fast Ethernet Receive Data Error Correction Circuit - Google Patents
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Abstract
본 발명은 고속 이더넷 100Base-TX 물리 계층의 데이터 수신부에 관한 것으로, 특히 데이터 송수신중 전송 선로에서 발생한 데이터 오류를 수신 디코더에서 단지 검출만하여 상위 계층에 통보하여 수신 데이터 프레임 전체를 폐기시키게 하는 종래의 단순한 고속 이더넷 물리 계층에 새로이 오류 정정 기능을 물리 계층에 추가함으로써, 고속 이더넷 시스템의 데이터 송수신의 정확성을 향상시키고, 오류 데이터 재전송의 비효율성을 해소시켜 고속 이더넷의 전체 네트워크 효율을 향상시킨 고속 이더넷 수신 데이터 오류 정정 회로에 관한 것이다.The present invention relates to a data receiving unit of a fast Ethernet 100Base-TX physical layer, and more particularly, to detect a data error occurring in a transmission line during data transmission / reception, and to notify the upper layer only by detecting a data error occurring in a transmission line. By adding error correction to the physical layer in addition to the simple Fast Ethernet physical layer, Fast Ethernet reception improves the accuracy of data transmission and reception in Fast Ethernet systems and eliminates the inefficiency of error data retransmissions, thereby improving the overall network efficiency of Fast Ethernet. Data error correction circuit.
이를 위하여 본 발명은 5B/4B 디코더와 5비트 심볼 지연기와 대체 및 5B/4B 디코딩부와 4B/8B 병렬화부와 순환 중복 검사부와 멀티플렉서와 수신 매개 독립 인터페이스를 포함한다.To this end, the present invention includes a 5B / 4B decoder, a 5-bit symbol delay unit, a replacement, a 5B / 4B decoder, a 4B / 8B parallelizer, a cyclic redundancy checker, a multiplexer, and a reception-independent interface.
고속이더넷, 수신매개독립 인터페이스, 5B/4B 디코더, 순환중복검사, 링크계층, 물리계층High Speed Ethernet, Independent Mediation Interface, 5B / 4B Decoder, Cyclic Redundancy Check, Link Layer, Physical Layer
Description
도 1은 고속 이더넷 네트워크 시스템의 개략도이다.1 is a schematic diagram of a Fast Ethernet network system.
도 2는 본 발명에서 제안한 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로의 블록도이다.2 is a block diagram of an error correction circuit of a data receiver of a Fast Ethernet physical layer proposed by the present invention.
본 발명은 고속 이더넷 100Base-TX 물리 계층의 데이터 수신부에 관한 것으로, 특히 데이터 송수신중 전송 선로에서 발생한 데이터 오류를 정정하는 기능을 물리 계층에 추가함으로써 고속 이더넷 시스템의 데이터 송수신의 정확성을 향상시킨 고속 이더넷 수신 데이터 오류 정정 회로에 관한 것이다.The present invention relates to a data receiving unit of a fast Ethernet 100Base-TX physical layer. In particular, a fast Ethernet improves the accuracy of data transmission and reception in a fast Ethernet system by adding a function to correct a data error occurring in a transmission line during data transmission and reception to the physical layer. It relates to a received data error correction circuit.
이더넷 통신 방식에서 IEEE(Institute of Electrical and Electronic Engineers) 802.3 규약은 CSMA/CD(carrier sense multiple access with collision detection)라고 한다. The Institute of Electrical and Electronic Engineers (IEEE) 802.3 protocol in Ethernet communication is called carrier sense multiple access with collision detection (CSMA / CD).
CSMA/CD 방식으로 동작하는 단말기는 송신 전에 전송로에서 캐리어(carrier)를 점검하고, 채널(channel)이 사용가능(idle)하면 프레임(frame) 송신을 수행한 다. 그러나, 송신할 때 다른 단말기에서도 송신이 있는 경우 필연적으로 프레임간에 충돌(collision)이 발생한다. 충돌이 감지되면 즉시 전송중인 프레임의 나머지 부분의 송신을 중단하고 일정 시간 경과 후에 재전송을 준비한다.A terminal operating in a CSMA / CD scheme checks a carrier in a transmission path before transmission and performs frame transmission when a channel is available. However, when there is a transmission from another terminal at the time of transmission, collision between frames inevitably occurs. If a collision is detected, it immediately stops transmitting the rest of the frame being transmitted and prepares for retransmission after a certain time.
따라서, CSMA/CD 방식은 전송매체를 공유함으로써 단말기들이 전송하는 프레임이 충돌하는 경우, 캐리어와 충돌을 감지하는 기능 및 재전송하는 기능 등이 물리 계층 및 데이터 링크 계층에 구현된다.Accordingly, in the CSMA / CD scheme, when a frame transmitted by terminals collides by sharing a transmission medium, a function of detecting a collision with a carrier and a function of retransmitting are implemented in a physical layer and a data link layer.
링크 계층은 물리 계층에서 보고하는 캐리어 및 충돌 정보에 따라 CSMA/CD 동작을 수행하고, 물리 계층은 링크 계층에서 송신 요구한 NRZ(Non Return to Zero) 형태의 송수신 비트열을 맨체스터 코드로 변환하여 송신한다. 또한 수신된 맨체스터 부호로부터 송수신 클럭을 추출하여 NRZ 비트열을 복원하고, 접속된 전송 매체상에서의 캐리어 및 충돌을 감지하여 링크 계층으로 보고하는 기능을 수행한다.The link layer performs CSMA / CD operation according to carrier and collision information reported by the physical layer, and the physical layer transmits the transmitted and received bit strings in the form of non return to zero (NRZ) requested by the link layer to Manchester code. do. In addition, it extracts the transmission and reception clock from the received Manchester code, restores the NRZ bit string, detects carriers and collisions on the connected transmission medium, and reports them to the link layer.
이하 도면을 참조하여 이더넷 네트워크 시스템에 대해 설명한다.Hereinafter, an Ethernet network system will be described with reference to the accompanying drawings.
도 1은 고속 이더넷 네트워크 시스템의 개략도이다.1 is a schematic diagram of a Fast Ethernet network system.
다수의 PC(30, 40, .... N-1, N)가 독립적으로 동작하면서 서로 정보를 교환하기 위해서는 통일된 프로토콜(protocol)에 의한 관리 기술이 필수적이다. 최근에 사용자는 다량의 정보를 빠른 시간 안에 전달하는 것을 최대의 과제로 삼고 있으며, 이는 단위 시간당 정보량의 증가를 말한다.In order for a plurality of
이에 따라 다수의 PC(30, 40, .... N-1, N)를 하나의 네트워크로 연결하고 그 네트워크 범주 안에 들어가는 단말기간의 원활한 정보 교환이 필요하다. 따라 서, 단말기들이 같은 네트워크 범주 내에서 데이터를 송수신하는 것인지 다른 네트워크 내의 데이터를 송수신하는 것인지 구분하여야 한다. 이에 따라 허브(hub, 20) 또는 리피터(repeater)라는 중계기를 두고 네트워크 파일 서버(10)와 다수의 PC(30, 40, .... N-1, N)사이의 데이터 교환을 관리한다. 이들 중계기에 네트워크에 연결된 단말기수, 즉 채널수가 많을수록 이를 관리하는 기술이 어려워진다. 따라서, 성능이 우수한 중계기일수록 각 단말기들이 송수신하는 데이터 내용을 살펴보고 그에 맞게 제어하여 네트워크 내에서 병목 현상이 발생하지 않도록 해야한다.Accordingly, it is necessary to connect a plurality of PCs (30, 40, .... N-1, N) to a single network and to smoothly exchange information between terminals falling within the network category. Therefore, it is necessary to distinguish whether terminals transmit and receive data in the same network category or transmit and receive data in different networks. Accordingly, it manages the data exchange between the
종래의 고속 이더넷 물리 계층은 수신 데이터 처리시 100Base-TX 이더넷의 수신 프레임 데이터를 4비트 단위로 5B/4B 디코딩 기능을 수행하게 되는데, 이 과정에서 전송 선로에서 발생한 데이터 오류를 5B/4B 전환 테이블에 의해 검출한다. Conventional Fast Ethernet physical layer performs 5B / 4B decoding function of received frame data of 100Base-TX Ethernet in 4-bit unit during processing of received data. In this process, data error occurred in transmission line is transferred to 5B / 4B conversion table. By detection.
검출된 오류 데이터는 수신 매개 독립 인터페이스를 통하여 수신 오류 신호로써 상위의 링크 계층으로 올려 보내지며, 링크 계층에서는 수신 오류 신호를 포함하는 수신 프레임 전체를 폐기시키고, 송신측으로 하여금 프레임 전체를 재전송하게 한다. 따라서, 종래의 고속 이더넷 물리 계층은 네트워크의 송수신 효율을 저하시키는 문제점이 있다. The detected error data is sent to the upper link layer as a reception error signal through a reception independent interface, and the link layer discards the entire reception frame including the reception error signal and causes the transmitter to retransmit the entire frame. Therefore, the conventional Fast Ethernet physical layer has a problem of reducing the transmission and reception efficiency of the network.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 데이터를 송수신하는 중 전송 선로에서 발생한 데이터 오류를 수신 디코더에서 검출하고 오류를 정정하여 데이터 송수신의 정확성을 향상시킨다. SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and improves the accuracy of data transmission and reception by detecting a data error occurring in a transmission line during transmission and reception of data and correcting the error.
이러한 과제를 달성하기 위하여, 본 발명에서 제안한 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로는 5B/4B 디코더와 5비트 심볼 지연기와 대체 및 5B/4B 디코딩부와 4B/8B 병렬화부와 순환 중복 검사부와 멀티플렉서와 수신 매개 독립 인터페이스를 포함한다.In order to achieve this problem, the error correction circuit of the data receiver of the fast Ethernet physical layer proposed by the present invention includes a 5B / 4B decoder, a 5-bit symbol delay unit, a 5B / 4B decoder, a 4B / 8B parallelizer, a cyclic redundancy checker, Includes multiplexer and receive-independent interface.
5B/4B 디코더는 5비트로 그룹화된 병렬 데이터를 4비트로 변환시켜서 링크 계층의 매체 접속 제어부(Medium Access Control)로 출력한다.The 5B / 4B decoder converts the parallel data grouped into 5 bits into 4 bits and outputs them to the medium access control of the link layer.
5비트 심볼 지연기는 5B/4B 디코더를 거친 수신 오류 신호와 전송 선로로부터의 수신 심볼 신호의 동기를 맞추기 위해 지연 시간을 조절한다.The 5-bit symbol delay adjusts the delay time to synchronize the received error signal through the 5B / 4B decoder with the received symbol signal from the transmission line.
대체 및 5B/4B 디코딩부는 5B/4B 디코더를 거친 수신 오류 신호가 하이(High)에 해당되고 5비트 심볼 지연기를 통과한 수신 심볼 데이터를 1비트 오류 데이터로 가정하여, 5개의 오류가 복구된 4비트 데이터를 생성한다.The replacement and 5B / 4B decoding unit assumes that the received symbol data passing through the 5B / 4B decoder corresponds to High and that the received symbol data that has passed through the 5-bit symbol delayer is 1-bit error data. Generate bit data.
4B/8B 병렬화부는 32비트 순환 중복 검사 점검을 8비트로 계산하기 위하여 대체 및 5B/4B 디코딩부로부터의 4비트 경로 데이터를 8비트 데이터로 병렬화한다. The 4B / 8B parallelizer parallelizes the 4-bit path data from the replacement and 5B / 4B decoders into 8-bit data to compute the 32-bit cyclic redundancy check check into 8 bits.
순환 중복 검사부는 4B/8B 병렬화부로부터의 8비트 데이터를 수신 프레임마다 여유 부호를 붙여 전송하고, 그것에 따라서 전송 내용이 정확했는지의 여부를 조사하여 순환 중복 검사 점검 완료 신호를 출력한다.The cyclic redundancy check unit transmits 8-bit data from the 4B / 8B parallelizing unit with an extra code for each received frame, checks whether the transmission contents are correct accordingly, and outputs a cyclic redundancy check check completion signal.
멀티플렉서는 수신 오류 신호가 하이(High)일 때 대체 및 5B/4B 디코딩부에서 대체된 5개의 수정된 4비트 데이터 중 순환 중복 검사부의 순환 중복 검사 점검 완료 신호의 제어에 의해 오류가 복구된 최종 4비트 데이터를 선택한다.When the received error signal is high, the multiplexer replaces the last four of the five modified four-bit data replaced by the 5B / 4B decoding unit and the error is recovered by the control of the cyclic redundancy check check completion signal of the cyclic redundancy check unit. Select bit data.
수신 매개 독립 인터페이스는 링크 계층의 매체 접속 제어부와 물리 계층을 연결하는 접속부로서, 매체 접속 제어부에서 송신 요구된 프레임의 비트열을 고속 전송하기 위해 물리 계층의 5B/4B 디코더를 통해 4비트 단위로 된 스트림으로 변환하여 수신 오류 신호와 함께 링크 계층으로 전달하는 기능을 수행한다.Receiving-independent interface is a connection that connects the media access control section of the link layer and the physical layer. It converts to a stream and delivers the received error signal to the link layer.
이상과 같이 구성된 본 발명의 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로의 실시예를 도 2를 참조하여 설명하면 다음과 같다. An embodiment of a data receiver error correction circuit of the fast Ethernet physical layer of the present invention configured as described above will be described with reference to FIG. 2.
도 2는 본 발명에서 제안한 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로의 블록도이다.2 is a block diagram of an error correction circuit of a data receiver of a Fast Ethernet physical layer proposed by the present invention.
도 2에서와 같이, 전송 선로로부터 수신된 데이터는 물리 계층에서 5비트 병렬 데이터로 그룹화되고, 5B/4B 디코더(100)를 통해 4비트로 변환되어 수신 오류 신호와 함께 수신 매개 독립 인터페이스(700)를 거쳐 링크 계층의 매체 접속 제어부(Medium Access Control)로 출력된다.As shown in FIG. 2, the data received from the transmission line is grouped into 5-bit parallel data in the physical layer and converted into 4 bits through the 5B /
5비트 심볼 지연기(200)는 5B/4B 디코더(100)를 거친 수신 오류 신호와 전송 선로로부터의 수신 심볼 신호를 인가 받아 동기를 맞추기 위해 지연 시간을 조절하여 출력한다.The 5-bit
대체 및 5B/4B 디코딩부(300)는 5B/4B 디코더(100)를 거친 수신 오류 신호가 하이(High)에 해당되고 5비트 심볼 지연기(200)를 통과한 수신 심볼 데이터를 1비트 오류 데이터로 가정하여, 5개의 오류가 복구된 4비트 데이터를 생성한다.The replacement and 5B /
4B/8B 병렬화부(400)는 32비트 순환 중복 검사 점검을 8비트로 계산하기 위하여 대체 및 5B/4B 디코딩부(300)로부터의 4비트 경로 데이터를 인가 받아 8비트 데이터로 병렬화한다. The 4B / 8B parallelizing
순환 중복 검사부(500)는 4B/8B 병렬화부(400)로부터의 8비트 데이터를 인가 받아 수신 프레임마다 여유 부호를 붙여 전송하고, 그것에 따라서 전송 내용이 정확했는지의 여부를 조사하여 순환 중복 검사 점검 완료 신호를 출력한다.The cyclic
멀티플렉서(600)는 수신 오류 신호가 하이(High)일 때 대체 및 5B/4B 디코딩부(300)에서 대체된 5개의 수정된 4비트 데이터 중 순환 중복 검사부(500)의 순환 중복 검사 점검 완료 신호의 제어에 의해 오류가 복구된 최종 4비트 데이터를 선택한다.When the received error signal is high, the
수신 매개 독립 인터페이스(700)는 링크 계층의 매체 접속 제어부와 물리 계층을 연결하는 접속부로서, 매체 접속 제어부에서 송신 요구된 프레임의 비트열을 고속 전송하기 위해 물리 계층의 5B/4B 디코더(100)를 통해 4비트 단위로 된 스트림으로 변환하여 수신 오류 신호와 함께 링크 계층으로 전달하는 기능을 수행한다.The reception medium
다음은 본 발명의 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로의 동작을 도 2를 참조하여 상세히 설명한다.Next, an operation of the data receiver error correction circuit of the fast Ethernet physical layer according to the present invention will be described in detail with reference to FIG. 2.
5B/4B 디코더(100)에서 매 클럭마다 수행하는 수신 데이터의 5B/4B 디코딩시 1비트 오류가 발생한 경우, 수신 오류 신호가 하이(High)되고, 수신 데이터 5비트 중 첫 번째 비트부터 다섯 번째 비트까지 하나의 비트만 반전시키면, 5가지의 경우의 수가 형성된다. When a 1-bit error occurs in 5B / 4B decoding of received data performed every 5 clocks by the 5B /
그 5가지 데이터를 각각 병렬로 동시에 다시 5B/4B 디코딩부(300)에서 5B/4B 디코딩 후 5B/4B 테이블에 의해 변환된 4비트 데이터를 4B/8B 병렬화부(400)에서 8비트로 변환시킨다. 이 8비트 데이터가 순환 중복 검사부(500)를 통과되면 5가지의 경로 데이터 중 순환 중복 검사 점검에서 나머지가 없는 어떤 하나의 경로 데이터에서만 순환 중복 검사 점검 완료 결과를 얻게 된다. The 5B data are converted into 8 bits in the 4B /
한편, 5B/4B 디코딩부(300)에서 한 비트씩 반전된 5가지의 경우의 데이터가 멀티플렉서(600)의 입력으로 병렬로 인가되고, 순환 중복 검사 완료 신호의 제어에 따라 수정된 4비트 데이터를 선택한다.On the other hand, the five cases of data inverted by one bit in the 5B /
그 결과로서 멀티플렉서(600)에서 선택된 1비트 오류가 정정된 수신 데이터를 상위 링크 계층으로 통보하면 상위 링크 계층에서는 5B/4B 디코더(100)를 통과한 후 수신 매개 독립 인터페이스(700)을 거쳐 링크 계층으로 인가된 데이터를 수신 오류 신호가 하이(High)가 되는 시점의 수정된 데이터로 대치하여 수신 데이터 1비트 오류 정정을 정확히 수행하는 것이다. As a result, when the 1-bit error selected by the
상기한 바와 같이, 본 발명에 따른 고속 이더넷 물리 계층의 데이터 수신부 오류 정정 회로는 기존의 비트 오류율을 감소시킴으로써 데이터 송수신의 정확성을 향상시키고, 데이터 오류로 인한 재전송을 줄임으로써 LAN 시스템의 실질 전송 속도를 향상시키며 제품의 품질 측면에서 높은 신뢰성을 확보하도록 한 것이다.As described above, the error correction circuit of the data receiver of the fast Ethernet physical layer according to the present invention improves the accuracy of data transmission and reception by reducing the existing bit error rate and reduces the actual transmission speed of the LAN system by reducing the retransmission due to the data error. It is to ensure high reliability in terms of product quality.
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