KR100668873B1 - Period measuring equipment and semiconductor memory device including period measuring equipment - Google Patents

Period measuring equipment and semiconductor memory device including period measuring equipment Download PDF

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Abstract

A period measuring device and a semiconductor memory device having the same are provided to rapidly measure the period of a signal related to the operation of the semiconductor memory device by converting the period into a digital signal. A period measuring device includes a period generating circuit(100), an input buffer(200), a period measuring circuit(300), and an output buffer(400). The period generating circuit provides a period signal, which is related to the period of a predetermined operation. The input buffer supplies an internal reference clock in a test mode. The period measuring circuit divides the internal reference clock, while the period signal is enabled in the test mode, generates clock division signals, latches the divided clocks, and outputs the result as an n-bit digital latch signal. The output buffer buffers the n-bit digital latch signal in the test mode and outputs the result as an n-bit output signal.

Description

주기 측정 장치 및 그를 구비한 반도체 메모리 장치{PERIOD MEASURING EQUIPMENT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING PERIOD MEASURING EQUIPMENT}Periodic measuring device and semiconductor memory device having same {period measuring device and SEMICONDUCTOR MEMORY DEVICE INCLUDING PERIOD MEASURING EQUIPMENT}

도 1은 본 발명에 따른 주기 측정 장치의 블럭도.1 is a block diagram of a periodic measuring device according to the present invention.

도 2는 본 발명에 따른 주기 측정 장치에 구비된 주기 측정 회로(300)의 블럭도.2 is a block diagram of a periodic measurement circuit 300 provided in the periodic measurement device according to the present invention.

도 3은 본 발명에 따른 주기 측정 장치에 구비된 분주부(310)의 동작 파형도.3 is an operation waveform diagram of the dispensing unit 310 provided in the period measuring device according to the present invention.

도 4는 본 발명에 따른 주기 측정 장치에 구비된 시프트부(320)의 회로도.4 is a circuit diagram of a shift unit 320 provided in the period measuring device according to the present invention.

도 5는 본 발명에 따른 주기 측정 장치에 구비된 래치부(330)의 회로도.5 is a circuit diagram of a latch unit 330 provided in the period measuring device according to the present invention.

도 6은 본 발명에 따른 주기 측정 장치를 이용하여 셀프 리프레쉬 주기를 측정한 예를 나타내는 표.6 is a table showing an example in which a self-refresh cycle is measured using a period measuring device according to the present invention.

본 발명은 주기 측정 장치에 관한 것으로, 보다 상세하게는 셀프 리프레쉬 주기와 같은 반도체 메모리 장치의 동작에 관련된 신호의 주기를 측정하기 위한 주 기 측정 장치에 관한 것이다.The present invention relates to a period measuring device, and more particularly to a period measuring device for measuring the period of the signal related to the operation of the semiconductor memory device, such as a self refresh period.

종래에는, 반도체 장치의 동작에 관련된 모드나 신호의 주기는 아날로그 방식으로 측정되었으며, 메모리 장치에서 출력되는 신호의 파형 변화를 스캔하여 주기를 측정하였다.In the related art, a mode or a period of a signal related to an operation of a semiconductor device is measured in an analog manner, and a period is measured by scanning a waveform change of a signal output from a memory device.

하지만, 상기한 종래의 아날로그 방식의 주기 측정 방법은 1개의 데이터 출력이 로우 상태에서 하이로 천이되는 시점을 스캔하고, 시점간 시간 차로써 주기를 산출하였다. 그러므로, 종래의 주기 측정 방법은 반도체 메모리 장치의 동작에 관련된 신호의 주기를 측정하는데 많은 시간이 소요되는 문제점이 있다.However, in the above-described analog measuring method of the periodic method, the time point when one data output is transitioned high from the low state is scanned, and the period is calculated as the time difference between the time points. Therefore, the conventional period measuring method has a problem that it takes a long time to measure the period of the signal related to the operation of the semiconductor memory device.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 메모리 장치의 동작에 관련된 신호의 주기를 측정함에 있어서, 짧은 주기를 가진 외부 기준 클럭 신호를 이용하고, 이를 분주한 주기를 래치하여 디지털 신호로 출력함으로써, 주기 측정 시간을 줄이고자 함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to measure an external reference clock having a short period in measuring a period of a signal related to an operation of a semiconductor memory device. In order to reduce the period measurement time by using a signal and latching the divided period and outputting it as a digital signal.

상기한 바와 같은 목적을 달성하기 위한 주기 측정 장치는, 소정 동작의 주기에 관련된 주기 신호를 제공하는 주기 발생 회로; 테스트 모드 상태에서 내부 기준 클럭을 제공하는 입력 버퍼; 상기 테스트 모드 상태에서 상기 주기 신호가 인에이블 상태를 유지하는 동안 상기 내부 기준 클럭을 분주하여 'n'('n'은 1 이상의 자연수)개의 클럭 분주 신호들을 생성하며, 상기 분주 클럭들을 래치한 후 'n'비트 의 디지털 래치 신호로 출력하는 주기 측정 회로; 및 상기 테스트 모드 상태에서 상기 'n'비트의 디지털 래치 신호를 버퍼링하여 'n'비트의 출력 신호로 출력하는 출력 버퍼;를 포함한다.A period measuring device for achieving the above object includes a period generating circuit for providing a period signal associated with a period of a predetermined operation; An input buffer providing an internal reference clock in a test mode state; In the test mode state, the internal reference clock is divided while the periodic signal maintains the enabled state to generate 'n' ('n' is a natural number of 1 or more) clock division signals, and latches the division clocks. a period measuring circuit for outputting a digital latch signal of 'n' bits; And an output buffer for buffering the 'n' bit digital latch signal in the test mode state and outputting the 'n' bit output signal.

상기 구성에서, 상기 입력 버퍼는 상기 외부 기준 클럭을 상기 주기 신호의 주기보다 짧은 주기를 갖는 클럭으로 제공하도록 구성하는 것이 바람직하다.In the above configuration, the input buffer is preferably configured to provide the external reference clock as a clock having a period shorter than the period of the periodic signal.

상기 구성에서, 상기 주기 측정 회로는, 상기 테스트 모드 상태에서 상기 주기 신호가 인에이블 상태를 유지하는 동안 상기 내부 기준 클럭을 분주하여 상기 'n'개의 클럭 분주 신호들로 출력하는 분주부; 정상 동작 상태에서 상기 인에이블된 주기 신호를 시프트하는 시프트부; 및 상기 시프트부에서 시프트된 신호가 인에이블될 때 상기 'n'개의 클럭 분주 신호를 래치하여 상기 'n'비트 디지털 래치 신호로 출력하는 래치부;를 포함하는 것이 바람직하다.In the above configuration, the period measuring circuit may include: a divider which divides the internal reference clock and outputs the 'n' clock divided signals while the period signal maintains the enabled state in the test mode state; A shift unit for shifting the enabled periodic signal in a normal operating state; And a latch unit for latching the 'n' clock division signals and outputting the 'n' bit digital latch signal when the signal shifted in the shift unit is enabled.

상기 구성에서, 상기 분주부는 상기 내부 기준 클럭을 'i'('i'는 2 이상의 자연수)분주하는 단계를 최소한 한번 이상 수행하여서 'n'개의 클럭 분주 신호들로 출력하는 것이 바람직하다.In the above configuration, it is preferable that the divider outputs 'n' clock division signals by performing at least one division of the internal reference clock by 'i' ('i' is a natural number of two or more).

상기 구성에서, 상기 시프트부는 상기 주기 신호의 주기와 대응되게 시프트하며, 상기 주기 신호를 세 번 또는 다섯 번 시프트하는 것이 바람직하다.In the above configuration, the shift unit shifts corresponding to the period of the periodic signal and preferably shifts the periodic signal three or five times.

상기 구성에서, 상기 래치부는 상기 주기 신호가 디스에이블될 때 상기 'n'개의 클럭 분주 신호를 래치하며, 상기 래치된 신호의 전위 레벨에 따라 '0'과 '1'을 결정하여서 상기 'n'비트 디지털 래치 신호로 출력하는 것이 바람직하다.In the above configuration, the latch unit latches the 'n' clock division signals when the periodic signal is disabled, and determines '0' and '1' according to the potential level of the latched signal to determine the 'n'. It is preferable to output as a bit digital latch signal.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명 하기로 한다. 본 발명은 반도체 메모리 장치에 관련된 모든 신호의 주기 측정에 이용 가능하다. 일 실시 예로 반도체 장치의 셀프 리프레쉬 주기를 측정하는 것에 대하여 개시한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention can be used for the period measurement of all signals related to the semiconductor memory device. An embodiment of the present disclosure relates to measuring a self refresh cycle of a semiconductor device.

도 1은 본 발명에 따른 주기 측정 장치의 블럭도로서, 반도체 메모리 장치의 셀프 리프레쉬 주기를 측정하기 위한 주기 측정 장치의 블럭도이다.1 is a block diagram of a period measuring device according to the present invention, which is a block diagram of a period measuring device for measuring a self refresh period of a semiconductor memory device.

도시된 바와 같이, 본 발명에 따른 주기 측정 장치는 주기 발생 회로(100), 입력 버퍼(200), 주기 측정 회로(300), 및 출력 버퍼(400)를 포함한다.As shown, the period measuring device according to the present invention includes a period generating circuit 100, an input buffer 200, a period measuring circuit 300, and an output buffer 400.

셀프 리프레쉬 모드로 진입하면 셀프 리프레쉬 신호(SREF)는 인에이블되고, 주기 발생 회로(100)는 입력되는 셀프 리프레쉬 신호(SREF)를 버퍼링하여서 셀프 리프레쉬 신호(SREF)의 인에이블/디스에이블 상태에 대응하는 레벨을 갖는 셀프 리프레쉬 주기 신호(SREFP)를 출력한다.When the self refresh mode is entered, the self refresh signal SREF is enabled, and the cycle generator 100 buffers the input self refresh signal SREF to respond to the enable / disable state of the self refresh signal SREF. The self refresh cycle signal SREFP having a level of?

그리고, 테스트 모드로 진입하기 위한 테스트 신호(TM_EN)와 외부 기준 클럭(CLK)이 입력 버퍼(100)에 입력되고, 입력 버퍼(200)는 테스트 신호(TM_EN)가 인에이블 될 때, 외부로부터 인가되는 외부 기준 클럭(CLK)을 버퍼링하여 내부 기준 클럭(CLKI)으로 출력한다.The test signal TM_EN and the external reference clock CLK for entering the test mode are input to the input buffer 100, and the input buffer 200 is applied from the outside when the test signal TM_EN is enabled. The external reference clock CLK is buffered and output as the internal reference clock CLKI.

여기서, 외부 기준 클럭(CLK)은 반도체 메모리 장치의 셀프 리프레쉬 모드의 주기보다 짧은 주기를 갖는 클럭으로 제공됨이 바람직하다.The external reference clock CLK may be provided as a clock having a period shorter than that of the self refresh mode of the semiconductor memory device.

이어서, 주기 측정 회로(300)는 도 2와 같이 구성되며, 테스트 신호(TM_EN), 셀프 리프레쉬 주기 신호(SREFP), 및 내부 기준 클럭(CLKI)을 입력받고, 테스트 신호(TM_EN)와 셀프 리프레쉬 주기 신호(SREFP)가 인에이블될 때 내부 기준 클럭 (CLKI)을 'n'개의 클럭 분주 신호(DIV0~DIVn -1)로 분주하며, 셀프 리프레쉬 주기 신호(SREFP)를 시프트시킨 'm'개의 제어 신호(CON1~CONm)가 인에이블될 동안 'n'개의 클럭 분주 신호(DIV0~DIVn -1)를 래치하여 'n'비트의 디지털 래치 신호(DIV_LAT0~DIV_LATn-1)를 출력한다. 여기서, 'n'과 'm'은 1 이상의 자연수이다.Subsequently, the period measuring circuit 300 is configured as shown in FIG. 2 and receives the test signal TM_EN, the self refresh period signal SREFP, and the internal reference clock CLKI, and the test signal TM_EN and the self refresh period. When the signal SREFP is enabled, the internal reference clock CLKI is divided into 'n' clock division signals (DIV 0 to DIV n -1 ), and the 'm' shifted self-refresh period signal SREFP is shifted. While the control signals CON 1 to CON m are enabled, the 'n' clock latching signals (DIV 0 to DIV n -1 ) are latched to enable the 'n' bit of the digital latch signal (DIV_LAT 0 to DIV_LAT n-1 ). Outputs Here, 'n' and 'm' are natural numbers of 1 or more.

이러한 주기 측정 회로(300)의 구성 및 동작을 상세히 살펴보면 주기 측정 회로(300)는 낸드 게이트(NA1), 분주부(310), 시프트부(320), 및 래치부(330)를 포함한다.Looking at the configuration and operation of the period measurement circuit 300 in detail, the period measurement circuit 300 includes a NAND gate (NA1), a divider 310, a shift unit 320, and a latch unit 330.

낸드 게이트(NA1)는 셀프 리프레쉬 주기 신호(SREFP)와 테스트 신호(TM_EN)를 낸드 조합하여 분주 인에이블 신호(DIV_EN)로 출력한다. 즉, 낸드 게이트(NA1)는 셀프 리프레쉬 주기 신호(SREFP)와 테스트 신호(TM_EN)가 모두 인에이블될 때, 분주부(310)를 동작시킨다.The NAND gate NA1 performs a NAND combination of the self refresh cycle signal SREFP and the test signal TM_EN and outputs the divided enable signal DIV_EN. That is, the NAND gate NA1 operates the division unit 310 when both the self refresh cycle signal SREFP and the test signal TM_EN are enabled.

이어서, 분주부(310)는 분주 인에이블 신호(DIV_EN)에 의해 인에이블되며, 내부 기준 클럭(CLKI)을 분주하여 'n'개의 클럭 분주 신호(DIV0~DIVn -1)로 출력한다.Subsequently, the division unit 310 is enabled by the division enable signal DIV_EN, divides the internal reference clock CLKI, and outputs the 'n' clock division signals DIV 0 to DIV n −1 .

즉, 도 3에 도시된 바와 같이, 분주부(310)는 셀프 리프레쉬 주기 신호(SREFP)가 인에이블되는 시점에서 내부 기준 클럭(CLKI)을 분주하여 'n'개의 클럭 분주 신호(DIV0~DIVn -1)로 출력한 후, 셀프 리프레쉬 주기 신호(SREFP)가 디스에이블되는 시점에서 분주 동작을 중지한다.That is, as shown in FIG. 3, the divider 310 divides the internal reference clock CLKI at the time when the self refresh cycle signal SREFP is enabled, and divides the 'n' clock divider signals DIV 0 to DIV. After outputting as n −1 ), the dispensing operation is stopped when the self refresh cycle signal SREFP is disabled.

이때, 분주부(310)는 셀프 리프레쉬 펄스 신호(SREFP)를 2 분주, 즉, 주기를 두 배 늘린 첫 번째 클럭 분주 신호(DIV0)를 출력하고, 이후, 분주부(310)는 첫 번째 클럭 분주 신호(DIV0)를 2 분주하여 두 번째 클럭 분주 신호(DIV1)를 출력하며, 이러한 순서로 내부 기준 클럭(CLKI)의 주기를 늘려서 'n'개의 클럭 분주 신호(DIV0~DIVn-1)로 출력한다.At this time, the division unit 310 outputs the first clock division signal DIV 0 by dividing the self refresh pulse signal SREFP by two divisions, that is, by doubling the period, and then the division unit 310 first clocks. The divided clock signal (DIV 0 ) is divided into two to output the second clock divided signal (DIV 1 ), and in this order, the period of the internal reference clock (CLKI) is increased so that the 'n' clock divided signals (DIV 0 to DIV n- 1 )

이어서, 시프트부(320)는 셀프 리프레쉬 신호(SREF), 셀프 리프레쉬 주기 신호(SREFP) 및 테스트 신호(TM_EN)가 모두 디스에이블될 때, 셀프 리프레쉬 주기 신호(SREFP)를 시프트하여 'm'개의 제어 신호(CON1~CONm) 중 하나를 제어 신호(CON)로 출력한다.Subsequently, when the self refresh signal SREF, the self refresh cycle signal SREFP, and the test signal TM_EN are all disabled, the shift unit 320 shifts the self refresh cycle signal SREFP to control 'm' times. One of the signals CON 1 to CON m is output as the control signal CON.

이러한 시프트부(320)의 동작을 도 4를 참조하여 상세히 살펴보면 아래와 같다.The operation of the shift unit 320 will now be described in detail with reference to FIG. 4.

도 4는 일 실시 예로, 셀프 리프레쉬 주기 신호(SREFP)를 5번 시프트하여 세 개의 제어 신호(CON1~CON3)를 출력하는 시프트부(320)를 예시한다.4 illustrates a shift unit 320 that outputs three control signals CON 1 to CON 3 by shifting the self refresh cycle signal SREFP five times.

시프트부(320)는 셀프 리프레쉬 및 테스트 동작이 아닐 때, 즉, 셀프 리프레쉬 신호(SREF), 셀프 리프레쉬 주기 신호(SREFP), 및 테스트 신호(TM_EN)가 디스에이블될 때, 인버터(INV1)에서 로우 레벨의 전위를 가진 신호가 출력되고, 트랜스퍼게이트(TRF1,TRF4,TRF5,TRF8,TRF9)가 턴 오프되며, 트랜스퍼게이트(TRF2,TRF3,TRF6,TRF7,TRF10)가 턴 온된다.The shift unit 320 is low in the inverter INV1 when it is not a self refresh and test operation, that is, when the self refresh signal SREF, the self refresh cycle signal SREFP, and the test signal TM_EN are disabled. A signal having a potential of the level is output, the transfer gates TRF1, TRF4, TRF5, TRF8, TRF9 are turned off, and the transfer gates TRF2, TRF3, TRF6, TRF7, TRF10 are turned on.

따라서, 시프트부(320)는 노드(ND1,ND2,ND3)는 낸드 게이트(NA3~NA5), 인버 터(INV3,INV4), 및 트랜스퍼게이트(TRF2,TRF3,TRF6,TRF7,TRF10)의 래치 동작에 의해 하이 레벨의 전위를 유지한다.Accordingly, the shift unit 320 latches the nodes ND1, ND2, and ND3 to the NAND gates NA3 to NA5, the inverters INV3 and INV4, and the transfer gates TRF2, TRF3, TRF6, TRF7, and TRF10. This maintains the potential of the high level.

이후, 시프트부(320)는 셀프 리프레쉬 및 테스트 동작일 때, 즉, 셀프 리프레쉬 신호(SREF), 셀프 리프레쉬 주기 신호(SREFP), 및 테스트 신호(TM_EN)가 인에이블될 때 트랜스퍼게이트(TRF2,TRF3,TRF6,TRF7,TRF10)는 턴 오프되고, 디스에이블된 제어 신호(CON1~CON3)를 출력한다.Thereafter, the shift unit 320 is in the self refresh and test operations, that is, when the self refresh signal SREF, the self refresh cycle signal SREFP, and the test signal TM_EN are enabled, the transfer gates TRF2 and TRF3 are enabled. , TRF6, TRF7, and TRF10 are turned off and output disabled control signals CON 1 to CON 3 .

그 후, 시프트부(320)는 셀프 리프레쉬 이후 워드 라인을 한번씩 띄울 때마다 로우 레벨에서 하이 레벨로 변하는 셀프 리프레쉬 신호(SREF)에 의하여 제어 신호(CON1~CON3)를 순차적으로 인에이블시킨다.Thereafter, the shift unit 320 sequentially enables the control signals CON 1 to CON 3 by the self refresh signal SREF that changes from a low level to a high level every time the word line is floated after the self refresh.

즉, 시프트부(320)는 셀프 리프레쉬 주기 신호(SREFP)를 한번 시프트하여 인에이블된 제어 신호(CON1)를 제어 신호(CON)로 출력하고, 셀프 리프레쉬 주기 신호(SREFP)를 세번 시프트하여 인에이블된 제어 신호(CON2)를 출력하고, 셀프 리프레쉬 주기 신호(SREFP)를 다섯번 시프트하여 인에이블된 제어 신호(CON3)를 제어 신호(CON)로 출력한다.That is, the shift unit 320 shifts the self refresh period signal SREFP once to output the enabled control signal CON 1 as the control signal CON, and shifts the self refresh period signal SREFP three times to in The enabled control signal CON 2 is output, and the self-refresh cycle signal SREFP is shifted five times to output the enabled control signal CON 3 as a control signal CON.

이때, 셀프 리프레쉬 주기 신호(SREFP)는 셀프 리프레쉬 이후 워드 라인을 한번씩 띄울 때마다 로우 레벨에서 하이 레벨로 변하는 신호이다. 따라서, 본 발명에 따른 주기 측정 장치는 첫 번째 주기 값이 부정확하므로, 셀프 리프레쉬 주기 신호(SREFP)를 세번 이상 시프트한 신호, 즉, 제어 신호(CON2~CONm) 중 하나를 제어 신호(CON)로 사용하는 것이 바람직하다.At this time, the self refresh cycle signal SREFP is a signal that changes from a low level to a high level every time the word line is floated after the self refresh. Therefore, the period measuring device according to the present invention, because the first period value is inaccurate, one of the signals shifted the self-refresh cycle signal SREFP three or more times, that is, one of the control signals (CON 2 ~ CON m ) control signal CON Is preferably used.

이어서, 래치부(330)는 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호(POW_UP)를 이용하여 초기화시킨 후, 제어 신호(CON)가 디스에이블될 때 'n'개의 클럭 분주 신호(DIV0~DIVn -1)를 래치하여서 'n'비트의 디지털 래치 신호(D_LAT0~D_LATn)로 출력한다.Subsequently, the latch unit 330 initializes the power up signal POWER_UP for initializing an internal element of the semiconductor memory device, and then, when the control signal CON is disabled, 'n' clock division signals DIV. 0 to DIV n -1 is latched and output as 'n' bit digital latch signal (D_LAT 0 to D_LAT n ).

여기서, 래치부(330)는 'n'개의 클럭 분주 신호(DIV0~DIVn -1)를 순차적으로 입력받아서, 입력된 'n'개의 클럭 분주 신호(DIV0~DIVn -1)에 대응되는 'n'비트의 디지털 래치 신호(D_LAT1~D_LATn)를 순차적으로 출력할 수 있다.Here, the latch unit 330 is 'n' of a clock signal frequency divider (DIV DIV 0 ~ n -1) for receiving input in sequence, corresponding to the input 'n' of a clock signal frequency divider (DIV DIV 0 ~ n -1) The digital latch signals D_LAT 1 to D_LAT n of 'n' bits may be sequentially output.

또한, 래치부(330)는 'n'개의 클럭 분주 신호(DIV0~DIVn -1)의 개수에 대응되게 래치를 구비하며, 'n'개의 클럭 분주 신호(DIV0~DIVn -1)를 입력받아서 'n'비트의 디지털 래치 신호(D_LAT0~D_LATn)를 동시에 출력할 수도 있다.Further, the latch unit 330 is 'n' of a clock signal frequency divider (DIV DIV 0 ~ n -1) number of the latches 'n' of a clock signal frequency divider (DIV DIV 0 ~ n -1), and provided to correspond to the It is also possible to simultaneously output the digital latch signals D_LAT 0 to D_LAT n of 'n' bits by receiving.

이러한 래치부(330)의 동작을 도 5를 참조하여 상세히 살펴보기로 한다.The operation of the latch unit 330 will be described in detail with reference to FIG. 5.

도 5는 일 실시 예로, 제어 신호(CON)와 클럭 분주 신호(DIV0)를 입력받아서 디지털 래치 신호(D_LAT0)로 출력하는 래치부(330)를 예시한다. 여기서, 제어 신호(CON)는 제어 신호(CON2)를 입력받는다.5 illustrates an example of a latch unit 330 that receives a control signal CON and a clock division signal DIV 0 and outputs the digital latch signal D_LAT 0 . Here, the control signal CON receives the control signal CON 2 .

도시된 바와 같이, 래치부(330)는 파워 업 신호(POW_UP)가 인에이블 상태일 때, NMOS 트랜지스터(NM1,NM2)가 턴 온되어서 디지털 래치 신호(D_LAT0)를 '0'으로 초기화시킨다. 이에 따라, 출력 신호(DOUT0)는 '0'으로 초기화된다.As illustrated, the latch unit 330 initializes the digital latch signal D_LAT 0 to '0' when the NMOS transistors NM1 and NM2 are turned on when the power-up signal POWER_UP is enabled. Accordingly, the output signal DOUT 0 is initialized to '0'.

이때, 래치(LAT1)는 파워 업 신호(POW_UP)가 인에이블 상태일 때, 로우 레벨의 전위를 래치한다.At this time, the latch LAT1 latches the potential of the low level when the power-up signal POWER_UP is in the enabled state.

이후, 트랜스퍼게이트(TRF11)는 파워 업 신호(POW_UP)와 제어 신호(CON)가 디스에이블될 때 래치(LAT1)를 통하여 래치된 로우 레벨의 전위에 의해 턴 온된다. 따라서, 래치(LAT2)는 트랜스퍼게이트(TRF11)에서 출력된 클럭 분주 신호(DIV0)를 입력받아서 래치한다.Thereafter, the transfer gate TRF11 is turned on by the low level potential latched through the latch LAT1 when the power-up signal POWER_UP and the control signal CON are disabled. Accordingly, the latch LAT2 receives and latches the clock division signal DIV 0 output from the transfer gate TRF11.

그 후, 래치부(330)는 제어 신호(CON)가 인에이블될 때, 즉, 셀프 리프레쉬 신호(SREF), 셀프 리프레쉬 주기 신호(SREFP), 및 테스트 신호(TM_EN)가 디스에이블되는 시점에서 클럭 분주 신호(DIV0)를 래치한다.Thereafter, the latch unit 330 clocks when the control signal CON is enabled, that is, when the self refresh signal SREF, the self refresh cycle signal SREFP, and the test signal TM_EN are disabled. Latch the division signal DIV 0 .

그 후, 래치부(330)는 두 개의 인버터(INV5,INV6)를 통하여 래치(LAT2)에서 출력된 신호를 지연시켜 디지털 래치 신호(D_LAT0)로 출력한다.Thereafter, the latch unit 330 delays the signal output from the latch LAT2 through two inverters INV5 and INV6 and outputs the digital latch signal D_LAT 0 .

이와 같이, 래치부(330)는 'm'개의 제어 신호(CON1~CONm) 중 하나가 인에이블될 때에 'n'개의 클럭 분주 신호(DIV0~DIVn -1)를 래치하여서 'n'비트의 디지털 래치 신호(D_LAT0~D_LATn -1)로 출력한다.As such, the latch unit 330 latches the 'n' clock division signals DIV 0 to DIV n −1 when one of the m control signals CON 1 to CON m is enabled. Bit latch outputs digital latch signals (D_LAT 0 to D_LAT n -1 ).

이어서, 출력 버퍼(400)는 래치부(330)에서 출력된 'n'비트의 디지털 래치 신호(D_LAT0~D_LATn-1)를 입력받아서, 'n'비트의 디지털 래치 신호(D_LAT0~D_LATn -1)를 버퍼링하여 'n'비트 출력 신호(DOUT0~DOUTn -1)로 출력한다.Then, the output buffer 400 includes a latch unit 330, the 'n' digital latch signal of the bit output from the (D_LAT 0 ~ D_LAT n-1 ) receives the input, 'n' digital latch signal (D_LAT 0 ~ D_LAT bit n -1 ) is buffered and output as an 'n' bit output signal (DOUT 0 to DOUT n -1 ).

도 6은 일 실시 예로, 본 발명에 따른 주기 측정 장치를 이용하여 14비트 출력 신호(DOUT0~DOUT13)에 따른 셀프 리프레쉬 주기를 측정한 표이다.FIG. 6 is a table illustrating a self refresh cycle according to 14-bit output signals DOUT 0 to DOUT 13 using a period measuring apparatus according to an exemplary embodiment.

도시된 바와 같이, 본 발명에 따른 주기 측정 장치는 출력 신호(DOUT0~DOUTn-1)의 디지털 값과 외부 기준 클럭(CLK)의 주기에 의해 셀프 리프레쉬 주기를 바로 측정할 수 있다.As shown, the period measuring device according to the present invention can directly measure the self refresh period by the digital value of the output signal (DOUT 0 ~ DOUT n-1 ) and the period of the external reference clock (CLK).

이때, 본 발명에 따른 주기 측정 장치는 다음과 같은 식으로 신호 주기를 측정한다.At this time, the period measuring device according to the present invention measures the signal period in the following manner.

신호 주기 = 외부 기준 클럭(CLK)의 주기 * (DOUTn -1 * in -1 + DOUTn -2 * in -2 + … + DOUT1 * i + DOUT0)Signal period = period of external reference clock (CLK) * (DOUT n -1 * i n -1 + DOUT n -2 * i n -2 +… + DOUT 1 * i + DOUT 0 )

여기서, 'i'는 내부 기준 클럭(CLKI)을 분주한 값이다. 즉, 'i'는 분주부(310)를 통하여 내부 기준 클럭(CLKI)을 'i' 분주한 것을 나타낸다.Here, 'i' is a value obtained by dividing the internal reference clock CLKI. That is, 'i' indicates that the internal reference clock CLKI is divided by 'i' through the divider 310.

위 식에서 알 수 있듯이, 본 발명에 따른 주기 측정 장치는 출력 신호(DOUT0~DOUTn-1)의 비트 수가 증가할수록 더욱 정밀한 주기 측정이 가능하다.As can be seen from the above equation, the period measurement device according to the present invention can be more precise period measurement as the number of bits of the output signal (DOUT 0 ~ DOUT n-1 ) increases.

이상에서 살펴본 바와 같이, 본 발명에 따른 주기 측정 장치는 주기 측정 회로(300)를 통하여 셀프 리프레쉬 주기를 디지털 신호로 변환한 후, 이 디지털 신호 를 이용하여 셀프 리프레쉬 주기를 측정한다.As described above, the period measuring device according to the present invention converts the self refresh period into a digital signal through the period measuring circuit 300, and then measures the self refresh period using the digital signal.

따라서, 본 발명에 따른 주기 측정 장치는 셀프 리프레쉬 펄스 신호(SREFP)와 같은 반도체 메모리 장치에 사용되는 신호의 주기를 측정할 때, 이러한 신호의 주기를 디지털로 변환하여 측정함으로써, 빠른 속도로 주기를 측정할 수 있는 효과가 있다.Therefore, when the period measuring device according to the present invention measures the period of a signal used in a semiconductor memory device, such as a self-refresh pulse signal SREFP, the period of the signal is converted to digital and measured, so that the period can be measured at a high speed. There is a measurable effect.

본 발명에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 주기 측정 장치에서, 주기 측정 회로(300)를 통하여 반도체 메모리 장치의 동작에 관련된 신호의 주기를 디지털 신호로 변환함으로써, 주기 측정을 빠르게 할 수 있는 효과가 있다.According to the configuration as described above in the present invention, in the period measuring device of the semiconductor memory device, the period measuring circuit 300 converts the period of the signal related to the operation of the semiconductor memory device into a digital signal, thereby speeding up the period measurement. It can be effective.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (6)

소정 동작의 주기에 관련된 주기 신호를 제공하는 주기 발생 회로;A period generating circuit for providing a period signal related to a period of the predetermined operation; 테스트 모드 상태에서 내부 기준 클럭을 제공하는 입력 버퍼;An input buffer providing an internal reference clock in a test mode state; 상기 테스트 모드 상태에서 상기 주기 신호가 인에이블 상태를 유지하는 동안 상기 내부 기준 클럭을 분주하여 'n'('n'은 1 이상의 자연수)개의 클럭 분주 신호들을 생성하며, 상기 분주 클럭들을 래치한 후 'n'비트의 디지털 래치 신호로 출력하는 주기 측정 회로; 및In the test mode state, the internal reference clock is divided while the periodic signal maintains the enabled state to generate 'n' ('n' is a natural number of 1 or more) clock division signals, and latches the division clocks. a period measuring circuit for outputting a digital latch signal of 'n' bits; And 상기 테스트 모드 상태에서 상기 'n'비트의 디지털 래치 신호를 버퍼링하여 'n'비트의 출력 신호로 출력하는 출력 버퍼;를 포함하는 것을 특징으로 하는 주기 측정 장치.And an output buffer for buffering the 'n' bit digital latch signal in the test mode state and outputting the output signal as an 'n' bit output signal. 제 1 항에 있어서,The method of claim 1, 상기 입력 버퍼는 상기 외부 기준 클럭을 상기 주기 신호의 주기보다 짧은 주기를 갖는 클럭으로 제공하도록 구성함을 특징으로 하는 주기 측정 장치.And the input buffer is configured to provide the external reference clock as a clock having a period shorter than that of the periodic signal. 제 1 항에 있어서,The method of claim 1, 상기 주기 측정 회로는,The period measuring circuit, 상기 테스트 모드 상태에서 상기 주기 신호가 인에이블 상태를 유지하는 동안 상기 내부 기준 클럭을 분주하여 상기 'n'개의 클럭 분주 신호들로 출력하는 분 주부;A divider which divides the internal reference clock and outputs the 'n' clock divided signals while the periodic signal maintains the enabled state in the test mode; 정상 동작 상태에서 상기 인에이블된 주기 신호를 시프트하는 시프트부; 및A shift unit for shifting the enabled periodic signal in a normal operating state; And 상기 시프트부에서 시프트된 신호가 인에이블될 때 상기 'n'개의 클럭 분주 신호를 래치하여 상기 'n'비트 디지털 래치 신호로 출력하는 래치부;를 포함하는 것을 특징으로 하는 주기 측정 장치.And a latch unit for latching the 'n' clock division signals and outputting the 'n' bit digital latch signal when the signal shifted in the shift unit is enabled. 제 3 항에 있어서,The method of claim 3, wherein 상기 분주부는 상기 내부 기준 클럭을 'i'('i'는 2 이상의 자연수)분주하는 단계를 최소한 한번 이상 수행하여서 'n'개의 클럭 분주 신호들로 출력하는 것을 특징으로 하는 주기 측정 장치.And the division unit divides the internal reference clock by 'i' ('i' is a natural number of two or more) at least once and outputs 'n' clock division signals. 제 3 항에 있어서,The method of claim 3, wherein 상기 시프트부는 상기 주기 신호의 주기와 대응되게 시프트하며, 상기 주기 신호를 세 번 또는 다섯 번 시프트하는 것을 특징으로 하는 주기 측정 장치.And the shift unit shifts the cycle corresponding to the period of the periodic signal and shifts the periodic signal three or five times. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치부는 상기 주기 신호가 디스에이블될 때 상기 'n'개의 클럭 분주 신호를 래치하며, 상기 래치된 신호의 전위 레벨에 따라 '0'과 '1'을 결정하여서 상기 'n'비트 디지털 래치 신호로 출력하는 것을 특징으로 하는 주기 측정 장치.The latch unit latches the 'n' clock division signals when the periodic signal is disabled, and determines '0' and '1' according to the potential level of the latched signal to determine the 'n' bit digital latch signal. Periodic measuring device, characterized in that for outputting.
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