KR100668511B1 - Fin transistor and method for manufacturing the same - Google Patents

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Abstract

A fin transistor and a manufacturing method are provided to increase gate channel width and to secure short channel effect margin by using a fin active region having concave sides. A fin active region(64a) is formed. Both sides of the fin active region are concave. A trench mask where a pad oxide layer and a pad nitride layer are stacked is formed on a predetermined region of a semiconductor substrate(61). The semiconductor substrate is selectively etched by using the trench mask as an etch barrier to form a trench. The trench is gap-filled to form an isolation layer(63a). The isolation layer is selectively etched to open the fin active region. Both sides of the fin active region are etched. The isolation layer is formed on both lower sidewalls of the fin active region. A gate dielectric(65) is formed to surround the fin active region. A gate electrode(66) is formed on the isolation layer and the gate dielectric.

Description

핀 트랜지스터 및 그 제조 방법{FIN TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}FIN TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME

도 1은 종래 기술에 따른 핀 트랜지스터를 도시한 사시도.1 is a perspective view showing a pin transistor according to the prior art.

도 2a 및 도 2b는 종래 기술에 따른 핀 트랜지스터 구조를 X∼X' 및 Y∼Y' 방향으로 절취한 단면도.2A and 2B are cross-sectional views taken along the X-X 'and Y-Y' directions of a fin transistor structure according to the prior art;

도 3은 핀 활성 영역 너비에 따른 문턱전압-DIBL의 시뮬레이션 결과를 나타낸 그래프.3 is a graph showing a simulation result of the threshold voltage-DIBL according to the width of the fin active region.

도 4는 핀 활성 영역의 위치에 따른 Id-Vg의 시뮬레이션 결과를 나타낸 그래프.4 is a graph showing a simulation result of Id-Vg according to the position of the fin active region.

도 5는 게이트 절연막의 두께에 따른 핀 활성 영역 주위의 포텐셜 분포에 대한 개념도.5 is a conceptual diagram of a potential distribution around a fin active region according to the thickness of a gate insulating film.

도 6은 본 발명의 실시예에 따른 핀 트랜지스터 구조를 도시한 단면도.6 is a cross-sectional view illustrating a pin transistor structure according to an embodiment of the present invention.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도.7A to 7E are cross-sectional views illustrating a method of manufacturing a fin transistor according to an embodiment of the present invention.

도 8은 본 발명의 핀 트랜지스터 구조에 대해 X축, Y축 방향에 따라 절취한 단면도.8 is a cross-sectional view taken along the X-axis and Y-axis directions of the fin transistor structure of the present invention.

도 9는 본 발명의 실시예에 따른 본 발명의 개념도. 9 is a conceptual diagram of the present invention according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

61 : 반도체 기판 62, 62a : 소자분리막61 semiconductor substrate 62, 62a device isolation film

63 : 핀 활성 영역 64 : 핀 마스크63: pin active area 64: pin mask

65 : 게이트 절연막 66 : 게이트 전극65 gate insulating film 66 gate electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 핀 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a fin transistor of a semiconductor device and a method of manufacturing the same.

메모리 반도체 소자의 고밀도화가 진행됨에 따라 작은 면적의 소자에서 높은 전류 구동능력(Current Drivability) 및 숏 채널 마진(Short Channel Margin)을 확보하기 위해, 낮은 기판 문턱 전압 스윙(Sub-Threshold Swing), DIBL(Drain Induced Barrier Lowing)값을 갖는 n/p CMOS 트랜지스터를 확보하는 것이 매우 중요한 문제가 되고 있다.As the density of memory semiconductor devices increases, low substrate sub-threshold swing and DIBL (to achieve high current driving capability and short channel margin in small area devices) are achieved. It is very important to secure an n / p CMOS transistor with a Drain Induced Barrier Lowing value.

DRAM 소자의 셀 트랜지스터의 경우 드라이브 전류 확보를 위해 게이트 산화막 두께, 얇은 접합 깊이(Thin Junction Depth), 채널 엔지니어링(Channel Engineering) 등과 핀 실리콘 전극(Fin Si)을 형성하여 효과적인 채널 너비(Width)를 증가시키는 방법[참고문헌1] 등 다양한 방법이 시도되고 있고, 숏 채널 이펙트(Short Channel Effect; SCE, Ioff 누설 감소) 확보를 위해 실리콘 기판 리세스(Recess)하여 채널 길이를 증가시키는 방법[참고문헌2]등이 제안되고 있다.In the case of cell transistors in DRAM devices, the effective channel width is increased by forming a fin silicon electrode with gate oxide thickness, thin junction depth, channel engineering, etc. to secure drive current. Various methods have been tried, such as a method of making a reference [Ref. 1], and a method of increasing the channel length by recessing a silicon substrate to secure a short channel effect (SCE, I off leakage reduction). 2] and the like have been proposed.

도 1은 종래 기술에 따른 핀 트랜지스터 구조를 도시한 사시도이다.1 is a perspective view illustrating a fin transistor structure according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성 영역을 정의한다. 이어서, 소자분리막(12)을 소정 깊이 식각하여 핀 구조를 갖 는 핀 활성 영역(13)을 형성하고, 핀 활성 영역(13) 상에 게이트 절연막(14)을 형성한다. 한편, 핀 활성 영역(13)의 너비는 WFIN으로 나타내고, 핀 활성 영역의 높이는 HFIN으로 나타낸다.As shown in FIG. 1, an isolation region 12 is formed on a semiconductor substrate 11 to define an active region. Subsequently, the device isolation layer 12 is etched to a predetermined depth to form a fin active region 13 having a fin structure, and a gate insulating layer 14 is formed on the fin active region 13. On the other hand, the width of the fin active region 13 is represented by W FIN and the height of the fin active region is represented by H FIN .

다음으로, 핀 활성 영역(13)과 직교하는 방향으로 게이트 전극(15)을 증착한다. 이 때, 게이트 전극(15)은 N 형 불순물이 도핑된 폴리실리콘막을 사용한다.Next, the gate electrode 15 is deposited in a direction orthogonal to the fin active region 13. At this time, the gate electrode 15 uses a polysilicon film doped with N-type impurities.

그리고 나서, 게이트 전극(15)의 양측 하부에 소스/드레인 이온 주입을 실시하여 소스/드레인 영역(16)을 형성한다.Then, source / drain ion implantation is performed under both sides of the gate electrode 15 to form the source / drain regions 16.

도 2는 종래 기술에 따른 핀 트랜지스터 구조를 X∼X' 및 Y∼Y' 방향으로 절취한 단면도이다.2 is a cross-sectional view of the pin transistor structure according to the prior art cut in the directions of X to X 'and Y to Y'.

먼저 (a)는 X∼X'방향으로 절취한 단면도이고, (b)는 Y∼Y' 방향으로 절취한 단면도이다.(A) is sectional drawing cut | disconnected in the X-X 'direction, (b) is sectional drawing cut | disconnected in the Y-Y' direction.

도 3은 핀 활성 영역 너비에 따른 문턱전압-DIBL의 시뮬레이션 결과를 나타낸 그래프로써, 핀 트랜지스터를 적용하는 메모리 소자의 경우, 핀 활성 영역의 너비가 감소할수록 숏 채널 마진(예컨대, DIBL)은 개선되지만, 문턱 전압(VTH)은 급격히 감소하는 것을 알 수 있다.3 is a graph illustrating a simulation result of the threshold voltage-DIBL according to the width of the fin active region. In the case of the memory device to which the fin transistor is applied, as the width of the fin active region decreases, the short channel margin (eg, DIBL) is improved. It can be seen that the threshold voltage V TH decreases rapidly.

도 4는 핀 활성 영역의 위치에 따른 Id-Vg의 시뮬레이션 결과를 나타낸 그래프로써, 핀 활성 영역의 너비 감소에 따른 급격한 문턱 전압 감소 현상은 플래너(Planar) 형태의 셀 트랜지스터(2 차원 트랜지스터)와 달리 핀 트랜지스터는, 세 방향(핀 활성 영역의 양측면부, 탑부, 코너부)의 전계가 캐리어 채널(Carrier channel)을 컨트롤 하기 때문에 발생한다.4 is a graph illustrating a simulation result of Id-Vg according to the position of the fin active region, and a sudden threshold voltage reduction phenomenon according to the width reduction of the fin active region is different from a planar cell transistor (two-dimensional transistor). The fin transistor occurs because an electric field in three directions (both sides, top and corners of the fin active region) controls a carrier channel.

즉, 핀 트랜지스터의 총 전류(Total Current)는 핀 트랜지스터의 탑부, 코너부 및 측면부의 채널에 의한 전류의 합으로써, 전체 핀 트랜지스터의 Id-Vg 특성, 자세히는 SS와 DIBL은 특히 핀 활성 영역의 탑부와 코너부의 특성에 좌우된다. That is, the total current of the pin transistor is the sum of the currents through the channel of the top, corner, and side portions of the pin transistor, so that the Id-Vg characteristics of the entire pin transistor, in particular SS and DIBL, It depends on the characteristics of the top and corners.

도 5는 게이트 절연막의 두께에 따른 핀 활성 영역 주위의 포텐셜 분포에 대한 개념도로써, 핀 트랜지스터의 약점은 같은 두께/같은 종류의 게이트 절연막을 이용하는 경우, 핀 활성 영역의 탑부와 탑측면부에 전계 포텐셜이 집중되어, 같은 게이트 바이어스(Vg)에 대해 이 곳이 핀 활성 영역의 다른 부분보다 먼저 채널 반전층(Inversion layer)이 형성되어, 즉 기생 트랜지스터(Parasitic Transistor)가 형성되어 전체 문턱 전압을 감소시키기 때문이다.FIG. 5 is a conceptual diagram of potential distribution around a fin active region according to a thickness of a gate insulating layer. The weak point of the fin transistor is that when the same thickness / type of the gate insulating layer is used, the electric field potential is increased at the top and top side of the fin active region. This is because the channel inversion layer is formed before other parts of the fin active region for the same gate bias Vg, i.e., a parasitic transistor is formed to reduce the overall threshold voltage. to be.

특히, 이러한 핀 활성 영역의 탑 코너부에서의 전계 집중 현상은 핀 활성 영역의 너비가 작아질수록 심해지고, 이러한 원인으로 문턱 전압이 감소하게 된다(도 3참조). In particular, the electric field concentration phenomenon at the top corner of the fin active region becomes worse as the width of the fin active region becomes smaller, and the threshold voltage decreases for this reason (see FIG. 3).

이러한 현상은, 기존 플래너 트랜지스터의 소자분리막과 활성 영역의 경계 영역에서 즉, STI(Shallow Trench Isolation)의 모우트(Moat)에서 전기장 집중(Electrical Field Crowding Effect) 효과에 의한 기생 트랜지스터가 형성되어, Id-Vg 험프(Hump)와 같은 현상과 원리적으로 같은 현상이다.This phenomenon is caused by the parasitic transistor formed by the electric field crowding effect in the boundary region between the isolation layer and the active region of the conventional planar transistor, that is, in the moat of the shallow trench isolation (STI). -Vg This is the same principle as Hump.

상술한 바와 같이, 핀 활성 영역의 너비가 좁아질수록 문턱 전압이 감소하여 전류 구동 능력이 감소되고 소자의 동작 특성을 저하시키는 문제가 있다.As described above, as the width of the fin active region becomes narrower, the threshold voltage decreases, thereby reducing the current driving capability and reducing the operating characteristics of the device.

한편, 핀 트랜지스터의 탑 코너의 전계 집중에 의한 핀 활성 영역의 너비 감 소에 따른 문턱 전압의 금격한 감소에 대해 문턱 전압을 증가시키는 대안으로, 채널 영역에 대한 도핑 농도를 증가시키는 방법에 제시되었다. 이 방법은 DRAM 소자일 경우에는 스토리지노드콘택(SNC) 부분의 접합 누설(Junction Leakage)을 증가시켜 리프레시 타임(Refresh Time)의 감소를 유발한다. 또한, 로직 소자의 경우도 소스 및 드레인의 접합 영역의 급격한 도핑 레벨의 변화에 의한 접합 전계에 의한 접합 누설 전류가 증가되므로 사용할 수 없다.On the other hand, as an alternative to increasing the threshold voltage for the rapid reduction of the threshold voltage due to the decrease in the width of the fin active region due to the electric field concentration at the top corner of the pin transistor, a method of increasing the doping concentration in the channel region has been proposed. . In the case of DRAM devices, this method increases the junction leakage of the storage node contact (SNC) portion, causing a reduction in the refresh time. In addition, the logic element cannot be used because the junction leakage current due to the junction electric field is increased due to the rapid change in the doping level of the junction region of the source and drain.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 채널 너비를 극대화 하여 드레인 동작 전류를 최대로 확보하는데 적합한 핀 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to provide a fin transistor suitable for maximizing a drain channel current by maximizing a gate channel width and a method of manufacturing the same.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 핀 트랜지스터는 양측면이 오목한 핀 활성 영역, 상기 핀 활성 영역의 하부 양측벽에 형성된 소자분리막, 상기 핀 활성 영역을 감싸는 게이트 절연막, 및 상기 소자분리막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 제공한다.A fin transistor of the present invention for achieving the above object is a fin active region having both sides concave, a device isolation film formed on both side walls of the lower portion of the fin active region, a gate insulating film surrounding the fin active region, and the device isolation film and the A gate electrode formed on the gate insulating film is provided.

또한, 본 발명은 양측면이 오목한 핀 활성 영역을 형성하는 단계, 상기 핀 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계, 상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하는 단계, 및 상기 소자분리막 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.In addition, the present invention is to form a fin active region having both sides concave, forming a device isolation film on the lower side walls of the fin active region, forming a gate insulating film surrounding the fin active region, and the device isolation film and Forming a gate electrode on the gate insulating film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 6은 본 발명의 일실시예에 따른 핀 트랜지스터 구조를 도시한 사시도이다.6 is a perspective view illustrating a fin transistor structure according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 반도체 기판(61)에 소자분리막(63a)이 형성되고, 소자분리막(63a)에 의해 활성 영역이 정의된다. 이 때, 활성 영역을 핀 활성 영역(64a)이라고 나타낸다. 한편, 핀 활성 영역(64a)은 양측면이 오목하며 탑 코너도 라운딩된 구조이며, 핀 활성 영역(64a)의 표면을 따라 게이트 절연막(65)이 형성된다. 계속해서, 핀 활성 영역(64a)과 직교하면서 게이트 절연막(65) 및 소자분리막(63a) 상에 게이트 전극(66)이 형성된다.As shown in FIG. 6, an isolation layer 63a is formed on the semiconductor substrate 61, and an active region is defined by the isolation layer 63a. At this time, the active region is referred to as the fin active region 64a. On the other hand, the fin active region 64a has a structure in which both sides are concave and the top corner is also rounded, and the gate insulating layer 65 is formed along the surface of the fin active region 64a. Subsequently, the gate electrode 66 is formed on the gate insulating film 65 and the element isolation film 63a while being perpendicular to the fin active region 64a.

상기와 같이 핀 활성 영역(64a)의 양측면이 오목하면서 탑 코너가 라운딩된 구조를 같는 핀 트랜지스터를 구현함으로써, 누설 전류 특성을 개선할 수 있다. As described above, by implementing a fin transistor having a structure in which both sides of the fin active region 64a are concave and the top corner is rounded, leakage current characteristics may be improved.

또한, 핀 활성 영역(64a) 내의 전기적 포텐셜(Electrical Potential) 분포를 균등하게(Isotropic) 유지하여 같은 핀 활성 영역(64a)의 너비에 대해, 핀 활성 영역(64a)의 탑 코너의 전계 집중을 완화하여 문턱 전압 강하를 최소화할 수 있다.In addition, the electrical potential distribution in the fin active region 64a is maintained equally so that the electric field concentration at the top corner of the fin active region 64a is alleviated with respect to the same width of the fin active region 64a. The threshold voltage drop can be minimized.

이하, 도 6에서 나타낸 핀 트랜지스터에 대한 제조 방법을 설명하기로 한다.Hereinafter, the manufacturing method for the pin transistor shown in FIG. 6 will be described.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도이다.7A to 7E are cross-sectional views illustrating a method of manufacturing a fin transistor according to an embodiment of the present invention.

도 7a에 도시된 바와 같이, 반도체 기판(61)의 소정 영역 상에 패드 산화막과 패드 질화막(62)이 적층된 트렌치 마스크를 형성한다. As shown in FIG. 7A, a trench mask in which a pad oxide film and a pad nitride film 62 are stacked is formed on a predetermined region of the semiconductor substrate 61.

이어서, 트렌치 마스크를 식각 베리어로 사용하여 반도체 기판(61)을 소정 깊이(H1) 식각하여 트렌치를 형성하고, 트렌치 갭필 절연막으로 트렌치를 매립하여 소자분리막(63)을 형성한다. Subsequently, the semiconductor substrate 61 is etched by a predetermined depth H1 using the trench mask as an etching barrier to form a trench, and the device isolation layer 63 is formed by filling the trench with a trench gapfill insulating layer.

자세히는, 트렌치 형성 후 트렌치 측벽에 발생할 수 있는 식각 디펙트를 제거하기 위해 산화 공정(Oxidation)을 진행하고, 트렌치를 포함한 반도체 기판(61) 전면에 트렌치 갭필 절연막을 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 진행하여, 트렌치 갭필 절연막을 평탄화한다. 일반적으로 트렌치 갭필 절연막은 산화막 계열을 물질을 사용한다. 또는 산화막(Oxide)과 질화막(Nitride)의 스택(Stack)으로 구현할 수 있고, 질화막은 핀 활성 영역의 양측면 식각시 또는 소자분리막의 리세스 식각시, 식각 베리어로 적용할 수 있다.In detail, after the formation of the trench, an oxidation process is performed to remove etching defects that may occur on the sidewalls of the trench, a trench gapfill insulating film is deposited on the entire surface of the semiconductor substrate 61 including the trench, and chemical and mechanical polishing ( Chemical Mechanical Polishing (CMP) to planarize the trench gapfill insulating film. In general, the trench gap fill insulating layer uses an oxide-based material. Alternatively, the stack may be formed of a stack of oxide and nitride, and the nitride may be used as an etching barrier when etching both sides of the fin active region or when etching the recess of the device isolation layer.

반도체 기판(61)에 소자분리막(62)을 형성하므로써, 활성 영역(64)이 정의된다. The active region 64 is defined by forming the device isolation film 62 in the semiconductor substrate 61.

도 7b에 도시된 바와 같이, 트렌치 마스크를 식각 베리어로 사용하여 소자분리막(63)의 소정 깊이(H2)를 선택적으로 식각한다. 즉, 소자분리막(62)이 식각된 깊이가 활성 영역의 높이가 되며, 따라서 핀 활성 영역(64)이 정의된다. 이하, 활성 영역(64)을 핀 활성 영역(64a)이라고 나타내며, 소자분리막(63)은 식각된 소자분리막(63a)으로 나타낸다.As shown in FIG. 7B, a predetermined depth H2 of the device isolation layer 63 is selectively etched using a trench mask as an etching barrier. That is, the depth where the device isolation layer 62 is etched becomes the height of the active region, and thus the fin active region 64 is defined. Hereinafter, the active region 64 is referred to as the fin active region 64a and the device isolation layer 63 is referred to as an etched device isolation layer 63a.

한편, 본 발명의 실시예에서는 소자분리막(63a)을 습식 또는 건식 식각으로 식각하여 핀 활성 영역(64)을 정의하였지만, 다마신 스킴(Damascene) 즉, 소자분리막(63a)부분을 패터닝하여 소자분리막(63a)을 건식 식각한 후 핀 활성 영역(64)을 정의할 수 있다.Meanwhile, although the fin active region 64 is defined by etching the device isolation layer 63a by wet or dry etching in the embodiment of the present invention, the device isolation layer 63 is patterned by patterning the damascene scheme, that is, the device isolation layer 63a. After the active etching of 63a, the fin active region 64 may be defined.

도 7c에 도시된 바와 같이, 패드 질화막(62)을 베리어로 핀 활성 영역(64)의 양측면을 일정 두께 리세스 식각하여 핀 활성 영역(64)의 양측면에 라운딩(R)을 확보한다. 따라서, 라운딩된 양측면을 갖는 핀 활성 영역(64a)이 형성된다. 이하, 핀 활성 영역(64)을 라운딩된 핀 활성 영역(64a)으로 나타낸다.As illustrated in FIG. 7C, both side surfaces of the fin active region 64 are etched by a barrier using the pad nitride layer 62 as a barrier to secure rounding R on both sides of the fin active region 64. Thus, fin active regions 64a having both rounded sides are formed. Hereinafter, fin active region 64 is referred to as rounded fin active region 64a.

한편, 핀 활성 영역(64a)의 영측면의 식각 깊이는 핀 활성 영역(64) 너비의 1/3 이하로 조절한다.Meanwhile, the etching depth of the zero side surface of the fin active region 64a is adjusted to 1/3 or less of the width of the fin active region 64.

이렇게, 핀 활성 영역(64a)의 양측면을 라운딩(R) 처리하여 핀 활성 영역(64a) 내부의 전기적 포텐셜 분포를 균등하게 유지하여 같은 핀 너비에 대해 핀 활성 영역(64a)의 누설 전류 특성을 개선한다.Thus, both sides of the fin active region 64a are rounded (R) to maintain the electrical potential distribution inside the fin active region 64a to improve the leakage current characteristics of the fin active region 64a for the same fin width. do.

이어서, 패드 질화막(62)을 인산 베이스 습식 케미컬을 이용하여 습식 딥아웃(Wet Dip Out)한다.Subsequently, the pad nitride film 62 is wet dipted out using a phosphate-based wet chemical.

다음으로, BOE(Buffered Oxide Echant) 또는 불산 베이스 습식 케미컬을 이용하여 패드 산화막을 제거한다. Next, the pad oxide layer is removed using BOE (Buffered Oxide Echant) or hydrofluoric acid-based wet chemical.

이어서, 핀 활성 영역(64a)의 탑 코너 라운딩을 확보하기 위해 스크린 산화(Screen Oxidation) 공정을 실시한다. 이 때, 형성된 컨포멀한(Conformal)한 산화막(도시하지 않음)은 문턱 전압 스크린 산화막이고, 습식 산화(Wet Oxidation) 또 는 건식 산화(Dry Oxidation)로 형성된다. Next, a screen oxidation process is performed to secure the top corner rounding of the fin active region 64a. At this time, the formed conformal oxide film (not shown) is a threshold voltage screen oxide film and is formed by wet oxidation or dry oxidation.

스크린 산화 공정은, 1∼10torr 이하의 저압에서 O2 또는 H2 라디컬로 형성한다. 또는, 리무트 플라즈마(Remute Plasma)로 형성한다. 스크린 산화막 형성 후, 웰 및 채널 문턱 전압 조절용 이온 주입 공정을 진행한다.The screen oxidation process is formed with O 2 or H 2 radicals at low pressure of 1 to 10 torr or less. Alternatively, the plasma may be formed of a Remute Plasma. After the screen oxide is formed, an ion implantation process for adjusting the well and channel threshold voltages is performed.

이렇게, 핀 활성 영역(64a)의 탑 코너 라운딩을 확보하여 핀 활성 영역(64a)의 탑 코너에 집중된 전계를 완화한다. 따라서 핀 트랜지스터의 문턱 전압 감소를 최소화할 수 있다.Thus, the top corner rounding of the fin active region 64a is secured to mitigate the electric field concentrated at the top corner of the fin active region 64a. Therefore, the threshold voltage reduction of the pin transistor can be minimized.

도 7d에 도시된 바와 같이, 스크린 산화 공정을 진행한 후, 반도체 기판(61) 전면에 대해 게이트 산화(Gate Oxidation) 공정을 진행하여 핀 활성 영역(64a)의 탑 코너 및 양측면에 게이트 절연막(65)을 형성한다. 게이트 절연막(65)은 핀 활성 영역(64a)의 탑 코너와 양측면의 두께가 다르게 형성되거나 또는 동일하게 형성해도 무방하다. 이 때, 게이트 절연막(65)의 두께는 약 10㎚이다.As shown in FIG. 7D, after the screen oxidation process is performed, a gate oxidation process is performed on the entire surface of the semiconductor substrate 61 to form a gate insulating layer 65 at the top corners and both sides of the fin active region 64a. ). The gate insulating film 65 may be formed to have the same thickness or different thicknesses at the top corners and both sides of the fin active region 64a. At this time, the thickness of the gate insulating film 65 is about 10 nm.

게이트 산화는, 퍼니스(Furnace) 또는 급속열공정(Rapid Thermal Process) 장비를 사용하며, 게이트 산화는 10torr 이하의 압력, 700∼1000℃의 온도, O2, H2/O2, H2O(수증기)를 산화 소스로 사용하고, TCA(TriChloethane)또는 HCl과 같은 클로린계 가스를 첨가하여 진행하여 핀 활성 영역(64a)의 탑 코너를 좀더 라운딩하게 형성한다. 산소 라디컬을 사용하여 진행할 수 있다.Gate oxidation uses Furnace or Rapid Thermal Process equipment. Gate oxidation is under 10torr pressure, 700 ~ 1000 ℃, O 2 , H 2 / O 2 , H 2 O ( Water vapor) as an oxidation source, and proceeds with the addition of a chlorine-based gas such as TriChloethane (TCA) or HCl to form a more rounded top corner of the fin active region 64a. It can proceed using oxygen radicals.

게이트 절연막(65)을 질소 라디컬로 표면 처리 하여 표면에 질소 이온을 함유한 박막을 형성해도 무방하다. 상기와 같이 질소 라디컬로 표면 처리하는 이유 는, 듀얼 폴리 게이트를 적용하는 경우 도펀트인 보론(B)의 확산을 방지하기 위함이다. 따라서 등가산화막(Tox)도 조절 가능하다.The gate insulating film 65 may be surface treated with nitrogen radicals to form a thin film containing nitrogen ions on the surface thereof. The reason for surface treatment with nitrogen radicals as described above is to prevent diffusion of boron (B) which is a dopant when the dual poly gate is applied. Therefore, the equivalent oxide film (T ox ) can also be adjusted.

도 7e에 도시된 바와 같이, 핀 활성 영역(64a) 상의 게이트 절연막(65) 상에 게이트 전극(66)을 증착한다. 게이트 전극(66)은 폴리실리콘막, 폴리실리콘막과 텅스텐실리사이드의 적층 구조, 폴리실리콘막, 텅스텐질화막 및 텅스텐막이 적층된 구조 중에서 선택된 구조를 사용한다.As shown in FIG. 7E, the gate electrode 66 is deposited on the gate insulating film 65 on the fin active region 64a. The gate electrode 66 uses a structure selected from a structure in which a polysilicon film, a polysilicon film and a tungsten silicide stacked structure, a polysilicon film, a tungsten nitride film, and a tungsten film are stacked.

이후 도시하지 않았지만, 게이트 전도막 상에 게이트 하드마스크를 형성한다. 이 때, 게이트 하드마스크는 랜딩 플러그 형성시 자기정렬콘택(Self Align Contact; SAC)용 하드마스크 물질이며, 게이트 패터닝 공정을 진행하여, 게이트 절연막, 게이트 전도막 게이트 하드마스크가 구비된 게이트 패턴을 디파인한다. Although not shown in the drawings, a gate hard mask is formed on the gate conductive film. In this case, the gate hard mask is a hard mask material for a self alignment contact (SAC) when the landing plug is formed, and the gate patterning process is performed to define a gate pattern including a gate insulating film and a gate conductive film gate hard mask. do.

이어서, 소스/드레인 이온 주입 공정을 진행하여 게이트 전극의 하부 양측에 소스/드레인을 형성한다.Subsequently, a source / drain ion implantation process is performed to form source / drain on both bottom sides of the gate electrode.

도 8은 본 발명의 핀 트랜지스터 구조(도 7e참조)에 대해 X축, Y축 방향에 따라 절취한 단면도이다. 8 is a cross-sectional view taken along the X-axis and Y-axis directions of the fin transistor structure (see FIG. 7E) of the present invention.

도 8의 (a)는 Y축 방향으로 절취한 단면도로서, 반도체 기판(61) 상부 즉, 핀 활성 영역(도면에서 드러나지 않음)에 게이트 절연막(65)이 형성되고, 게이트 절연막(65)의 소정 영역 상에 게이트 전극(66)이 형성된다. FIG. 8A is a cross-sectional view cut along the Y-axis direction, in which a gate insulating film 65 is formed over the semiconductor substrate 61, that is, the fin active region (not shown), and the predetermined portion of the gate insulating film 65 is formed. The gate electrode 66 is formed on the region.

(b)는 X축 방향으로 절취한 단면도로서, 반도체 기판(61)의 상에 핀 활성 영역(64a)이 형성되고, 핀 활성 영역(64a)의 하부 양측면에는 소자분리막(63a)이 형성되어 있다. 이 때, 핀 활성 영역(64a)의 양측면 및 탑코너를 라운딩(R)하게 형성하여 누설 전류 특성을 개선하고, 전계 집중에 의한 문턱 전압 감소를 제어한다.  (b) is a cross-sectional view cut along the X-axis direction, in which fin active regions 64a are formed on the semiconductor substrate 61, and element isolation films 63a are formed on both lower surfaces of the fin active regions 64a. . At this time, the both sides and the top corner of the fin active region 64a are formed to be rounded (R) to improve the leakage current characteristics, and to control the threshold voltage decrease due to electric field concentration.

도 9는 본 발명의 실시예에 따른 본 발명의 개념도이다.9 is a conceptual diagram of the present invention according to an embodiment of the present invention.

도 9(a)를 참조하면, 핀 활성 영역(64a)의 너비(W)와 높이(H)가 정의되고, x 두께 만큼 핀 활성 영역의 너비를 식각하여 측벽을 라운딩하게 만든다. 핀 활성 영역(64a)의 표면을 따라 게이트 절연막(65)이 형성되어 있다. 게이트 절연막(65) 하부에는 핀 활성 영역(64a)의 탑 코너를 라운딩하게 하기 위한 스크린 산화막(도시하지 않음)이 이미 형성되어 있다.Referring to FIG. 9A, the width W and the height H of the fin active region 64a are defined and the sidewalls are rounded by etching the width of the fin active region by x thickness. A gate insulating film 65 is formed along the surface of the fin active region 64a. A screen oxide film (not shown) is already formed below the gate insulating film 65 to round the top corner of the fin active region 64a.

(b)를 참조하면, 핀 활성 영역(64a)의 양측면 및 탑 코너를 라운딩하게 형성한 후, 전기적 포텐셜 분포를 나타낸 것으로, 종래 기술(도 5 참조)과 대비하여 핀 활성 영역(64a)의 탑 코너에 전계가 집중되지 않고 전체적으로 균등하게 분포되어 있음을 알 수 있다.Referring to (b), the two sides and the top corners of the fin active region 64a are rounded to form an electrical potential distribution, and the top of the fin active region 64a is compared with the prior art (see FIG. 5). It can be seen that the electric field is not concentrated at the corners and is evenly distributed throughout.

상술한 바와 같이, 핀 활성 영역(64a)의 양측면을 습식 또는 건식 식각하여 양측면의 너비를 증가시켜 게이트 채널의 너비를 극대화하므로써 누설 전류 특성 즉, Idsat(Drain Current)를 같은 패턴 사이즈에서 최대로 확보할 수 있다.As described above, both sides of the fin active region 64a are wet or dry etched to increase the width of both sides to maximize the width of the gate channel, thereby maximizing the leakage current characteristic, that is, I dsat (Drain Current) at the same pattern size. It can be secured.

또한, 핀 활성 영역의 탑 코너 영역을 라운딩하게 형성하여 전계 집중을 완화시킴으로써, 소자의 문턱 전압 감소를 방지하고, 전기적 포텐셜을 균등하게 형성시킬 수 있다. In addition, by rounding the top corner region of the fin active region to mitigate electric field concentration, the reduction of the threshold voltage of the device can be prevented and the electrical potential can be evenly formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 핀 트랜지스터에서, 핀 활성 영역의 양측면을 리세스 시켜, 게이트 채널 너비를 증가시킴에 따라, 핀 활성 영역의 너비에 대해 최대의 채널 너비를 확보하므로써, 전류 구동능력 확보 및 숏 채널 이펙트 마진을 확보할 수 있다. According to the present invention as described above, in the fin transistor, as the gate channel width is increased by recessing both sides of the fin active region, the maximum channel width is secured to the width of the fin active region, thereby securing the current driving capability and the short channel. Effect margin can be secured.

또한, 핀 활성 영역의 탑 코너를 라운딩 시켜, 핀 활성 영역의 탑 코너 부분에서 전계 집중에 의한 문턱 전압 감소(Hump)를 제어할 수 있다.In addition, by rounding the top corner of the fin active region, it is possible to control the threshold voltage reduction due to electric field concentration at the top corner portion of the fin active region.

또한, NAND 플래쉬 메모리 소자와 같이 Ion/off 비율이 큰 값 유지가 필요한 소자에서 마스크 공정 추가 없이 Ion 전류를 혁신적으로 개선할 수 있다.In addition, in devices that require large I on / off ratio values, such as NAND flash memory devices, the I on current can be improved without the addition of a mask process.

Claims (21)

양측면이 오목한 핀 활성 영역;Fin active regions that are concave on both sides; 상기 핀 활성 영역의 하부 양측벽에 형성된 소자분리막;Device isolation layers formed on opposite sidewalls of the fin active region; 상기 핀 활성 영역을 감싸는 게이트 절연막; 및A gate insulating film surrounding the fin active region; And 상기 소자분리막 및 상기 게이트 절연막 상에 형성된 게이트 전극A gate electrode formed on the device isolation layer and the gate insulating layer 을 제공하는 핀 트랜지스터.Providing pin transistors. 제1항에 있어서,The method of claim 1, 상기 소자분리막은, 산화막 또는 산화막/질화막의 적층 구조로 형성된 핀 트랜지스터.The device isolation film is a pin transistor formed of a stacked structure of an oxide film or an oxide film / nitride film. 제1항에 있어서,The method of claim 1, 상기 게이트 전극은, 폴리실리콘막, 텅스텐실리사이드/폴리실리콘막, 텅스텐 실리사이드/텅스텐질화막/폴리실리콘막으로 이루어진 그룹에서 선택된 어느 한 구조로 형성된 핀 트랜지스터.And the gate electrode is formed of any one structure selected from the group consisting of a polysilicon film, a tungsten silicide / polysilicon film, and a tungsten silicide / tungsten nitride film / polysilicon film. 양측면이 오목한 핀 활성 영역을 형성하는 단계;Forming a fin active region that is concave on both sides; 상기 핀 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계;Forming device isolation layers on both side walls of the lower portions of the fin active regions; 상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film surrounding the fin active region; And 상기 소자분리막 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계Forming a gate electrode on the device isolation layer and the gate insulating layer 를 포함하는 핀 트랜지스터 제조 방법.Pin transistor manufacturing method comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 양측면이 오목한 핀 활성 영역을 형성하는 단계는,Forming the fin active region in which both sides are concave, 반도체 기판의 소정 영역 상에 소자 분리 영역을 오픈하는 패드 산화막 및 패드 질화막이 적층된 트렌치 마스크를 형성하는 단계;Forming a trench mask in which a pad oxide film and a pad nitride film are stacked on a predetermined region of the semiconductor substrate; 상기 트렌치 마스크를 식각 베리어로 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the semiconductor substrate using the trench mask as an etch barrier to form a trench; 상기 트렌치를 매립하여 소자분리막을 형성하는 단계;Filling the trench to form an isolation layer; 상기 소자분리막을 선택적으로 식각하여 핀 활성 영역을 오픈하는 단계; 및Selectively etching the device isolation layer to open a fin active region; And 상기 핀 활성 영역의 양측면을 식각하는 단계Etching both sides of the fin active region 를 포함하는 핀 트랜지스터 제조 방법.Pin transistor manufacturing method comprising a. 제5항에 있어서,The method of claim 5, 상기 핀 활성 영역의 양측면을 식각하는 단계는,Etching both sides of the fin active region may include: 습식 식각하는 핀 트랜지스터 제조 방법.Method for manufacturing a pin transistor wet etching. 제6항에 있어서,The method of claim 6, 상기 핀 활성 영역의 양측면을 식각하는 단계는, Etching both sides of the fin active region may include: BOE 용액 또는 HF 베이스 습식 케미컬을 사용하는 핀 트랜지스터 제조 방법.Fin transistor manufacturing method using BOE solution or HF base wet chemical. 제6항에 있어서,The method of claim 6, 상기 핀 활성 영역의 양측면을 식각하는 단계는, Etching both sides of the fin active region may include: 식각 두께가 상기 핀 활성 영역 너비의 1/3 두께 이하로 조절하는 핀 트랜지스터 제조 방법.And a etch thickness of less than 1/3 thickness of the fin active region width. 제6항에 있어서,The method of claim 6, 상기 핀 활성 영역의 양측면을 식각하는 단계는,Etching both sides of the fin active region may include: 상기 핀 활성 영역에 대해 스크린 산화를 진행하여 상기 핀 활성 영역의 탑 코너를 라운딩하게 하는 단계를 더 포함하는 핀 트랜지스터 제조 방법.Performing screen oxidation on the fin active region to round the top corners of the fin active region. 제9항에 있어서,The method of claim 9, 상기 스크린 산화는,The screen oxidation is 습식 산화 또는 건식 산화로 형성하는 핀 트랜지스터 제조 방법.A method of manufacturing a fin transistor formed by wet oxidation or dry oxidation. 제10에 있어서,The method according to claim 10, 상기 스크린 산화막은,The screen oxide film, 1∼10torr 압력에서 O2 또는 H2 라디컬로 형성하는 핀 트랜지스터 제조 방법.A method of manufacturing a fin transistor formed of O 2 or H 2 radicals at a pressure of 1 to 10 torr. 제10항에 있어서,The method of claim 10, 상기 스크린 산화막은,The screen oxide film, 리무트 플라즈마(Remute Plasma)로 형성하는 핀 트랜지스터 제조 방법.A method of manufacturing a fin transistor formed of a limited plasma. 제9항 내지 제 12항 중 어느한 항에 있어서,The method according to any one of claims 9 to 12, 상기 스크린 산화막 형성 후, 웰 및 채널 문턱 전압 조절용 이온 주입 공정 을 진행하는 단계를 더 포함하는 핀 트랜지스터 제조 방법.And forming an ion implantation process for adjusting the well and channel threshold voltages after forming the screen oxide layer. 제5항에 있어서,The method of claim 5, 상기 핀 활성 영역의 양측면을 식각하는 단계는,Etching both sides of the fin active region may include: 상기 패드 질화막을 제거하는 단계; 및Removing the pad nitride film; And 상기 패드 산화막을 제거하는 단계를 더 포함하는 핀 트랜지스터 제조 방법.And removing the pad oxide layer. 제14항에 있어서,The method of claim 14, 상기 패드 질화막은 인산 베이스 습식 케미컬을 이용하여 제거하는 핀 트랜지스터 제조 방법.The pad nitride film is removed using a phosphate-based wet chemical. 제4항에 있어서,The method of claim 4, wherein 상기 게이트 절연막은,The gate insulating film, 퍼니스 또는 급속열처리 장비에서 형성하는 핀 트랜지스터 제조 방법.Fin transistor manufacturing method formed in furnace or rapid heat treatment equipment. 제16항에 있어서,The method of claim 16, 상기 게이트 절연막은,The gate insulating film, 1∼10torr 이하의 압력, 700∼1000℃의 온도, O2, H2/O2, H2O(수증기)를 산화 소스로 사용하고, TCA(TriChloethane)또는 HCl과 같은 클로린계 가스를 첨가하여 진행하는 핀 트랜지스터 제조 방법.A pressure of 1-10torr or less, a temperature of 700-1000 ° C, O 2 , H 2 / O 2 , H 2 O (water vapor) are used as the oxidation source, and chlorine-based gas such as TCA (TriChloethane) or HCl is added Ongoing pin transistor manufacturing method. 제16항에 있어서,The method of claim 16, 상기 게이트 절연막은,The gate insulating film, 산소 라디컬을 사용하여 형성하는 핀 트랜지스터 제조 방법.Fin transistor manufacturing method formed using oxygen radicals. 제16항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 16 to 18, 상기 게이트 절연막은,The gate insulating film, 질소 라디컬로 표면 처리하는 단계를 더 포함하는 핀 트랜지스터 제조 방법.The method of manufacturing a fin transistor further comprising the step of surface treatment with nitrogen radicals. 제16항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 16 to 18, 상기 게이트 절연막은,The gate insulating film, 10㎚ 두께로 형성하는 핀 트랜지스터 제조 방법.The pin transistor manufacturing method formed in 10 nm thickness. 제5항에 있어서,The method of claim 5, 상기 패드 산화막은 BOE 또는 불산 베이스 습식 케미컬을 이용하여 제거하는 핀 트랜지스터 제조 방법.The pad oxide film is removed using a BOE or hydrofluoric acid wet chemical.
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