KR100667136B1 - Method of fabricating thin film transistor substrate - Google Patents

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Abstract

본 발명은 공정을 단순화할 수 있는 박막트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor substrate that can simplify the process.

본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트라인, 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 도전패턴군을 형성하는 제1 단계와; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 제2 단계와; 상기 게이트 절연막 상에 데이터라인, 소스 전극, 드레인 전극 및 데이터 패드 하부 전극을 포함하는 제2 도전패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 제3 단계와; 상기 제2 도전패턴군과 반도체패턴을 덮도록 보호막을 형성하는 제4 단계와; 상기 보호막을 관통하는 콘택홀 내에 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 포함하는 제3 도전패턴군을 형성하는 제5 단계를 포함하며, 상기 제1 내지 제3 도전패턴군 및 상기 반도체패턴 중 적어도 어느 하나의 형성시 이용되는 포토레지스트 패턴은 인쇄방법을 통해 형성되는 것을 특징으로 한다.A method of manufacturing a thin film transistor substrate according to the present invention includes a first step of forming a first conductive pattern group including a gate line, a gate electrode, and a gate pad lower electrode on a substrate; Forming a gate insulating film to cover the first conductive pattern group; A second step of forming a second conductive pattern group including a data line, a source electrode, a drain electrode, and a data pad lower electrode on the gate insulating layer, and forming a semiconductor pattern under the second conductive pattern group; A fourth step of forming a passivation film to cover the second conductive pattern group and the semiconductor pattern; And forming a third conductive pattern group including a gate pad upper electrode and a data pad upper electrode in a contact hole penetrating through the passivation layer, wherein at least one of the first to third conductive pattern groups and the semiconductor pattern is formed. The photoresist pattern used in any one of the formation is characterized in that formed through a printing method.

Description

박막트랜지스터 기판의 제조 방법{METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}Method for manufacturing thin film transistor substrate {METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}

도 1은 종래의 수평 전계 인가형 박막트랜지스터 기판을 나타내는 평면도이다.1 is a plan view showing a conventional horizontal field applied thin film transistor substrate.

도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.2 is a plan view illustrating a thin film transistor substrate according to a first exemplary embodiment of the present invention.

도 3은 도 2에서 선" I-I '", "II-II'", "III-III'", "IV-IV'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 3 is a cross-sectional view illustrating a thin film transistor substrate cut along lines "I-I '", "II-II'", "III-III '", and "IV-IV'" in FIG. 2.

도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.4A and 4B are plan views and cross-sectional views for describing a first mask process of a thin film transistor substrate according to a first embodiment of the present invention.

도 5a 내지 도 5c는 도 4a 및 도 4b에 도시된 제1 마스크 공정을 상세히 설명하기 위한 단면도이다.5A through 5C are cross-sectional views illustrating in detail the first mask process illustrated in FIGS. 4A and 4B.

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a second mask process of a thin film transistor substrate according to a first embodiment of the present invention.

도 7a 내지 도 7d는 도 6a 및 도 6b에 도시된 제2 마스크 공정을 상세히 설명하기 위한 단면도이다.7A to 7D are cross-sectional views for describing in detail the second mask process illustrated in FIGS. 6A and 6B.

도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are a plan view and a cross-sectional view for describing a third mask process for a thin film transistor substrate according to a first embodiment of the present invention.

도 9a 내지 도 9d는 도 8a 및 도 8b에 도시된 제3 마스크 공정을 상세히 설명하기 위한 단면도이다.9A to 9D are cross-sectional views illustrating in detail the third mask process illustrated in FIGS. 8A and 8B.

도 10a 내지 도 10e는 도 5a에 도시된 인쇄롤러에 포토레지스트 패턴을 전사하는 공정을 설명하기 위한 단면도이다.10A to 10E are cross-sectional views for explaining a process of transferring a photoresist pattern to the printing roller shown in FIG. 5A.

도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.11 is a plan view illustrating a thin film transistor substrate according to a second exemplary embodiment of the present invention.

＜ 도면의 주요 부분에 대한 부호의 설명 ＞<Description of the code | symbol about the principal part of drawing>

102 : 게이트라인 104 : 데이터라인102: gate line 104: data line

106 : 게이트전극 108 : 소스전극106: gate electrode 108: source electrode

110 : 드레인전극 114 : 활성층110 drain electrode 114 active layer

116 : 오믹접촉층 118 : 보호막116: ohmic contact layer 118: protective film

122 : 화소전극 124 : 공통전극122: pixel electrode 124: common electrode

126 : 공통라인 150 : 게이트 패드126: common line 150: gate pad

152 : 게이트 패드 하부 전극 154 : 게이트 패드 상부 전극152: gate pad lower electrode 154: gate pad upper electrode

156,166,176 : 콘택홀 160 : 데이터 패드156,166,176 Contact hole 160 Data pad

162 : 데이터 패드 하부 전극 164 : 데이터 패드 상부 전극162: data pad lower electrode 164: data pad upper electrode

170 : 공통 패드 172 : 공통 패드 하부 전극170: common pad 172: common pad lower electrode

174 : 공통 패드 상부 전극174: common pad upper electrode

본 발명은 수평 전계를 이용하는 박막트랜지스터 기판의 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor substrate using a horizontal electric field, and more particularly to a method of manufacturing a thin film transistor substrate that can simplify the process.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(76)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. As shown in FIG. 1, the liquid crystal display includes a thin film transistor substrate 70 and a color filter substrate 80 bonded to each other with the liquid crystal 76 interposed therebetween.

칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소 전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.The color filter substrate 80 includes a black matrix 68 for preventing light leakage, a color filter 62 for color implementation, a common electrode 64 forming a vertical electric field with the pixel electrode 72, and a liquid crystal alignment thereon. A color filter array is formed on the upper substrate 11 including the upper alignment layer applied for the purpose.

박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜지스터(58)와 접속된 화소 전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부기판(21) 상에 형성된다.The thin film transistor substrate 70 includes a gate line 82 and a data line 74 formed to cross each other, a thin film transistor 58 formed at an intersection of the 82 and 74, and a thin film transistor 58 connected to the thin film transistor 58. A thin film transistor array including a pixel electrode 72 and a lower alignment layer coated thereon for liquid crystal alignment is formed on the lower substrate 21.

이러한 액정 표시 장치는 상부기판(11) 상에 형성된 공통전극(64)과 하부기판(1) 상에 형성된 화소전극(72)이 서로 대향되게 배치되어 이들(64,72) 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이 러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.The liquid crystal display includes a vertical electric field formed between the common electrode 64 formed on the upper substrate 11 and the pixel electrode 72 formed on the lower substrate 1 facing each other, and formed between them. By driving the liquid crystal of TN (Twisted Nemastic) mode. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

이에 따라, 최근에는 하부 기판(1)에 나란하게 배치된 화소 전극(72)과 공통 전극(64) 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; IPS) 모드의 액정을 구동하여 160도 정도의 넓은 시야각을 가지는 수평 전계형 액정 표시 장치가 요구되고 있다.Accordingly, recently, the liquid crystal in In Plane Switching (IPS) mode is driven by a horizontal electric field between the pixel electrode 72 and the common electrode 64 arranged side by side on the lower substrate 1 to about 160 degrees. There is a need for a horizontal field type liquid crystal display device having a wide viewing angle.

그러나, 수평 전계형 액정 표시 장치에서 박막 트랜지스터 기판(70)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판(70)은 마스크 공정 수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 기판(70)의 제조공정을 단순화하여 제조단가를 줄일 수 있는 방안이 요구되고 있다.However, in the horizontal field type liquid crystal display device, since the thin film transistor substrate 70 includes a semiconductor process and requires a plurality of mask processes, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor substrate 70 is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, an inspection process, and the like. Accordingly, in recent years, a method for reducing the manufacturing cost by simplifying the manufacturing process of the thin film transistor substrate 70 is required.

따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막트랜지스터 기판의 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for manufacturing a thin film transistor substrate that can simplify the process.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트라인, 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 도전패턴군을 형성하는 제1 단계와; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 제2 단계와; 상기 게이트 절연막 상에 데이터라인, 소스 전극, 드레인 전극 및 데이터 패드 하부 전극을 포함하는 제2 도전패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 제3 단계와; 상기 제2 도전패턴군과 반도체패턴을 덮도록 보호막을 형성하는 제4 단계와; 상기 보호막을 관통하는 콘택홀 내에 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 포함하는 제3 도전패턴군을 형성하는 제5 단계를 포함하며, 상기 제1 내지 제3 도전패턴군 및 상기 반도체패턴 중 적어도 어느 하나의 형성시 이용되는 포토레지스트 패턴은 인쇄 방법을 통해 형성되는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes a first step of forming a first conductive pattern group including a gate line, a gate electrode and a gate pad lower electrode on the substrate; Forming a gate insulating film to cover the first conductive pattern group; A second step of forming a second conductive pattern group including a data line, a source electrode, a drain electrode, and a data pad lower electrode on the gate insulating layer, and forming a semiconductor pattern under the second conductive pattern group; A fourth step of forming a passivation film to cover the second conductive pattern group and the semiconductor pattern; And forming a third conductive pattern group including a gate pad upper electrode and a data pad upper electrode in a contact hole penetrating through the passivation layer, wherein at least one of the first to third conductive pattern groups and the semiconductor pattern is formed. The photoresist pattern used in any one of the formation is characterized in that formed through a printing method.

상기 제1 도전패턴군을 형성하는 단계는 상기 기판 상에 게이트금속층을 전면 증착하는 단계와; 상기 게이트금속층 상에 상기 인쇄방법을 통해 상기 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the first conductive pattern group may include depositing a gate metal layer on the substrate; Forming the photoresist pattern on the gate metal layer through the printing method; And etching the gate metal layer using the photoresist pattern as a mask.

상기 박막트랜지스터 기판의 제조방법은 상기 제3 단계시 상기 화소전극과 수평전계를 이루는 공통전극, 상기 공통전극에 접속된 공통라인, 상기 공통라인으로부터 신장된 공통 패드 하부 전극을 형성하는 단계와; 상기 제5 단계시 상기 공통 패드 하부 전극과 접속되는 공통 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method of manufacturing the thin film transistor substrate may include forming a common electrode forming a horizontal electric field with the pixel electrode, a common line connected to the common electrode, and a common pad lower electrode extending from the common line in the third step; The method may further include forming a common pad upper electrode connected to the common pad lower electrode at the fifth step.

상기 포토레지스트 패턴을 형성하는 단계는 인쇄롤러에 전사된 상기 포토레지스트 패턴을 상기 기판 상에 재전사하는 단계를 포함하는 것을 특징으로 한다.The forming of the photoresist pattern may include retransferring the photoresist pattern transferred to a printing roller on the substrate.

상기 제3 도전패턴군을 형성하는 단계는 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 상기 보호막 및 게이트 절연막을 식각하여 상기 콘택홀을 형성하는 단계와; 상기 포토레지스트패턴이 존재하는 보호막 위에 투명도전막을 형성하는 단계와; 상기 포토레지스트 패틴과 그 위의 투명 도전막을 리프트-오프 공정으로 제거하여 상기 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the third conductive pattern group may include forming a photoresist pattern on the passivation layer; Etching the passivation layer and the gate insulating layer exposed through the photoresist pattern to form the contact hole; Forming a transparent conductive film on the protective film having the photoresist pattern; And removing the photoresist patin and the transparent conductive film thereon to form a third group of conductive patterns by a lift-off process.

이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 11을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 11.

도 2는 본 발명에 따른 수평 전계형 박막트랜지스터 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"I-I'", "II-II'", "III-III'", "IV-IV'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.2 is a plan view showing a horizontal field-type thin film transistor substrate according to the present invention, Figure 3 is a line "I-I '", "II-II'", "III-III '", "IV-IV' in FIG. "Is a cross-sectional view showing a thin film transistor substrate cut along.

도 2 및 도 3을 참조하면, 본 발명에 따른 수평 전계형 박막 트랜지스터 어레이 기판은 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)과 접속된 공통 라인(126)을 구비한다.2 and 3, the horizontal field type thin film transistor array substrate according to the present invention includes a gate line 102 and a data line 104 formed on the lower substrate 101 and a thin film transistor formed at each intersection thereof. And a pixel electrode 122 and a common electrode 124 formed to form a horizontal electric field in the pixel region provided in the intersection structure, and a common line 126 connected to the common electrode 124.

박막 트랜지스터는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110) 을 구비한다. 또한, 박막 트랜지스터는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)과, 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.The thin film transistor allows the pixel signal of the data line 104 to be charged and held in the pixel electrode 122 in response to the gate signal of the gate line 102. To this end, the thin film transistor includes a gate electrode 106 connected to the gate line 102, a source electrode 108 connected to the data line 104, and a drain electrode 110 connected to the pixel electrode 122. Equipped. In addition, the thin film transistor includes an active layer 114 and a source electrode 108 overlapping each other with the gate electrode 106 and the gate insulating layer 112 interposed therebetween to form a channel between the source electrode 108 and the drain electrode 110. And an ohmic contact layer 116 for ohmic contact with the drain electrode 110.

화소 전극(122)은 드레인 전극(110)으로부터 신장되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 드레인 전극(110)으로부터 신장되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(122A)와, 수평부(122A)에서 돌출되어 공통전극(124)과 나란하게 형성된 핑거부(122B)를 구비한다.The pixel electrode 122 extends from the drain electrode 110 and is formed in the pixel area. In particular, the pixel electrode 122 extends from the drain electrode 110 and is formed to be parallel to the adjacent gate line 102, and protrudes from the horizontal part 122A to be parallel to the common electrode 124. A finger portion 122B is provided.

공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(124)은 공통 라인(126)으로부터 신장되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(124A)와, 수평부(124A)에서 돌출되어 화소 영역에서 화소 전극(122)의 핑거부(122B)와 나란하게 형성된 수직부(124B)를 구비한다.The common electrode 124 is connected to the common line 126 to be formed in the pixel area. In particular, the common electrode 124 extends from the common line 126 and is formed to be parallel to the adjacent gate line 102, and protrudes from the horizontal portion 124A so that the pixel electrode 122 may be disposed in the pixel region. And a vertical portion 124B formed in parallel with the finger portion 122B.

이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122B)와 공통 전극(124)의 수직부(124B) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, a horizontal electric field is formed between the pixel electrode 122 supplied with the pixel signal through the thin film transistor and the common electrode 124 supplied with the reference voltage through the common line 126. In particular, a horizontal electric field is formed between the finger portion 122B of the pixel electrode 122 and the vertical portion 124B of the common electrode 124. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

게이트라인(102)은 박막트랜지스터의 게이트전극(106)에 게이트신호를 공급 한다. 이러한 게이트라인(102)은 게이트 패드(150)을 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 그 게이트 패드 하부 전극(152)을 노출시키는 제1 콘택홀(156)내에 보호막(118) 및 게이트 절연막(112)과 경계를 이루도록 형성되며 게이트 패드 하부 전극(152)과 접속되는 게이트 패드 상부 전극(154)으로 구성된다.The gate line 102 supplies a gate signal to the gate electrode 106 of the thin film transistor. The gate line 102 is connected to a gate driver (not shown) through the gate pad 150. The gate pad 150 may include a passivation layer 118 and a gate insulating layer in the gate pad lower electrode 152 connected to the gate line 102, and the first contact hole 156 exposing the gate pad lower electrode 152. The gate pad upper electrode 154 is formed to border the 112 and is connected to the gate pad lower electrode 152.

데이터라인(104)은 박막트랜지스터의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역을 정의한다. 이러한 데이터라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하부 전극(162)과, 그 데이터 패드 하부 전극(162)을 노출시키는 제2 콘택홀(166) 내에 보호막(118)과 경계를 이루도록 형성되며 데이터 패드 하부 전극(162)과 접속되는 데이터 패드 상부 전극(164)으로 구성된다.The data line 104 supplies the pixel signal to the pixel electrode 122 through the drain electrode 110 of the thin film transistor. The gate line 102 and the data line 104 are formed in an intersecting structure to define the pixel area. The data line 104 is connected to a data driver (not shown) through the data pad 160. The data pad 160 borders the passivation layer 118 in the data pad lower electrode 162 connected to the data line 104 and the second contact hole 166 exposing the data pad lower electrode 162. And a data pad upper electrode 164 connected to the data pad lower electrode 162.

공통라인(126)은 화소영역을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(124)에 공급한다. 이러한 공통라인(126)은 공통 패드(170)를 통해 전원 공급부(도시하지 않음)와 접속된다. 공통 패드(170)는 공통 라인(126)과 접속된 공통 패드 하부 전극(172)과, 그 공통 패드 하부 전극(172)을 노출시키는 제3 콘택홀(176) 내에 보호막(118)과 경계를 이루도록 형성되며 공통 패드 하부 전극(172)과 접속되는 공통 패드 상부 전극(174)으로 구성된다.The common line 126 is formed in parallel with the gate line 102 with the pixel region therebetween and supplies a reference voltage for driving the liquid crystal to the common electrode 124. The common line 126 is connected to a power supply unit (not shown) through the common pad 170. The common pad 170 borders the passivation layer 118 in the common pad lower electrode 172 connected to the common line 126 and the third contact hole 176 exposing the common pad lower electrode 172. And a common pad upper electrode 174 connected to the common pad lower electrode 172.

도 4a 및 도 4b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.4A and 4B are plan and cross-sectional views illustrating a first mask process of a thin film transistor array substrate according to the present invention.

도 4a 및 도 4b를 참조하면, 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.4A and 4B, a first conductive pattern group including a gate line 102, a gate electrode 106, and a gate pad lower electrode 152 is formed on the lower substrate 101.

이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 도 5a에 도시된 바와 같이 게이트금속층(105)이 형성된다. 여기서, 게이트금속층(105)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이 게이트금속층(105) 상에 인쇄롤러(180)를 이용한 인쇄공정에 의해 도 5b에 도시된 바와 같이 포토레지스트 패턴(182)이 형성된다. 여기서, 인쇄롤러(180) 상에 포토레지스트 패턴(182)을 형성하는 공정은 도 10a 내지 도 10e를 결부하여 추후에 상세히 설명하기로 한다.In detail, the gate metal layer 105 is formed on the lower substrate 101 as shown in FIG. 5A through a deposition method such as a sputtering method. The gate metal layer 105 may be formed of aluminum (Al) -based metal, copper (Cu), chromium (Cr), or the like. The photoresist pattern 182 is formed on the gate metal layer 105 by the printing process using the printing roller 180 as shown in FIG. 5B. Here, the process of forming the photoresist pattern 182 on the printing roller 180 will be described in detail later with reference to FIGS. 10A to 10E.

이 포토레지스트 패턴(182)을 마스크로 이용한 식각공정에 의해 게이트 금속층(105)이 패터닝됨으로써 도 5c에 도시된 바와 같이 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.As the gate metal layer 105 is patterned by an etching process using the photoresist pattern 182 as a mask, the gate line 102, the gate electrode 106, and the gate pad lower electrode 152 are formed as shown in FIG. 5C. A first conductive pattern group containing is formed.

도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a second mask process of a thin film transistor array substrate according to the present invention.

도 6a 및 도 6b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성된다. 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.6A and 6B, a gate insulating layer 112 is formed on the lower substrate 101 on which the first conductive pattern group is formed. As the material of the gate insulating film 112, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.

그리고, 제2 마스크 공정으로 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 화소전극(122), 공통전극(124), 공통라인(126), 공통 패드 하부 전극(172) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다.A semiconductor pattern including an active layer 114 and an ohmic contact layer 116 stacked on the gate insulating layer 112 by a second mask process; Data line 104, source electrode 108, drain electrode 110, pixel electrode 122, common electrode 124, common line 126, common pad lower electrode 172, and data pad lower electrode 162. ) Is formed a second conductive pattern group.

이를 상세히 설명하면, 도 7a에 도시된 바와 같이 게이트 절연막(112) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층(115), n+ 비정질 실리콘층(117), 소스/드레인 금속층(105)이 순차적으로 형성된다. 소스/드레인 금속(105)으로는 Mo, Cu 계열, Al 계열, Cr 계열 등이 이용된다.In detail, as illustrated in FIG. 7A, the amorphous silicon layer 115, the n + amorphous silicon layer 117, and the source / drain metal layer 105 are deposited on the gate insulating layer 112 by a deposition method such as PECVD or sputtering. This is formed sequentially. As the source / drain metal 105, Mo, Cu-based, Al-based, Cr-based, or the like is used.

이어서, 소스/드레인 금속층(105) 위에 포토 레지스트를 전면 도포한 다음 부분 노광 마스크인 제2 마스크를 이용한 포토리쏘그래피 공정으로 단차를 갖는 포토레지스트 패턴(192)이 형성된다. 이 경우, 제2 마스크로는 박막 트랜지스터의 채널이 형성될 부분에서 회절 노광부(또는 반투과부)를 갖는 부분 노광 마스크를 이용한다. 이에 따라, 제2 마스크의 회절 노광부(또는 반투과부)와 대응하는 제2 포토레지스트 패턴(192B)은 제2 마스크의 투과부(또는 차단부)와 대응하는 제1 포토레지스트 패턴(192A) 보다 낮은 높이를 갖게 된다. 다시 말하여, 채널 부분의 제2 포토레지스트 패턴(192B)은 제2 도전패턴군 부분의 제1 포토레지스트 패턴(192A) 보다 낮은 높이를 갖게 된다.Subsequently, a photoresist pattern 192 having a step is formed in a photolithography process using a second mask, which is a partial exposure mask, after the photoresist is entirely coated on the source / drain metal layer 105. In this case, as the second mask, a partial exposure mask having a diffractive exposure portion (or semi-transmissive portion) at a portion where a channel of the thin film transistor is to be formed is used. Accordingly, the second photoresist pattern 192B corresponding to the diffractive exposure portion (or transflective portion) of the second mask is lower than the first photoresist pattern 192A corresponding to the transmission portion (or blocking portion) of the second mask. Will have a height. In other words, the second photoresist pattern 192B of the channel portion has a lower height than the first photoresist pattern 192A of the second conductive pattern group portion.

이러한 포토레지스트 패턴(192)을 이용한 습식 식각 공정으로 소스/드레인 금속층(105)이 패터닝됨으로써 도 7b에 도시된 바와 같이 데이터 라인(104), 소스 전극(108) 및 그와 일체화된 드레인 전극(110), 화소전극(122), 공통전극(124), 공 통라인(126), 공통 패드 하부 전극(172) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다. 그리고, 동일한 포토레지스트 패턴(192)을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층(115)과 비정질 실리콘층(117)이 동시에 패터닝됨으로써 오믹 접촉층(116)과 활성층(114)이 제2 도전패턴군을 따라 형성된 구조를 갖게 된다.As the source / drain metal layer 105 is patterned by a wet etching process using the photoresist pattern 192, the data line 104, the source electrode 108, and the drain electrode 110 integrated therewith as shown in FIG. 7B. ), A second conductive pattern group including a pixel electrode 122, a common electrode 124, a common line 126, a common pad lower electrode 172, and a data pad lower electrode 162 is formed. In addition, the n + amorphous silicon layer 115 and the amorphous silicon layer 117 are simultaneously patterned by a dry etching process using the same photoresist pattern 192, thereby forming the ohmic contact layer 116 and the active layer 114 as the second conductive pattern group. It will have a structure formed along.

그 다음, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 상대적으로 낮은 높이를 갖는 채널 부분의 제2 포토레지스트 패턴(192B)은 도 7c에 도시된 바와 같이 제거되고, 제2 도전패턴군 부분의 제1 포토레지스트 패턴(192A)은 높이가 낮아지게 된다.Next, in the ashing process using an oxygen (O 2 ) plasma, the second photoresist pattern 192B of the channel portion having a relatively low height is removed as shown in FIG. 7C, and the second conductive pattern group is removed. The height of the first photoresist pattern 192A of the portion is lowered.

이렇게 남아 있는 제1 포토레지스트 패턴(192A)를 이용한 건식 식각 공정으로 채널이 형성될 부분에서 소스/드레인 금속층 및 오믹 접촉층(116)이 식각됨으로써 소스 전극(108)과 드레인 전극(110)이 서로 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(108)과 드레인 전극(110) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 그리고, 스트립 공정으로 제2 도전패턴군 부분에 남아 있던 제1 포토레지스트 패턴(192A)이 도 7d에 도시된 바와 같이 모두 제거된다.The source / drain metal layer and the ohmic contact layer 116 are etched at the portion where the channel is to be formed by the dry etching process using the remaining first photoresist pattern 192A, so that the source electrode 108 and the drain electrode 110 are separated from each other. Is separated and the active layer 114 is exposed. Accordingly, a channel formed of the active layer 114 is formed between the source electrode 108 and the drain electrode 110. In addition, all of the first photoresist patterns 192A remaining in the second conductive pattern group portion by the stripping process are removed as shown in FIG. 7D.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.8A and 8B are plan and cross-sectional views illustrating a third mask process in the method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

제3 마스크 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝되고, 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164) 및 공통 패드 상부 전극(174)을 포함하는 제3 도전패턴군이 형성된다. 여기서, 제3 도전패턴군은 보호막(118)과 중첩없이 경계를 이루며 형성된다.The third conductive pattern group including the gate pad upper electrode 154, the data pad upper electrode 164, and the common pad upper electrode 174, wherein the passivation layer 118 and the gate insulating layer 112 are patterned by a third mask process. Is formed. Here, the third conductive pattern group is formed to form a boundary without overlapping the passivation layer 118.

상세히 하면, 도 9a에 도시된 바와 같이 제2 도전패턴군이 형성된 게이트 절연막(112) 상에 보호막(118)이 형성된다. 보호막(118)의 재료로는 게이트 절연막(112)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 보호막(118)이 존재해야 하는 부분에 포토레지스트 패턴(194)이 형성된다.In detail, as shown in FIG. 9A, the passivation layer 118 is formed on the gate insulating layer 112 on which the second conductive pattern group is formed. As the material of the protective film 118, an inorganic insulating material similar to the gate insulating film 112, or an organic insulating material is used. The photoresist pattern 194 is formed on the portion of the protective film 118 where the protective film 118 should be present in a photolithography process using a third mask.

그 다음, 상기 포토레지스트 패턴(194)을 이용한 식각 공정, 즉 건식 식각 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝됨으로써 도 9b와 도시된 바와 같이 제1 내지 제3 콘택홀(156,166,176)이 형성된다. 이때, 포토레지스트 패턴(194)과 중첩되지 않은 제2 도전패턴군의 일부분이 그 아래의 오믹 접촉층(116) 및 활성층(114)과 같이 식각될 수 있다. 그 결과, 식각된 제2 도전패턴군의 일부분과 중첩되었던 활성층(114)이 잔존하여 노출되거나, 그 아래의 게이트 절연막(112)이 노출될 수 있다. 포토레지스트 패턴(194)과 중첩되지 않은 제2 도전패턴군의 일부분으로는 데이터 패드 하부 전극(162) 및 공통 패드 하부 전극(172)이 포함된다.Next, the passivation layer 118 and the gate insulating layer 112 are patterned by an etching process using the photoresist pattern 194, that is, a dry etching process, so that the first to third contact holes 156, 166, and 176 are shown in FIG. 9B. Is formed. In this case, a portion of the second conductive pattern group that does not overlap the photoresist pattern 194 may be etched like the ohmic contact layer 116 and the active layer 114 below. As a result, the active layer 114, which has overlapped with a portion of the etched second conductive pattern group, may remain and be exposed, or the gate insulating layer 112 below it may be exposed. A portion of the second conductive pattern group that does not overlap the photoresist pattern 194 includes the data pad lower electrode 162 and the common pad lower electrode 172.

구체적으로, 제1 콘택홀(156)은 게이트 절연막(112) 및 보호막(118)을 관통하여 게이트 패드 하부 전극(152)을 노출시킨다. 그리고, 제2 콘택홀(166)은 보호막(118)을 관통하여 데이터 패드 하부 전극(162)을 노출시키고, 제3 콘택홀(176)은 보호막(118)을 관통하여 공통 패드 하부 전극(172)을 노출시킨다. 이때, 데이터 패 드 하부 전극(162) 및 공통 패드 하부 전극(172) 아래의 오믹 접속층(116) 및 활성층(114)도 같이 식각될 수 있어 제2 콘택홀(166) 및 제3 콘택홀(176)을 통해 잔존하는 활성층(114)이 노출되거나, 게이트 절연막(112)이 노출될 수도 있다.In detail, the first contact hole 156 passes through the gate insulating layer 112 and the passivation layer 118 to expose the gate pad lower electrode 152. The second contact hole 166 penetrates the passivation layer 118 to expose the lower data pad electrode 162, and the third contact hole 176 penetrates the passivation layer 118 to pass through the common pad lower electrode 172. Expose In this case, the ohmic contact layer 116 and the active layer 114 under the data pad lower electrode 162 and the common pad lower electrode 172 may also be etched, such that the second contact hole 166 and the third contact hole ( The remaining active layer 114 may be exposed through the 176 or the gate insulating layer 112 may be exposed.

이어서, 도 9c와 같이 포토레지스트 패턴(194)이 존재하는 박막 트랜지스터 기판 상에 투명 도전막(121)이 스퍼터링 등과 같은 증착 방법으로 전면 형성된다. 투명 도전막(121)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.Subsequently, the transparent conductive film 121 is formed on the entire surface of the thin film transistor substrate on which the photoresist pattern 194 exists as shown in FIG. 9C by a deposition method such as sputtering or the like. As the transparent conductive film 121, indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), or the like is used.

그리고, 리프트-오프 공정으로 포토레지스트 패턴(194)과 그 위의 투명 도전막(121)이 함께 제거됨으로써 그 투명 도전막(121)이 패터닝된다. 이에 따라, 도 9d와 같이 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164) 및 공통 패드 상부 전극(174)을 포함하는 제3 도전패턴군이 형성된다. 이러한 제3 도전패턴군은 보호막(118)과는 중첩없이 경계를 이루게 된다.In addition, the photoresist pattern 194 and the transparent conductive film 121 thereon are removed together in a lift-off process to pattern the transparent conductive film 121. Accordingly, as shown in FIG. 9D, a third conductive pattern group including the gate pad upper electrode 154, the data pad upper electrode 164, and the common pad upper electrode 174 is formed. The third conductive pattern group forms a boundary without overlapping with the passivation layer 118.

구체적으로, 게이트 패드 상부 전극(154)은 제1 콘택홀(156) 내에서 보호막(118)과 경계를 이루며 형성되어 게이트 패드 하부 전극(152)과 접속된다. 데이터 패드 상부 전극(164)은 제2 콘택홀(166) 내에서 보호막(118)과 경계를 이루며 형성되어 데이터 패드 하부 전극(162)과 접속된다. 공통 패드 상부 전극(174)은 제3 콘택홀(176) 내에서 보호막(118)과 경계를 이루며 형성되어 공통 패드 하부 전극(172)과 접속된다.In detail, the gate pad upper electrode 154 is formed in the first contact hole 156 to form a boundary with the passivation layer 118 and is connected to the gate pad lower electrode 152. The data pad upper electrode 164 is formed in the second contact hole 166, bordering the passivation layer 118, and is connected to the data pad lower electrode 162. The common pad upper electrode 174 is formed bordering the passivation layer 118 in the third contact hole 176 and is connected to the common pad lower electrode 172.

도 10a 내지 도 10e는 도 4a 및 도 4b에 도시된 제1 도전패턴군을 형성하기 위한 포토레지스트 패턴의 형성공정을 상세히 설명하기 위한 단면도이다.10A through 10E are cross-sectional views illustrating in detail a process of forming a photoresist pattern for forming the first conductive pattern group shown in FIGS. 4A and 4B.

먼저, 베이스 기판(191) 상에 도 10a에 도시된 바와 같이 베이스 포토레지스트(196)가 도포된다. 이 베이스 포토레지스트(196)가 도포된 베이스 기판(191) 상부에 소정 폭(w)의 투과부를 가지는 베이스 포토 마스크(198)가 정렬된다. 이 베이스 포토 마스크(198)를 이용하여 베이스 포토레지스트(196)를 패터닝함으로써 도 10b에 도시된 바와 같이 베이스 포토레지스트 패턴(197)이 형성된다. 그 베이스 포토레지스트 패턴(197)을 마스크로 이용하여 베이스 기판(191)을 식각함으로써 베이스 기판(191) 상에 홈(188)이 형성된다. 홈(188)은 소정 높이(t)를 가지며, 홈(188)의 폭은 홈의 높이(t)의 2배와 투과부의 소정 폭(w)의 합과 같다.First, a base photoresist 196 is applied onto the base substrate 191 as shown in FIG. 10A. The base photo mask 198 having a transmissive portion having a predetermined width w is aligned on the base substrate 191 to which the base photoresist 196 is applied. By patterning the base photoresist 196 using the base photo mask 198, the base photoresist pattern 197 is formed as shown in FIG. 10B. The groove 188 is formed on the base substrate 191 by etching the base substrate 191 using the base photoresist pattern 197 as a mask. The groove 188 has a predetermined height t, and the width of the groove 188 is equal to the sum of twice the height t of the groove and the predetermined width w of the transmission portion.

이러한 홈(188)을 가지는 베이스 기판(191) 상에 도 10c에 도시된 베이스 롤러(186)와 디스펜서(185)를 이용하여 포토레지스트(184)를 도포한다. 도포된 포토레지스트(184)는 도 10d에 도시된 바와 같이 베이스 기판(191)의 홈(188) 내에 충진되고, 홈(188)을 제외한 베이스 기판(191) 상에 잔존하는 포토레지스트(184)는 닥터 블레이드(도시하지 않음)에 의해 제거됨으로써 포토레지스트패턴(182)이 형성된다. 이 포토레지스트 패턴(182)은 도 10e에 도시된 바와 같이 베이스 기판(191)과 인쇄롤러(180)가 접촉되도록 인쇄롤러(180)를 회전시킴으로써 홈(188) 내에 충진된 포토레지스트 패턴(182)은 인쇄롤러(180)의 표면으로 전사된다. 포토레지스트 패턴(182)이 형성된 인쇄롤러(180)는 도 5a에 도시된 바와 같이 게이트 금속층(105)이 형성된 하부기판(101) 상에 재전사된다.The photoresist 184 is coated on the base substrate 191 having the grooves 188 using the base roller 186 and the dispenser 185 shown in FIG. 10C. The applied photoresist 184 is filled in the groove 188 of the base substrate 191 as shown in FIG. 10D, and the photoresist 184 remaining on the base substrate 191 except for the groove 188 is The photoresist pattern 182 is formed by being removed by a doctor blade (not shown). The photoresist pattern 182 is filled with a photoresist pattern 182 filled in the groove 188 by rotating the printing roller 180 such that the base substrate 191 and the printing roller 180 contact each other, as shown in FIG. 10E. Is transferred to the surface of the printing roller 180. The printing roller 180 on which the photoresist pattern 182 is formed is retransmitted on the lower substrate 101 on which the gate metal layer 105 is formed, as shown in FIG. 5A.

이와 같이, 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판은 박막트랜 지스터 특성에서의 영향도가 적은 제1 도전패턴군을 인쇄방법으로 형성된 포토레지스트 패턴을 이용한 식각공정으로 형성되고, 제2 및 제3 도전패턴군이 각각의 마스크 공정으로 형성된다. 이에 따라, 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판은 종래에 비해 마스크 공정이 2개로 줄어들어 공정이 단순해지고, 제조비용이 절감된다. 또한, 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판은 데이터라인, 공통라인, 공통전극, 화소전극이 동일한 마스크공정으로 형성된다. 이에 따라, 데이터라인 및 공통라인 간의 간격, 화소전극과 공통전극 간의 간격도 균일해져 이들 사이에 형성되는 기생 캐패시터의 용량값이 균일해진다.As described above, the thin film transistor substrate according to the first embodiment of the present invention is formed by an etching process using a photoresist pattern in which a first conductive pattern group having a low influence on the characteristics of the thin film transistor is formed by a printing method. The third conductive pattern group is formed in each mask process. Accordingly, the thin film transistor substrate according to the first embodiment of the present invention is reduced to two mask processes compared with the conventional one, thereby simplifying the process and reducing the manufacturing cost. In the thin film transistor substrate according to the first embodiment of the present invention, the data line, the common line, the common electrode, and the pixel electrode are formed by the same mask process. As a result, the spacing between the data line and the common line and the spacing between the pixel electrode and the common electrode are also uniform, and the capacitance value of the parasitic capacitor formed therebetween becomes uniform.

도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.11 is a plan view illustrating a thin film transistor substrate according to a second exemplary embodiment of the present invention.

도 11에 도시된 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 하나의 박막트랜지스터를 이용하여 게이트라인을 사이에 두고 인접한 제1 및 제2 화소전극(122,222)을 구동하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.The thin film transistor substrate shown in FIG. 11 is used to drive adjacent first and second pixel electrodes 122 and 222 with a gate line interposed therebetween by using one thin film transistor as compared to the thin film transistor substrate shown in FIG. 2. Has the same components. Accordingly, detailed description of the same components will be omitted.

제1 화소전극(122)은 박막트랜지스터의 제1 드레인 전극(110)으로부터 신장되어 제1 화소 영역에 형성된다. 특히, 제1 화소 전극(122)은 제1 드레인 전극(110)으로부터 신장되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(122A)와, 수평부(122A)에서 돌출되어 제1 공통전극(124)과 나란하게 형성된 핑거부(122B)를 구비한다. 제1 공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 제1 공통전극(124)은 공통 라인(126)으로부터 신장되고 스 토리지전극(202)을 감싸도록 형성된 공통부(124A)와, 공통부(124A)에서 돌출되어 화소 영역에서 제1 화소 전극(122)의 핑거부(122B)와 나란하게 형성된 수직부(124B)를 구비한다.The first pixel electrode 122 extends from the first drain electrode 110 of the thin film transistor and is formed in the first pixel region. In particular, the first pixel electrode 122 extends from the first drain electrode 110 and is formed to be parallel to the adjacent gate line 102, and protrudes from the horizontal part 122A to protrude from the first common electrode ( And a finger portion 122B formed in parallel with 124. The first common electrode 124 is connected to the common line 126 to be formed in the pixel area. In particular, the first common electrode 124 extends from the common line 126 and is formed to surround the storage electrode 202, and protrudes from the common portion 124A to protrude from the pixel region. The vertical portion 124B formed in parallel with the finger portion 122B of the electrode 122 is provided.

스토리지 전극(202)은 스토리지라인(103)과 적어도 한 층의 절연막(도시하지 않음)을 사이에 두고 중첩되게 형성되어 스토리지캐패시터(200)를 형성한다.The storage electrode 202 is formed to overlap with the storage line 103 and at least one insulating layer (not shown) to form the storage capacitor 200.

제2 화소전극(222)은 박막트랜지스터의 제2 드레인 전극(210)으로부터 신장되어 제2 화소 영역에 형성되며, 콘택부(204)를 통해 제1 화소전극(122)과 접속된다. 특히, 제2 화소 전극(122)은 제2 드레인 전극(210)으로부터 신장되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(222A)와, 수평부(222A)에서 돌출되어 제2 공통전극(224)과 나란하게 형성된 핑거부(222B)를 구비한다.The second pixel electrode 222 extends from the second drain electrode 210 of the thin film transistor to be formed in the second pixel region, and is connected to the first pixel electrode 122 through the contact portion 204. In particular, the second pixel electrode 122 extends from the second drain electrode 210 and is formed to be parallel to the adjacent gate line 102, and protrudes from the horizontal part 222A to protrude from the second common electrode ( And a finger portion 222B formed in parallel with 224.

제2 공통 전극(224)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 제2 공통전극(224)은 공통 라인(126)으로부터 신장되고 게이트라인과 나란하게 형성된 수평부(224A)와, 수평부(224A)에서 돌출되어 화소 영역에서 제2 화소 전극(222)의 핑거부(222B)와 나란하게 형성된 수직부(224B)를 구비한다.The second common electrode 224 is connected to the common line 126 to be formed in the pixel area. In particular, the second common electrode 224 extends from the common line 126 and is formed to be parallel to the gate line, and the second common electrode 224 protrudes from the horizontal portion 224A so that the second pixel electrode 222 of the second pixel electrode 222 is disposed in the pixel area. And a vertical portion 224B formed parallel to the finger portion 222B.

제1 및 제2 화소전극(122,222)에는 박막트랜지스터를 통해 화소신호가 공급된다. 박막 트랜지스터는 게이트 라인(102)에 접속된 제1 및 제2 게이트 전극(106,206)과, 데이터 라인(104)에 접속된 제1 및 제2 소스 전극(108,208)과, 제1 및 제2 화소 전극(122,222)각각에 접속된 제1 및 제2 드레인 전극(110,210)을 구비한다. 또한, 박막 트랜지스터는 제1 및 제2 게이트 전극(106,206)과 게이트 절연막(112)을 사이에 두고 중첩되면서 제1 및 제2 소스 전극(108,208)각각과 제1 및 제2 드레인 전극(110) 각각 사이에 채널을 형성하는 활성층과, 제1 및 제2 소스 전극(108,208) 각각과 제1 및 제2 드레인 전극(110,210)각각과 오믹 접촉을 위한 오믹 접촉층이 더 형성된다.The pixel signals are supplied to the first and second pixel electrodes 122 and 222 through thin film transistors. The thin film transistor includes first and second gate electrodes 106 and 206 connected to the gate line 102, first and second source electrodes 108 and 208 connected to the data line 104, and first and second pixel electrodes. First and second drain electrodes 110 and 210 connected to the respective ones. In addition, the thin film transistor is overlapped with the first and second gate electrodes 106 and 206 and the gate insulating layer 112 interposed therebetween, and the first and second source electrodes 108 and 208 and the first and second drain electrodes 110, respectively. An active layer forming a channel therebetween, and an ohmic contact layer for ohmic contact with each of the first and second source electrodes 108 and 208 and the first and second drain electrodes 110 and 210, respectively, are further formed.

이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 제1 및 제2 화소 전극(122,222) 각각과 공통 라인(126)을 통해 기준 전압이 공급된 제1 및 제2 공통 전극(124,224) 각각 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, a horizontal gap is formed between each of the first and second pixel electrodes 122 and 222 supplied with the pixel signal through the thin film transistor and the first and second common electrodes 124 and 224 supplied with the reference voltage through the common line 126. An electric field is formed. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

이러한 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 2 마스크 공정으로 형성된다. 즉, 제1 도전패턴군은 인쇄방법으로 형성된 포토레지스트 패턴을 이용한 식각공정으로 형성되고, 제2 도전패턴군 및 반도체패턴은 회전마스크 또는 반투과마스크를 이용한 마스크공정에 의해 형성되고, 보호막 및 제3 도전패턴군은 제3 마스크 공정과 리프트 오프 공정에 의해 형성된다.The thin film transistor substrate according to the second embodiment of the present invention is formed by a two mask process. That is, the first conductive pattern group is formed by an etching process using a photoresist pattern formed by the printing method, the second conductive pattern group and the semiconductor pattern are formed by a mask process using a rotating mask or a semi-transmissive mask, and the protective film and the The third conductive pattern group is formed by a third mask process and a lift off process.

이에 따라, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 종래에 비해 마스크 공정이 2개로 줄어들어 공정이 단순해지고, 제조비용이 절감된다. 또한, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 데이터라인, 공통라인, 공통전극, 화소전극을 포함하는 제2 도전패턴군이 동일한 마스크공정으로 형성된다. 이에 따라, 데이터라인 및 공통라인 간의 간격, 화소전극과 공통전극 간의 간격도 균일해져 이들 사이에 형성되는 기생 캐패시터의 용량값이 균일해진다.Accordingly, the thin film transistor substrate according to the second embodiment of the present invention is reduced to two mask processes compared to the conventional, the process is simplified, and the manufacturing cost is reduced. In the thin film transistor substrate according to the second embodiment of the present invention, a second conductive pattern group including a data line, a common line, a common electrode, and a pixel electrode is formed by the same mask process. As a result, the spacing between the data line and the common line and the spacing between the pixel electrode and the common electrode are also uniform, and the capacitance value of the parasitic capacitor formed therebetween becomes uniform.

한편, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 화소전극 및 공통전극의 구조 등이 도 2 및 도 11에 한정되는 것이 아니라 다양한 구조에 적용될 수 있다.Meanwhile, in the method of manufacturing the thin film transistor substrate according to the present invention, the structure of the pixel electrode and the common electrode is not limited to FIGS. 2 and 11, but may be applied to various structures.

상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 박막트랜지스터 특성에서의 영향도가 적은 제1 도전패턴군을 인쇄방법으로 형성된 포토레지스트 패턴을 이용한 식각공정으로 형성되고, 제2 및 제3 도전패턴군이 각각의 마스크 공정으로 형성된다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 종래에 비해 마스크 공정이 2개로 줄어들어 공정이 단순해지고, 제조비용이 절감된다. 또한, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 데이터라인, 공통라인, 공통전극, 화소전극이 동일한 마스크공정으로 형성된다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 데이터라인 및 공통라인 간의 간격, 화소전극과 공통전극 간의 간격도 균일해져 이들 사이에 형성되는 기생 캐패시터의 용량값이 균일해진다.As described above, the method for manufacturing a thin film transistor substrate according to the present invention is formed by an etching process using a photoresist pattern formed by the printing method of the first conductive pattern group having a low influence on the characteristics of the thin film transistor, the second and the second Three conductive pattern groups are formed in each mask process. Accordingly, the method of manufacturing the thin film transistor substrate according to the present invention reduces the mask process to two compared with the conventional method, thereby simplifying the process and reducing the manufacturing cost. In the method of manufacturing a thin film transistor substrate according to the present invention, the data line, the common line, the common electrode, and the pixel electrode are formed by the same mask process. Accordingly, in the thin film transistor substrate and the method of manufacturing the same, the spacing between the data line and the common line and the spacing between the pixel electrode and the common electrode become uniform, so that the capacitance value of the parasitic capacitor formed therebetween becomes uniform.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (5)

제 1 마스크 공정을 이용하여 기판상에 게이트라인, 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 도전패턴군을 형성하는 제1 단계와;A first step of forming a first conductive pattern group including a gate line, a gate electrode, and a gate pad lower electrode on a substrate using a first mask process; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 제2 단계와;Forming a gate insulating film to cover the first conductive pattern group; 제 2 마스크 공정을 이용하여 상기 게이트 절연막 상에 데이터라인, 소스 전극, 드레인 전극 및 데이터 패드 하부 전극을 포함하는 제2 도전패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 제3 단계와;Forming a second conductive pattern group including a data line, a source electrode, a drain electrode, and a data pad lower electrode on the gate insulating layer using a second mask process, and forming a semiconductor pattern under the second conductive pattern group; A third step; 상기 제2 도전패턴군과 반도체패턴을 덮도록 보호막을 형성하는 제4 단계와;A fourth step of forming a passivation film to cover the second conductive pattern group and the semiconductor pattern; 제 3 마스크 공정을 이용하여 상기 보호막을 관통하는 콘택홀 내에 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 포함하는 제3 도전패턴군을 형성하는 제5 단계를 포함하며,Using a third mask process to form a third conductive pattern group including a gate pad upper electrode and a data pad upper electrode in a contact hole penetrating through the passivation layer; 상기 제1 내지 제3 도전패턴군 및 상기 반도체패턴 중 적어도 어느 하나의 형성시 이용되는 포토레지스트 패턴은 인쇄방법을 통해 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.The photoresist pattern used to form at least one of the first to third conductive pattern group and the semiconductor pattern is formed by a printing method. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전패턴군을 형성하는 단계는Forming the first conductive pattern group 상기 기판 상에 게이트금속층을 전면 증착하는 단계와;Depositing a gate metal layer on the substrate; 상기 게이트금속층 상에 상기 인쇄방법을 통해 상기 포토레지스트 패턴을 형성하는 단계와;Forming the photoresist pattern on the gate metal layer through the printing method; 상기 포토레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.And etching the gate metal layer using the photoresist pattern as a mask. 제 2 항에 있어서,The method of claim 2, 상기 포토레지스트 패턴을 형성하는 단계는Forming the photoresist pattern is 인쇄롤러에 전사된 상기 포토레지스트 패턴을 상기 기판 상에 재전사하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.And retransmitting the photoresist pattern transferred to a printing roller on the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제3 단계시 상기 화소전극과 수평전계를 이루는 공통전극, 상기 공통전극에 접속된 공통라인, 상기 공통라인으로부터 신장된 공통 패드 하부 전극을 형성하는 단계와;Forming a common electrode forming a horizontal electric field with the pixel electrode, a common line connected to the common electrode, and a common pad lower electrode extending from the common line in the third step; 상기 제5 단계시 상기 공통 패드 하부 전극과 접속되는 공통 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.And forming a common pad upper electrode connected to the common pad lower electrode during the fifth step. 제 1 항에 있어서,The method of claim 1, 상기 제3 도전패턴군을 형성하는 단계는Forming the third conductive pattern group 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;Forming a photoresist pattern on the protective film; 상기 포토레지스트 패턴을 통해 노출된 상기 보호막 및 게이트 절연막을 식 각하여 상기 콘택홀을 형성하는 단계와;Etching the passivation layer and the gate insulating layer exposed through the photoresist pattern to form the contact hole; 상기 포토레지스트패턴이 존재하는 보호막 위에 투명도전막을 형성하는 단계와;Forming a transparent conductive film on the protective film having the photoresist pattern; 상기 포토레지스트 패턴과 그 위의 투명 도전막을 리프트-오프 공정으로 제거하여 상기 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.And removing the photoresist pattern and the transparent conductive layer thereon by a lift-off process to form the third conductive pattern group.
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KR20040059093A (en) * 2002-12-27 2004-07-05 엘지.필립스 엘시디 주식회사 Fabrication method of liquid crystal display device

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