KR100666874B1 - Apparatus and Method for modulating bit stream to GMSK waveform using Dual Port Memory - Google Patents

Apparatus and Method for modulating bit stream to GMSK waveform using Dual Port Memory Download PDF

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Abstract

듀얼포트 메모리를 이용한 GMSK 변조방법 및 장치를 개시한다. 본 발명의 장치는 동상 파형 어드레스 신호 및 직각상 파형 어드레스신호에 응답하여 저장된 파형패턴 데이터들 중 대응하는 동상 파형 패턴 데이터와 직각상 파형패턴 데이터를 각각 제1포트 및 제2포트로 출력하는 듀얼포트 메모리와, 차분 인코딩된 코드 비트 열을 입력하여 상기 동상 파형 어드레스신호 및 직각상 파형 어드레스신호를 각각 발생하는 어드레스 발생부와, 차분 인코딩된 코드 비트 열에 응답하여 상기 듀얼포트 메모리로부터 출력된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 신호출력부를 포함한다. 따라서, 본 발명에서는 듀얼포트 메모리를 사용하여 GMSK 동상 및 직각상 파형을 중복 사용할 수 있으므로 메모리 사이즈를 줄일 수 있다. Disclosed are a GMSK modulation method and apparatus using a dual port memory. The apparatus of the present invention is a dual port for outputting corresponding in-phase waveform pattern data and quadrature waveform pattern data among the stored waveform pattern data in response to the in-phase waveform address signal and the quadrature waveform address signal to the first port and the second port, respectively. An address generator which inputs a memory, a differentially encoded code bit string to generate the in-phase waveform address signal and a quadrature waveform address signal, respectively, and an in-phase waveform pattern output from the dual port memory in response to the differentially encoded code bit string And a signal output unit configured to switch data and quadrature waveform pattern data to generate continuous GMSK in-phase channel signals and quadrature channel signals, respectively. Therefore, in the present invention, the dual port memory can be used to overlap the GMSK in-phase and quadrature waveforms, thereby reducing the memory size.

Description

듀얼 포트 메모리를 이용한 지엠에스케이 변조장치 및 방법{Apparatus and Method for modulating bit stream to GMSK waveform using Dual Port Memory}GM escaping device and method using dual port memory {Apparatus and Method for modulating bit stream to GMSK waveform using Dual Port Memory}

도 1은 본 발명에 의한 DPM-GMSK 변조기를 가진 무선통신장치의 블록도.1 is a block diagram of a wireless communication device having a DPM-GMSK modulator according to the present invention.

도 2는 도 1의 DPM-GMSK 변조기의 블록도.FIG. 2 is a block diagram of the DPM-GMSK modulator of FIG. 1. FIG.

도 3은 본 발명에 의한 듀얼포트 메모리의 맵핑상태 및 어드레스 동작을 설명하기 위한 도면.3 is a diagram illustrating a mapping state and an address operation of a dual port memory according to the present invention;

도 4는 본 발명에 의한 듀얼포트 메모리에 저장된 4가지 파형 타입들의 대칭관계를 나타낸 도면. 4 is a diagram illustrating a symmetry relationship between four waveform types stored in a dual port memory according to the present invention.

도 5a 내지 도 5d는 도 5는 본 발명에 의한 입력 비트의 조합에 따른 4가지 GMSK 파형 타입의 관계를 나타낸 도면들. 5A to 5D are diagrams showing the relationship between four GMSK waveform types according to a combination of input bits according to the present invention.

도 6은 본 발명에 의한 4가지 파형타입들의 대칭성에 의한 듀얼포트 메모리의 로우 어드레싱을 설명하기 위한 도면.6 is a view for explaining row addressing of a dual port memory due to the symmetry of four waveform types according to the present invention.

도 7은 도2의 본 발명에 의한 어드레스 발생기의 바람직한 일실시예의 회로도. 7 is a circuit diagram of one preferred embodiment of the address generator according to the invention of FIG.

도 8은 본 발명에 의한 듀얼포트 메모리의 어드레싱 동작을 나타낸 파형도.8 is a waveform diagram illustrating an addressing operation of a dual port memory according to the present invention;

도 9는 본 발명에 의한 신호 출력부의 바람직한 일 실시예의 회로도. 9 is a circuit diagram of a preferred embodiment of the signal output unit according to the present invention.

도 10a 및 도 10b는 본 발명에 의한 변조장치에서 입력 비트 스트림에 대한 I 및 Q 채널 파형의 일예를 나타낸 파형도. 10A and 10B are waveform diagrams showing an example of I and Q channel waveforms for an input bit stream in a modulator according to the present invention.

도 11 및 도 12는 도 10a 및 도10b의 파형을 얻기 위한 변조처리과정을 정리한 표들.11 and 12 are tables summarizing the modulation process for obtaining the waveforms of FIGS. 10A and 10B.

본 발명은 듀얼 포트 메모리를 이용한 변조장치 및 방법에 관한 것으로 특히 GMSK(Gaussian Minimum Shift Keying) 파형의 룩업 테이블의 사이즈를 줄일 수 있는 변조방법 및 장치에 관한 것이다. The present invention relates to a modulation apparatus and method using a dual port memory, and more particularly to a modulation method and apparatus that can reduce the size of the look-up table of the Gaussian Minimum Shift Keying (GMSK) waveform.

GMSK(Gaussian Minimum Shift Keying)변조는 가우시안 필터를 사용하여 GSM, 블루투스, 무선랜 등의 무선통신 시스템에서 널리 사용되는 변조방식이다. GMSK변조는 QPSK(Quadrature Phase Shift Keying) 변조나 MSK(Minimum Shift Keying)변조에 비하여 가우시안 필터를 사용하므로 사이드 로브(side lobes)가 낮다. GMSK (Gaussian Minimum Shift Keying) modulation is a modulation method widely used in wireless communication systems such as GSM, Bluetooth, WLAN using Gaussian filter. GMSK modulation uses a Gaussian filter compared to quadrature phase shift keying (QPSK) modulation or minimum shift keying (MSK) modulation, resulting in lower side lobes.

GMSK 변조방식에서는 디지털 입력 비트열에 대응하는 GMSK 파형을 발생하기 위하여 직접 함수값을 계산하는 회로를 이용하는 것 보다 고속 처리가 가능한 룩업 테이블을 사용한다. 룩업 테이블에 저장된 GMSK 파형은 동상(In Phase) 및 직각상(Quadrature) 파형을 포함한다. 따라서, I 채널과 Q 채널 각각의 ROM 룩업테이블을 사용하고 있다. The GMSK modulation method uses a lookup table capable of high-speed processing, rather than using a circuit that directly calculates a function value to generate a GMSK waveform corresponding to a digital input bit string. GMSK waveforms stored in the lookup table include in phase and quadrature waveforms. Therefore, ROM lookup tables for the I and Q channels are used.

미국특허 5,255,288호에서는 동상 ROM과 직각상 ROM을 각각 구비한 GMSK 직교변조장치를 개시한다. 이특허에서는 ROM의 사이즈를 감소시키기 위하여 워드수를 1024에서 256으로 줄이는 방식을 가르치고 있다. U.S. Patent 5,255,288 discloses a GMSK quadrature modulator having in-phase ROM and quadrature ROM, respectively. This patent teaches a method of reducing the number of words from 1024 to 256 in order to reduce the size of the ROM.

미국특허 5,954,787호에는 주기함수인 파형 데이터의 1/4주기 데이터만을 저장하고 사인파형 또는 코사인파형 중 어느 하나의 파형 데이터만을 저장함으로써 룩업 테이블의 용량을 줄일 수 있는 기술을 개시한다. US Patent No. 5,954, 787 discloses a technique for reducing the capacity of a lookup table by storing only one quarter period data of waveform data, which is a periodic function, and storing only one waveform data of a sine waveform or a cosine waveform.

미국공개특허 2004/0179630호에는 GMSK 변조기를 개시한다. 이 공개특허에서는 맵핑로직을 사용하여 GMSK 파형의 전체 사이즈의 1/2 사이즈를 가진 룩업테이블을 구성함으로써 사이즈를 줄이는 기술을 가르친다. US Patent Publication 2004/0179630 discloses a GMSK modulator. This patent teaches a technique for reducing the size by using a mapping logic to construct a lookup table with half the size of the GMSK waveform.

이와 같이 다양한 방식으로 룩업 테이블의 사이즈를 줄이고자 하는 연구들이 진행되어 왔다. As such, studies have been conducted to reduce the size of the lookup table in various ways.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 동상파형과 직각상 파형의 대칭성을 이용하여 듀얼포트 메모리에 저장되는 파형 데이터의 량을 줄임으로써 메모리 사이즈를 줄일 수 있는 파형발생 방법 및 장치를 제공하는 데 있다. An object of the present invention is to solve the problems of the prior art waveform generation method and apparatus that can reduce the memory size by reducing the amount of waveform data stored in the dual-port memory by using the symmetry of the in-phase waveform and quadrature waveforms To provide.

본 발명의 다른 목적은 파형발생 방법 및 장치를 사용한 GMSK 변조 방법 및 장치를 제공하는 데 있다. Another object of the present invention is to provide a GMSK modulation method and apparatus using a waveform generation method and apparatus.

본 발명의 또 다른 목적은 이를 이용한 무선통신장치 및 방법을 제공하는 데 있다. Another object of the present invention to provide a wireless communication apparatus and method using the same.

상기 목적을 달성하기 위하여 본 발명의 파형발생방법은 k비트

Figure 112005008055018-pat00001
2m 로우
Figure 112005008055018-pat00002
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가진 듀얼 포트 메모리의 2m 로우
Figure 112005008055018-pat00003
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0≤θi≤π/2)을 가진 2m 동상 파형패턴들을 저장하고, 상기 2m 동상(In phase) 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상(Quadrature phase) 파형패턴들의 초기 샘플값(S(θ0))을 2n+1번째 컬럼 영역에 저장하여 룩업 테이블을 준비한다. 이어서, 입력 비트 열을 적어도 하나 이상의 이전 비트(p), 현재 비트, 적어도 하나 이상의 이후 비트(q)들로 구성된 p+q+1(m=p+q) 비트 병렬 데이터로 변환한다. 상기 p+q+1 비트 병렬 데이터의 현재 비트의 논리상태에 응답하여 현재 비트를 제외한 이전 비트와 이후 비트들로 구성된 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 발생한다. 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 동상 샘플값들을 첫번째 컬럼으로부터 2n번째 컬럼까지 순방향으로 순차 지정하기 위한 제1어드레스 신호들을 발생한다. 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 직각상 샘플값들을 2n+1번째 컬럼으로부터 두번째 컬럼까지 역방향으로 순차 지정하기 위한 제2어드레스 신호들을 발생한다. 상기 제1어드레스 신호들에 응답하여 억세스된 샘플값들을 동상 샘플값으로 상기 듀 얼포트 메모리의 제1포트로 출력하고, 상기 제2어드레스 신호에 응답하여 억세스된 샘플값들을 직각상 샘플값으로 상기 듀얼포트 메모리의 제2포트로 출력한다. In order to achieve the above object, the waveform generating method of the present invention has k bits.
Figure 112005008055018-pat00001
2 m low
Figure 112005008055018-pat00002
2 m row of dual port memory with size of 2 n +1 columns (k, m, n are natural numbers)
Figure 112005008055018-pat00003
Storing 2 m in- phase waveform patterns with k-bit 2 n sample values S (θ i) (0 ≦ θ i ≦ π / 2) in a 2 n column region, and storing the 2 m in phase waveform patterns Stores the initial sample value (S (θ 0 )) of 2 m quadrature phase waveform patterns with symmetric structure and k-bit 2 n sample values (S (θ i)) in the 2 n +1 th column region Prepare the lookup table. The input bit string is then transformed into p + q + 1 (m = p + q) bit parallel data consisting of at least one previous bit p, the current bit, and at least one subsequent bit q. In response to the logic state of the current bit of the p + q + 1 bit parallel data, p + q bit data consisting of previous and subsequent bits excluding the current bit or inverted p + q bit data is generated. In response to the p + q bit data or the inverted p + q bit data, first address signals are generated to sequentially specify 2 n in- phase sample values of a specified row from the first column to the 2 n th column in the forward direction. Generates second address signals for sequentially specifying 2 n orthogonal sample values of a specified row in reverse order from the 2 n +1 th column to the second column in response to the p + q bit data or inverted p + q bit data . The sample values accessed in response to the first address signals are output as in-phase sample values to the first port of the dual port memory, and the sample values accessed in response to the second address signal to the quadrature sample values. Output to the second port of the dual port memory.

본 발명에서 p, q는 2인 것이 바람직하고, 2m의 동상 파형패턴들은 동일한 파형패턴을 가지는 4그룹으로 그룹핑되고 제1그룹은 상기 듀얼포트 메모리의 0,1,8,9로우에, 제2그룹은 2,3,10,11 로우에, 제3그룹은 4,5,12,13로우에, 제4그룹은 6,7, 14,15로우에 각각 저장된다. In the present invention, it is preferable that p and q are 2, and 2 m in-phase waveform patterns are grouped into 4 groups having the same waveform pattern, and the first group is set to 0, 1, 8, 9 rows of the dual port memory. Two groups are stored in rows 2, 3, 10, and 11, the third group is stored in rows 4, 5, 12, and 13, and the fourth group is stored in rows 6, 7, 14, and 15, respectively.

특히, 본 발명에서 듀얼포트 메모리에는 BT=0.3의 Gaussian Low Pass Filter를 사용한 GMSK Modulator로부터 발생되어지는 고정된 형태의 파형값이 저장된다. In particular, in the present invention, the dual port memory stores fixed waveform values generated from a GMSK modulator using a Gaussian low pass filter of BT = 0.3.

또한, 2m의 직각상 파형패턴들은 동일한 파형패턴을 가지는 4그룹으로 그룹핑되고 제1 및 제4그룹은 상기 동상 파형의 제1 및 제4그룹과 대칭적으로 대응되고 제2그룹은 상기 직각상 파형의 제3그룹에, 제3그룹은 동상의 제2그룹에 각각 대칭적으로 대응된다. In addition, 2 m rectangular wave patterns are grouped into four groups having the same waveform pattern, and the first and fourth groups symmetrically correspond to the first and fourth groups of the in-phase waveform and the second group is the rectangular shape. In the third group of waveforms, the third group corresponds symmetrically to the second group of in-phase, respectively.

본 발명의 파형발생 장치는 k비트

Figure 112005008055018-pat00004
2m 로우
Figure 112005008055018-pat00005
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지며, 2m 로우
Figure 112005008055018-pat00006
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0≤θi≤π/2)을 가진 2m 동상 파형패턴들이 각각 저장되고, 상기 2m 동상 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상 파형패턴들의 각 초기 샘플값(S(θ0))들이 2n+1번째 컬럼 영역에 각각 저장된 듀얼포트 메모리와, 입력 비트 열을 적어도 하나 이상의 이전 비트, 현재 비트, 적어도 하나 이상의 이후 비트들로 구성된 p+q+1 비트 병렬 데이터로 변환하는 직병렬변환기와, 상기 p+q+1 비트 병렬 데이터의 현재 비트의 논리상태에 응답하여 현재 비트를 제외한 이전 비트와 이후 비트들로 구성된 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 발생하는 비트판정부와, 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 동상 샘플값들을 첫번째 컬럼으로부터 2n번째 컬럼까지 순방향으로 순차 지정하기 위한 제1어드레스 신호들을 발생하는 제1어드레스신호 발생기와, 상기 p+q 비트 데이터 또는 반전된 m 비트 데이터에 응답하여 지정된 로우의 2n 직각상 샘플값들을 2n+1번째 컬럼으로부터 두번째 컬럼까지 역방향으로 순차 지정하기 위한 제2어드레스 신호들을 발생하는 제2어드레스신호 발생기를 포함한다. The waveform generator of the present invention is k bits
Figure 112005008055018-pat00004
2 m low
Figure 112005008055018-pat00005
Has a size of 2 n +1 columns (k, m, n are natural numbers), 2 m rows
Figure 112005008055018-pat00006
S 2 n 2 n columns region k-bit sample values for the (S (θi)) (0≤θi≤π / 2) to 2 m, respectively and stored statue waveform patterns with the 2 m inphase waveform patterns and symmetry A dual-port memory having respective initial sample values S (θ 0 ) of 2 m rectangular waveform patterns having k bit 2 n sample values S (θ i), respectively, stored in the 2 n +1 th column region; A serial-to-parallel converter for converting an input bit stream into p + q + 1 bit parallel data consisting of at least one previous bit, current bit, and at least one subsequent bit, and a current bit of the p + q + 1 bit parallel data A bit determiner that generates p + q bit data or inverted p + q bit data consisting of previous and subsequent bits except the current bit in response to a logic state, and the p + q bit data or inverted p + q 2 n in- phase sample values of the specified row in response to the bit data are 2 from the first column. a first address signal generator for generating first address signals for sequential forwarding to the nth column and 2 n rectangular sample values of a specified row in response to the p + q bit data or inverted m bit data; and a second address signal generator for generating second address signals for sequentially specifying backwards from the n + 1th column to the second column.

본 발명에서 직병렬 변환기는 입력 비트 열을 직렬 입력하고 입력된 비트열을 쉬프트시켜서 5비트 병렬 데이터를 발생하는 5비트 쉬프트 레지스터로 구성한다. 제1어드레스신호 발생기는 직병렬변환기의 동작 클록주파수 보다 2n 배 높은 주파수를 가진 클록신호를 업 카운팅하여 0부터 (2n - 1)까지 n 비트 카운트값을 순차적으로 발생하는 업 카운터와, 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 상위 p+q 비트로 저장하고 상기 업 커운터의 n 비트 카운트값을 하위 n 비트로 저장하고, (2n - 1)개의 p+q+n 비트 제1어드레스신호를 순차적으로 발생하는 제1레 지스터를 포함한다. 제2어드레스신호 발생기는 직병렬변환기의 동작 클록주파수 보다 2n 배 높은 주파수를 가진 클록신호를 (2n - 1)카운트 값으로부터 1까지 n비트 카운트 값을 순차적으로 발생하는 다운 카운터와, 상기 다운 카운팅 값과 논리 1을 가산하는 가산기와, 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 상위 p+q 비트로 저장하고 상기 가산기의 가산값을 하위 n+1 비트로 저장하여 p+q+n+1 비트 제2어드레스신호를 발생하는 제2레지스터를 포함한다. In the present invention, the serial-to-parallel converter is configured with a 5-bit shift register that serially inputs an input bit string and shifts the input bit string to generate 5-bit parallel data. The first address signal generator includes an up counter which sequentially counts a clock signal having a frequency 2 n times higher than the operating clock frequency of the serial-to-parallel converter and sequentially generates n bit count values from 0 to (2 n -1). stores p + q bit data or inverted p + q bit data as the upper p + q bits and stores the n-bit count value of the up counter as the lower n bits, and (2 n -1) p + q + n bits And a first register for sequentially generating a first address signal. The second address signal generator includes a down counter which sequentially generates n-bit count values from (2 n -1) count values to a clock signal having a frequency 2 n times higher than the operating clock frequency of the serial-to-parallel converter; An adder that adds a counting value and a logic one, and stores the p + q bit data or the inverted p + q bit data as upper p + q bits and stores the addition value of the adder as lower n + 1 bits to p + q +. and a second register for generating an n + 1 bit second address signal.

상기 다른 목적을 달성하기 위하여 본 발명의 변조장치는 동상 파형 어드레스 신호 및 직각상 파형 어드레스신호에 응답하여 저장된 파형패턴 데이터들 중 대응하는 동상 파형 패턴 데이터와 직각상 파형패턴 데이터를 각각 제1포트 및 제2포트로 출력하는 듀얼포트 메모리와, 차분 인코딩된 코드 비트 열을 입력하여 상기 동상 파형 어드레스신호 및 직각상 파형 어드레스신호를 각각 발생하는 어드레스 발생부와, 차분 인코딩된 코드 비트 열에 응답하여 상기 듀얼포트 메모리로부터 출력된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 신호출력부를 포함한다. In order to achieve the above object, the modulator of the present invention includes a corresponding in-phase waveform pattern data and quadrature waveform pattern data among the stored waveform pattern data in response to the in-phase waveform address signal and the quadrature waveform address signal, respectively. A dual port memory for outputting to a second port, an address generator for inputting differentially encoded code bit strings to generate the in-phase waveform address signal and a quadrature waveform address signal, respectively, and the dual in response to the differentially encoded code bit strings. And a signal output unit which generates continuous GMSK in-phase channel signals and quadrature channel signals by switching in-phase waveform pattern data and quadrature waveform pattern data output from the port memory.

본 발명에서 듀얼포트 메모리에 저장된 복수의 파형패턴 데이터들 각각은 복수의 동상 및 직각상 파형 패턴 샘플값들(S(θi))(0≤i≤π/2)이다. 복수의 동상 및 직각상 파형 패턴 샘플값들은 동상 파형 초기 샘플값, 복수의 공통 샘플값들 및 직각상 파형 초기 샘플값 순으로 상기 듀얼포트 메모리에 저장된다. 동상 파형 패턴 데이터는 상기 동상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 순 차적으로 지정되고, 상기 직각상 파형 패턴 데이터는 상기 직각상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 역순차적으로 지정되도록 상기 듀얼포트 메모리에 저장된다. In the present invention, each of the plurality of waveform pattern data stored in the dual port memory is a plurality of in-phase and quadrature waveform pattern sample values S (θ i) (0 ≦ i ≦ π / 2). The plurality of in-phase and quadrature waveform pattern sample values are stored in the dual port memory in the order of the in-phase waveform initial sample value, the plurality of common sample values, and the quadrature waveform initial sample value. The in-phase waveform pattern data may be sequentially assigned the plurality of common sample values from the in-phase waveform initial sample value, and the quadrature waveform pattern data may include the plurality of common sample values in reverse order from the quadrature waveform initial sample value. Stored in the dual port memory to be designated.

본 발명에서 어드레스 발생부는 상기 코드 비트 열을 직렬로 입력하여 이전 비트, 현재 비트, 이후 비트를 포함하는 병렬 데이터로 출력하는 직병렬 변환기와, 현재 비트에 응답하여 상기 복수의 파형패턴 데이터들 중 하나를 지정하기 위한 파형패턴 선택신호를 발생하는 패턴 선택부(또는 비트 판정기)와, 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 순차 지정하기 위한 상기 듀얼포트 메모리의 동상 파형 어드레스신호를 발생하기 위한 동상 어드레스 발생기와, 상기 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 역순차 지정하기 위한 상기 듀얼포트 메모리의 직각상 어드레스신호를 발생하기 위한 직각상 어드레스 발생기를 포함한다. In the present invention, an address generator includes a serial-to-parallel converter that serially inputs the code bit strings and outputs the parallel data including a previous bit, a current bit, and a subsequent bit, and one of the plurality of waveform pattern data in response to a current bit. A pattern selector (or bit determiner) for generating a waveform pattern selection signal for designating a signal; and an in-phase waveform address signal of the dual port memory for sequentially specifying respective sample values of the waveform pattern data selected in the waveform pattern selection signal. And a quadrature address generator for generating a quadrature address signal for generating a quadrature address signal of the dual port memory for reverse order designation of respective sample values of the waveform pattern data selected in the waveform pattern selection signal.

본 발명의 변조방법은 동상 파형 어드레스 신호 및 직각상 파형 어드레스신호에 응답하여 대응하는 동상 파형 패턴 데이터와 직각상 파형패턴 데이터가 각각 제1포트 및 제2포트로 출력되도록 복수의 파형패턴 데이터들이 저장된 듀얼포트 메모리를 준비한다. 차분 인코딩된 코드 비트 열을 입력하여 상기 동상 파형 어드레스신호 및 직각상 파형 어드레스신호를 각각 발생한다. 차분 인코딩된 코드 비트 열에 응답하여 상기 듀얼포트 메모리로부터 출력된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생한다. The modulation method of the present invention stores a plurality of waveform pattern data so that corresponding in-phase waveform pattern data and quadrature waveform pattern data are output to the first port and the second port, respectively, in response to the in-phase waveform address signal and the quadrature waveform address signal. Prepare dual port memory. A differentially encoded code bit string is input to generate the in-phase waveform address signal and the quadrature waveform address signal, respectively. In response to the differentially encoded code bit strings, in-phase waveform pattern data and quadrature waveform pattern data output from the dual port memory are switched to generate successive GMSK in-phase channel signals and quadrature channel signals, respectively.

본 발명의 디지털 무선통신장치는 k비트

Figure 112006088066356-pat00007
2m 로우
Figure 112006088066356-pat00008
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지며, 2m 로우
Figure 112006088066356-pat00009
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0 ≤ θi≤ π/2)을 가진 2m 동상 파형패턴들이 각각 저장되고, 상기 2m 동상 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상 파형패턴들의 각 초기 샘플값(S(θ0))들이 2n+1번째 컬럼 영역에 각각 저장된 듀얼포트 메모리와, 입력 비트 열에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 신호출력부를 포함하는 디지털 가우시안 최소편이키잉 변조기와, 상기 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 아날로그 신호로 변환하기 위한 디지털 아날로그 변환기와, 상기 아날로그 신호를 무선 송출하기 위한 트랜스미터를 포함한다. Digital wireless communication device of the present invention k k
Figure 112006088066356-pat00007
2 m low
Figure 112006088066356-pat00008
Has a size of 2 n +1 columns (k, m, n are natural numbers), 2 m rows
Figure 112006088066356-pat00009
2 n s k n 2-bit sample value in a column area (S (θi)) and stored (0 ≤ θi≤ π / 2) 2 m statue waveform pattern with their respective said 2 m inphase waveform patterns and symmetry A dual-port memory having respective initial sample values S (θ 0 ) of 2 m rectangular waveform patterns having k bit 2 n sample values S (θ i), respectively, stored in the 2 n +1 th column region; Digital Gaussian Least Shift Keying including a signal output section for generating a continuous GMSK in-phase channel signal and a quadrature channel signal by switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to an input bit string. And a modulator, a digital analog converter for converting the continuous GMSK in-phase channel signal and the quadrature channel signal into an analog signal, and a transmitter for wireless transmission of the analog signal.

본 발명의 디지털 무선통신방법은 k비트

Figure 112006088066356-pat00010
2m 로우
Figure 112006088066356-pat00011
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지는 듀얼포트 메모리의 2m 로우
Figure 112006088066356-pat00012
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0 ≤ θi≤ π/2)을 가진 2m 동상 파형패턴들을 저장하고, 상기 2m 동상 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상 파형패턴들의 각 초기 샘플값(S(θ0))들이 2n+1번째 컬럼 영역에 저장한다. 입력 비트 열에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생한다. 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 아날로그 신호로 변환하고 아날로그 신호를 무선 송출한다. Digital wireless communication method of the present invention k k
Figure 112006088066356-pat00010
2 m low
Figure 112006088066356-pat00011
2 m rows of dual-port memory with the size of 2 n +1 columns (k, m, n are natural numbers)
Figure 112006088066356-pat00012
Store 2 m in- phase waveform patterns with k-bit 2 n sample values S (θ i) (0 ≦ θ i ≦ π / 2) in a 2 n column region, and have a symmetrical structure with the 2 m in- phase waveform patterns Each initial sample value S (θ 0 ) of the 2 m rectangular waveform patterns with k bit 2 n sample values S (θ i) is stored in the 2 n +1 th column area. In response to the input bit string, the in-phase waveform pattern data and the quadrature waveform pattern data accessed from the dual port memory are switched to generate successive GMSK in-phase channel signals and quadrature channel signals, respectively. It converts continuous GMSK in-phase channel signal and quadrature channel signal into analog signal and transmits analog signal wirelessly.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. This embodiment is described in sufficient detail to enable those skilled in the art to practice the invention.

도 1은 본 발명에 의한 디지털 무선 통신장치의 블록도이다. 무선통신장치(10)는 입력부(12), 데이터 코딩부(14), DPM(Dual Port Memory)-GMSK 변조기(16), 디지털 아날로그 변환기(18), 송신부(20)를 포함한다. 1 is a block diagram of a digital wireless communication device according to the present invention. The wireless communication device 10 includes an input unit 12, a data coding unit 14, a dual port memory (DPM) -GMSK modulator 16, a digital-to-analog converter 18, and a transmitter 20.

입력부(12)는 아날로그 음성신호를 디지털 음성 데이터로 변환하여 데이터 코딩부(14)에 제공하거나 키 입력 정보 등을 데이터 코딩부(14)에 제공한다. 데이터 코딩부(14)에서는 입력부(12)로부터 제공된 디지털 데이터를 '0'과 '1'의 데이터 스트림으로 엔코딩하여 출력한다. DPM-GMSK 변조기(16)에서는 데이터 스트림을 입력하여 듀얼포트 메모리에 저장된 GMSK 파형을 발생한다. 듀얼포트 메모리에는 GMSK 파형의 1/4주기에 해당하는 파형패턴 샘플값들이 저장된다. 변조기(16)으로부터 출력된 GMSK 파형은 디지털 파형이므로 디지털 아날로그 변환기(18)에 제공되어 아날로그 파형신호로 변환된다. 아날로그 파형신호는 아날로그 베이스 밴드신호로 송신부(20)에 제공되고 송신부(20)에서는 아날로그 베이스 밴드 신호와 캐리어신호를 믹싱하고 전력 증폭시켜서 안테나를 통하여 공중에 송출한다. The input unit 12 converts analog voice signals into digital voice data and provides them to the data coding unit 14 or provides key input information and the like to the data coding unit 14. The data coding unit 14 encodes and outputs digital data provided from the input unit 12 into data streams of '0' and '1'. The DPM-GMSK modulator 16 inputs a data stream to generate a GMSK waveform stored in the dual port memory. The dual port memory stores waveform pattern sample values corresponding to one quarter of a GMSK waveform. Since the GMSK waveform output from the modulator 16 is a digital waveform, it is provided to the digital-to-analog converter 18 and converted into an analog waveform signal. The analog waveform signal is provided to the transmitter 20 as an analog baseband signal, and the transmitter 20 mixes and amplifies the analog baseband signal and the carrier signal and transmits the power to the air through the antenna.

도 2는 본 발명에 의한 DPM-GMSK변조기(16)의 블록 구성을 나타낸다.2 shows a block configuration of the DPM-GMSK modulator 16 according to the present invention.

DPM-GMSK변조기(16)는 차분 인코더(22), 어드레스 발생부(24), 듀얼포트 메모리(26), 신호 출력부(28)를 포함한다. The DPM-GMSK modulator 16 includes a differential encoder 22, an address generator 24, a dual port memory 26, and a signal output unit 28.

차분 인코더(22)는 데이터 비트 열(21)을 입력하여 차분 인코딩된 코드 비트 열(23)을 발생한다. 어드레스 발생부(24)는 차분 인코딩된 코드 비트 열(23)을 입력하여 동상 파형 어드레스신호(25a) 및 직각상 파형 어드레스신호(25b)를 각각 발생한다. 듀얼포트 메모리(26)는 동상 파형 어드레스 신호(25a) 및 직각상 파형 어드레스신호(25b)에 응답하여 저장된 파형패턴 데이터들 중 대응하는 동상 파형 패턴 데이터(27a)와 직각상 파형패턴 데이터(27b)를 각각 제1포트 및 제2포트로 출력한다. The differential encoder 22 inputs a data bit string 21 to generate a differentially encoded code bit string 23. The address generator 24 inputs the differentially encoded code bit string 23 to generate in-phase waveform address signals 25a and quadrature waveform address signals 25b, respectively. The dual port memory 26 has corresponding in-phase waveform pattern data 27a and quadrature waveform pattern data 27b among the waveform pattern data stored in response to the in-phase waveform address signal 25a and the quadrature waveform address signal 25b. Are output to the first port and the second port, respectively.

신호출력부(28)는 차분 인코딩된 코드 비트 열(23)에 응답하여 상기 듀얼포트 메모리(26)로부터 출력된 동상 파형 패턴 데이터(27a)와 직각상 파형 패턴 데이터(27b)를 스위칭하여 연속적인 GMSK 동상 채널신호(29a) 및 GMSK 직각상 채널신호(29b)를 각각 발생한다. The signal output unit 28 switches the in-phase waveform pattern data 27a and the quadrature waveform pattern data 27b output from the dual port memory 26 in response to the differentially encoded code bit string 23 to continuously perform the continuous operation. The GMSK in-phase channel signal 29a and the GMSK quadrature channel signal 29b are respectively generated.

도 3은 본 발명에 의한 듀얼포트 메모리의 맵핑 상태를 나타낸다. 도 3을 참조하면, 본 실시예에서 듀얼포트 메모리(26)에 저장된 16개의 파형패턴 데이터들 각각은 8개의 동상 및 직각상 파형 패턴 샘플값들(S(θi))(0≤θi≤π/2)이다. 8개의 동상 및 직각상 파형 패턴 샘플값들은 동상 파형 초기 샘플값(32), 복수의 공통 샘플값들(34) 및 직각상 파형 초기 샘플값(36) 순으로 각 대응하는 로우에 저장된다. 동상 파형 패턴 데이터는 동상 파형 초기 샘플값(32)으로부터 7개의 공통 샘플값들(34)이 순차적으로 지정되고(도 3의 42 어드레스 방향), 직각상 파형 패턴 데이터는 직각상 파형 초기 샘플값(36)으로부터 7개의 공통 샘플값들(34)이 역순차적으로 지정(도 3의 44 어드레스 방향)되도록 듀얼포트 메모리(26)의 각 로우에 저장된다.3 shows a mapping state of the dual port memory according to the present invention. Referring to FIG. 3, in the present embodiment, each of the 16 waveform pattern data stored in the dual port memory 26 may include eight in-phase and quadrature waveform pattern sample values S (θi) (0 ≦ θi ≦ π / 2). The eight in-phase and quadrature waveform pattern sample values are stored in each corresponding row in the in-phase waveform initial sample value 32, the plurality of common sample values 34, and the quadrature waveform initial sample value 36 in that order. The in-phase waveform pattern data is assigned seven common sample values 34 sequentially from the in-phase waveform initial sample value 32 (42 address directions in FIG. 3), and the quadrature waveform pattern data is obtained from the quadrature waveform initial sample value ( Seven common sample values 34 from 36 are stored in each row of dual port memory 26 to be specified in reverse order (44 address direction in FIG. 3).

도 4는 본 발명에 의한 파형패턴의 예를 나타낸다. 도 4를 참조하면, 4개의 동상파형패턴들(AI, BI, CI, DI)은 감소파형들이고, 4개의 직각상 파형패턴들(AQ, BQ, CQ, DQ)는 증가파형들이다. 여기서, 동상 파형패턴들과 직각상 파형패턴들은 대칭축(46)을 중심으로 좌우 선대칭의 관계를 가진다. 4 shows an example of a waveform pattern according to the present invention. Referring to FIG. 4, the four in-phase waveform patterns AI, BI, CI, and DI are reduction waveforms, and the four rectangular waveform patterns AQ, BQ, CQ, and DQ are incremental waveforms. Here, the in-phase waveform patterns and the rectangular waveform patterns have a left-right linear symmetry relationship with respect to the symmetry axis 46.

AI : AQAI: AQ

BI : CQBI: CQ

CI : BQCI: BQ

DI : DIDI: DI

따라서, 본 발명에서는 각각의 I-ROM, 및 Q-ROM을 구성하지 않고 대칭성을 이용하여 하나의 듀얼포트 메모리에 I-ROM 샘플값들과 Q-ROM의 초기 샘플값을 저장함으로써 룩업 테이블의 사이즈를 거의 절반으로 줄일 수 있다. Therefore, in the present invention, the size of the lookup table is stored by storing the I-ROM sample values and the initial sample values of the Q-ROM in one dual port memory using symmetry without configuring each I-ROM and Q-ROM. Can be reduced to almost half.

그러므로, 본 발명에서는 I 샘플값들을 읽어내기 위해서는 컬럼 어드레스를 0부터 7까지 업카운팅하고, Q 샘플값을 읽어내기 위해서는 컬럼어드레스를 8부터 1 까지 다운 카운팅한다. Therefore, in the present invention, the column address is counted up from 0 to 7 to read I sample values, and the column address is counted down from 8 to 1 to read Q sample values.

도 5는 본 발명에 의한 입력 비트의 조합에 따른 4가지 GMSK 파형 타입의 관계를 나타낸다. 파형 타입은 0사분면, 1사분면, 2사분면, 3사분면으로 시계방향으로 사분면이 증가하는 좌표계에서 현재 비트 상태가 '0'이면 위상(Phase) 증가타입이고, '1'이면 위상(Phase) 감소타입을 나타낸다. 현재 비트 상태가 '0'인 Phase 증가타입을 예로 들어보자. 도 5a에 도시한 바와 같이, A(AI, AQ) 파형타입은 0사분면, 3사분면, 2사분면으로 가장 크게 변하는 타입이다. 도 5b에 도시한 바와 같이, B(BI, CQ) 파형타입은 0사분면, 3사분면, 3사분면으로 크게 변하다가 감소되는 타입이다. . 도 5c에 도시한 바와 같이, C(CI, BQ) 파형타입은 0사분면, 0사분면, 1사분면으로 작게 변하다가 크게 감소하는 타입이다. 도 5d에 도시한 바와 같이, D(DI, DQ) 파형타입은 0사분면내에서 가장 작게 변하는 타입이다. 5 shows a relationship between four GMSK waveform types according to the combination of input bits according to the present invention. The waveform type is phase increment type when the current bit state is '0' in the coordinate system where the quadrant increases clockwise to quadrant 0, quadrant 1, quadrant 2 and quadrant 3. Indicates. For example, let's take a Phase increment type with the current bit state '0'. As shown in Fig. 5A, the A (AI, AQ) waveform type is the type that most greatly changes to the zero quadrant, the third quadrant, and the second quadrant. As shown in FIG. 5B, the B (BI, CQ) waveform type is a type that is greatly changed into a zero quadrant, a third quadrant, and a third quadrant and then reduced. . As shown in FIG. 5C, the C (CI, BQ) waveform type is a type that changes into 0 quadrant, 0 quadrant, and 1 quadrant and then decreases greatly. As shown in Fig. 5D, the D (DI, DQ) waveform type is the type that changes smallest in the zero quadrant.

따라서, 듀얼포트 메모리(26)에 16개의 파형패턴 데이터들을 도 6에 도시한 바와 같이 로우 0,1,8,9에는 A 타입, 로우 2, 3,10,11에는 B 타입, 로우 4,5,12,13에는 C타입, 로우 6,7,14,15에는 D 타입을 각각 저장한다. Thus, as shown in FIG. 6, 16 waveform pattern data are stored in the dual port memory 26 in an A type in rows 0, 1, 8, and 9, B type in rows 2, 3, 10, and 11, and rows 4 and 5, respectively. Types C, 12, and 13 are stored, and rows 6, 7, 14, and 15 are stored, respectively.

도 7은 도 2의 본 발명에 의한 변조장치의 어드레스 발생부의 바람직한 일 실시예의 상세 회로도를 나타낸다. FIG. 7 shows a detailed circuit diagram of a preferred embodiment of the address generator of the modulation device according to the present invention of FIG. 2.

도 7을 참조하면, 어드레스 발생부(24)는 직병렬 변환기(24a), 패턴 선택부(24b), 동상 어드레스 발생기(24c), 직각상 어드레스 발생기(24d)를 포함한다.Referring to FIG. 7, the address generator 24 includes a serial / parallel converter 24a, a pattern selector 24b, an in-phase address generator 24c, and a quadrature address generator 24d.

직병렬 변환기(24a)는 5비트 쉬프트 레지스터로 구성한다. 5비트 쉬프트 레지스터는 코드 비트 열(23)을 직렬로 입력하여 이전 2비트, 현재 비트, 이후 2비트를 포함하는 a1, a2, a3, a4, a5의 5비트 병렬 데이터를 출력한다. Serial-to-parallel converter 24a consists of a 5-bit shift register. The 5-bit shift register inputs the code bit string 23 serially and outputs 5-bit parallel data of a1, a2, a3, a4, a5 including the previous 2 bits, the current bits, and the subsequent 2 bits.

여기서, 입력 데이터의 레이트가 270.833kHz일 때 GMSK 변조기의 샘플링 주파수는 2.17MHz(입력 데이터 레이트의 8배)로 가정한다. Here, it is assumed that the sampling frequency of the GMSK modulator is 2.17 MHz (8 times the input data rate) when the input data rate is 270.833 kHz.

패턴 선택부(24b)는 4개의 인버터(INV1~INV4) 및 4개의 멀티플렉서(MUX1~MUX4)로 구성되어, 현재 비트(a3)에 응답하여 16개의 파형패턴 데이터들 중 하나를 지정하기 위한 파형패턴 선택신호(b1, b2, b3, b4)를 발생한다. 현재비트(a3)가 '0'상태이면 이전비트 및 이후비트(a1, a2, a4, a5)들을 그대로 통과시켜서 파형패턴 선택신호로 발생하고, '1'이면 인버터(INV1~INV4)를 통하여 반전된 이전비트 및 이후비트(/a1, /a2, /a4, /a5)를 파형패턴 선택신호로 발생한다.The pattern selector 24b is composed of four inverters INV1 to INV4 and four multiplexers MUX1 to MUX4, and the waveform pattern for designating one of 16 waveform pattern data in response to the current bit a3. The selection signals b1, b2, b3, and b4 are generated. If the current bit (a3) is '0' state, the previous and subsequent bits (a1, a2, a4, a5) are passed through as it is and are generated as a waveform pattern selection signal. If '1', it is inverted through the inverters INV1 to INV4. Generated previous and subsequent bits (/ a1, / a2, / a4, / a5) are generated as waveform pattern selection signals.

동상 어드레스 발생기(24c)는 7비트 레지스터(REG1)와 업 카운터(UCT)로 구성한다. 업카운터(UCT)는 초기값 '000'에서 클록신호(CLK)를 업 카운트하여 3비트 업 카운팅 값을 발생한다. 발생된 3비트 업 카운팅 값은 레지스터(REG1)의 하위 3비트로 입력된다. 레지스터(REG1)의 상위 4비트에는 파형패턴 선택신호(b1, b2, b3, b4)가 입력된다. The common address generator 24c includes a 7-bit register REG1 and an up counter UCT. The up counter UCT generates a 3-bit up counting value by up counting the clock signal CLK at an initial value '000'. The generated 3-bit up counting value is input to the lower 3 bits of the register REG1. The waveform pattern selection signals b1, b2, b3, and b4 are input to the upper four bits of the register REG1.

7비트 레지스터(REG1)는 클록신호의 매 클록주기에 응답하여 7비트 동상 어드레스신호(25a)를 발생한다. The 7-bit register REG1 generates a 7-bit in-phase address signal 25a in response to every clock cycle of the clock signal.

직각상 어드레스 발생기(24d)는 8비트 레지스터(REG2)와 다운 카운터(DCT)와, 3비트 가산기(ADD)로 구성한다. 다운 카운터(DCT)는 초기값'111'에서 클록신호(CLK)를 다운 카운트하여 3비트 다운 카운팅 값을 발생한다. 발생된 3비트 다운 카운팅 값은 가산기(ADD)에서 '1'과 가산되어 3비트 가산결과 값과 1비트 캐리 값을 발생한다. 발생된 캐리값과 가산 결과 값은 레지스터(REG2)의 하위 4비트로 입력된 다. 레지스터(REG2)의 상위 4비트에는 b2와 b3의 위치가 바뀐 파형패턴 선택신호(b1, b3, b2, b4)가 입력된다. 이는 동상 파형패턴 B, C 타입이 직각상 파형패턴 C, B 타입과 각각 대칭을 이루기 때문이다. The quadrature address generator 24d is composed of an 8-bit register REG2, a down counter DCT, and a 3-bit adder ADD. The down counter DCT down-counts the clock signal CLK at an initial value '111' to generate a 3-bit down counting value. The generated 3-bit down counting value is added with '1' in the adder ADD to generate a 3-bit addition result value and a 1-bit carry value. The generated carry value and the addition result value are input to the lower 4 bits of the register REG2. The waveform pattern selection signals b1, b3, b2, and b4 in which the positions of b2 and b3 are reversed are input to the upper four bits of the register REG2. This is because the in-phase waveform patterns B and C are symmetric to the rectangular waveform patterns C and B, respectively.

8비트 레지스터(REG2)는 클록신호의 매 클록주기에 응답하여 8비트 동상 어드레스신호(25b)를 발생한다. The 8-bit register REG2 generates an 8-bit in-phase address signal 25b in response to every clock cycle of the clock signal.

따라서, 듀얼포트 메모리(26)는 동상 어드레스신호(25a)의 상위 4비트에 의해 로우 어드레스가 지정되고, 하위 3비트에 의해 컬럼 어드레스가 지정된다. 그러므로, 상위 4비트가 고정된 상태에서 하위 3비트가 업 카운팅에 의해 8번 순차적으로 변하게 되므로 상위 4비트로 지정된 로우에서 8개의 컬럼들이 000 - 001 - 010 - 011 - 100 - 101 - 110 - 111 순(도 3의 42 방향)으로 지정되어 8개의 동상 샘플값들이 독출되게 된다. Therefore, in the dual port memory 26, the row address is designated by the upper four bits of the in-phase address signal 25a, and the column address is designated by the lower three bits. Therefore, with the upper 4 bits fixed, the lower 3 bits are changed 8 times by up counting, so 8 columns in the row designated as the upper 4 bits are in the order of 000-001-010-011-100-101-110-111 (42 directions in FIG. 3), eight in-phase sample values are read out.

또한, 듀얼포트 메모리(26)는 직각상 어드레스신호(25b)의 상위 4비트에 의해 로우 어드레스가 지정되고, 하위 4비트에 의해 컬럼 어드레스가 지정된다. 그러므로, 상위 4비트가 고정된 상태에서 하위 4비트가 다운 카운팅에 의해 8번 역순차적으로 변하게 되므로 상위 4비트로 지정된 로우에서 8개의 컬럼들이 1000 - 0111 - 0110 - 0101 - 0100 - 0011- 0010 - 0001 (도 3의 44방향)순으로 지정되어 8개의 직각상 샘플값들이 독출되게 된다. In the dual port memory 26, the row address is designated by the upper four bits of the quadrature address signal 25b, and the column address is designated by the lower four bits. Therefore, since the lower 4 bits are changed 8 times in reverse order by down counting while the upper 4 bits are fixed, 8 columns in the row designated as the upper 4 bits are 1000-0111-0110-0101-0100-0011-0010-0001 In the order of (44 directions in Fig. 3), eight rectangular sample values are read out.

도 8을 참조하면, 도 3의 듀얼포트 메모리(26)에 저장된 샘플 값들은 클록신호에 응답하여 I 포트 어드레싱에 의해 1 및 3로우의 샘플값들이 순차적으로 I 포트를 통하여 출력되고, Q 포트 어드레싱에 의해 1 및 5열의 샘플값들이 역순차적으 로 Q 포트를 통하여 출력된다. Referring to FIG. 8, the sample values stored in the dual port memory 26 of FIG. 3 are sequentially outputted through the I port by the I port addressing in response to a clock signal, and the Q port addressing. The sample values in rows 1 and 5 are output in reverse order through the Q port.

도 9는 신호 출력부(28)는 크게 판단부(28a)와 채널 선택부(28b)로 구성한다. In Fig. 9, the signal output unit 28 is largely composed of a determination unit 28a and a channel selector 28b.

도 9를 참조하면, 판단부(28a)는 현재 비트(a3)가 '0'이면 '-1'을 발생하고 '1'이면 '1'을 발생하는 NRZ 처리기(NRZ ; Non Return Zero)와, 현재비트(a3) 및 이전비트(a4)를 비교하여 동일하면, 다음 파형의 사분면 결정값(QI ; Quardrant Index))은 현재 파형의 사분면 값에 NRZ 값을 가산하여 산출하고, 동일하지 않으면 다음 파형의 사분면 결정값(QI)은 현재 파형의 사분면 값으로 산출하는 패턴 위상 판단부(PPD)를 포함한다.Referring to FIG. 9, the determination unit 28a may include an NRZ processor NRZ (Non Return Zero) that generates '-1' if the current bit a3 is '0' and '1' if the current bit a3 is '0', If the current bit (a3) and the previous bit (a4) are the same, the quadrant determination value (QI; Quardrant Index) of the next waveform is calculated by adding the NRZ value to the quadrant value of the current waveform. The quadrant determination value QI includes a pattern phase determination unit PPD that calculates a quadrant value of the current waveform.

NRZ 처리기는 다음 알고리즘을 수행하는 로직회로로 구성한다. The NRZ processor consists of logic circuits that perform the following algorithm.

if a3 = 0, y = -1if a3 = 0, y = -1

else y = 1else y = 1

패턴위상 판단부는 다음 알고리즘을 수행하는 로직 회로로 구성한다. The pattern phase determination unit includes a logic circuit that performs the following algorithm.

if a3 = a4, QI = QI + yif a3 = a4, QI = QI + y

else QI = QI else QI = QI

(if QI > 3, QI = 0, elseif QI < 0, QI = 3, end)(if QI> 3, QI = 0, elseif QI <0, QI = 3, end)

채널 선택부(28b)는 동상 채널 선택부(ICS)와 직각상 채널 선택부(QCS)를 포함한다. 동상 채널선택부(ICS)는 멀티플렉서(MUX5, MUX6, MUX9)를 포함하고, 현재 비트(a3)와 사분면 결정값(QI)에 응답하여 듀얼포트 메모리(26)로부터 액세스된 동상 파형 패턴 데이터(27a)와 직각상 파형 패턴 데이터(27b)를 스위칭하여 연속적인 GMSK 동상 채널신호(29a)를 발생한다. The channel selector 28b includes an in-phase channel selector ICS and a quadrature channel selector QCS. The in-phase channel selector ICS includes multiplexers MUX5, MUX6, and MUX9, and in-phase waveform pattern data 27a accessed from the dual port memory 26 in response to the current bit a3 and the quadrant determination value QI. ) And quadrature waveform pattern data 27b are switched to generate a continuous GMSK in-phase channel signal 29a.

MUX5는 듀얼 포트 메모리(26)로부터 제공된 I, Q, -I, -Q 들을 각각 00, 01, 10, 11 입력단으로 각각 입력받고 이들 중 하나를 QI 값에 응답하여 선택한다. MUX6는 듀얼 포트 메모리(26)로부터 제공된 Q, I, -Q, -I 들을 각각 00, 01, 10, 11 입력단으로 각각 입력받고 이들 중 하나를 QI 값에 응답하여 선택한다. MUX9는 a3 값에 응답하여 MUX5 및 MUX6에서 각각 선택된 값 중 하나를 선택하여 I-CH 신호(29a)로 출력한다. The MUX5 receives I, Q, -I, and -Q provided from the dual port memory 26 to 00, 01, 10, and 11 input terminals, respectively, and selects one of them in response to the QI value. The MUX6 receives Q, I, -Q, and -I provided from the dual port memory 26 as inputs 00, 01, 10, and 11, respectively, and selects one of them in response to the QI value. The MUX9 selects one of the values selected from the MUX5 and the MUX6 in response to the a3 value and outputs the I-CH signal 29a.

직각상 채널선택부(QCS)는 멀티플렉서(MUX7, MUX8, MUX10)를 포함하고, 현재 비트(a3)와 사분면 결정값(QI)에 응답하여 듀얼포트 메모리(26)로부터 액세스된 동상 파형 패턴 데이터(27a)와 직각상 파형 패턴 데이터(27b)를 스위칭하여 연속적인 GMSK 직각상 채널신호(29b)를 발생한다. The quadrature channel selector QCS includes multiplexers MUX7, MUX8, and MUX10, and in-phase waveform pattern data (accessed from the dual port memory 26 in response to the current bit a3 and quadrant determination value QI). 27a) and quadrature waveform pattern data 27b are switched to generate a continuous GMSK quadrature channel signal 29b.

MUX7은 듀얼 포트 메모리(26)로부터 제공된 Q, -I, -Q, I 들을 각각 00, 01, 10, 11 입력단으로 각각 입력받고 이들 중 하나를 QI 값에 응답하여 선택한다. MUX8은 듀얼 포트 메모리(26)로부터 제공된 I, -Q, -I, Q 들을 각각 00, 01, 10, 11 입력단으로 각각 입력받고 이들 중 하나를 QI 값에 응답하여 선택한다. MUX10는 a3 값에 응답하여 MUX7 및 MUX8에서 각각 선택된 값 중 하나를 선택하여 Q-CH 신호(29b)로 출력한다. The MUX7 receives Q, -I, -Q, and I provided from the dual port memory 26 through 00, 01, 10, and 11 input terminals, respectively, and selects one of them in response to the QI value. The MUX8 receives I, -Q, -I, and Q provided from the dual port memory 26 to 00, 01, 10, and 11 input terminals, respectively, and selects one of them in response to the QI value. The MUX10 selects one of the values selected from the MUX7 and the MUX8 in response to the a3 value and outputs the Q-CH signal 29b.

채널 선택부(28b)의 선택 알고리즘을 정리하면 다음 표 1과 같다. The selection algorithm of the channel selector 28b is summarized in Table 1 below.

사분면 결정값(QI)Quadrant Determination (QI) 현재 비트(a3)Current bit (a3) a3 = 0a3 = 0 a3 = 1a3 = 1 QI = 00QI = 00 I(n+1) = InI (n + 1) = In I(n+1) = QnI (n + 1) = Qn Q(n+1) = QnQ (n + 1) = Qn Q(n+1) = InQ (n + 1) = In QI = 01QI = 01 I(n+1) = QnI (n + 1) = Qn I(n+1) = InI (n + 1) = In Q(n+1) = -InQ (n + 1) = -In Q(n+1) = -QnQ (n + 1) = -Qn QI = 10QI = 10 I(n+1) = -InI (n + 1) = -In I(n+1) = -QnI (n + 1) = -Qn Q(n+1) = -QnQ (n + 1) = -Qn Q(n+1) = -InQ (n + 1) = -In QI = 11QI = 11 I(n+1) = -QnI (n + 1) = -Qn I(n+1) = -InI (n + 1) = -In Q(n+1) = InQ (n + 1) = In Q(n+1) = QnQ (n + 1) = Qn

도 10a 및 도 10b는 본 발명에 의한 변조장치에서 실제 입력 데이터 열에 대한 I 및 Q 출력 파형의 일 예를 나타낸다. 도 10에서 입력 데이터 비트 스트림은 " 1 1 0 1 1 0 1 0 1 0 0 0 / 1 1 0 1 1 0 1 0 1 0 0 0 "의 24 bit이다.10A and 10B show examples of I and Q output waveforms for actual input data strings in the modulator according to the present invention. In FIG. 10, the input data bit stream is 24 bits of "1 1 0 1 1 0 1 0 1 0 0 0/1 1 0 1 1 0 1 0 1 0 0 0".

도 11 및 도 12는 본 발명에 의한 변조장치에서 도 10a 및 도10b의 파형에 대한 처리과정을 표로 정리한 것이다. 도 11은 동상 채널 파형에 대한 변조처리과정을 정리한 표이고, 도 12는 직각상 채널 파형에 대한 변조처리과정을 정리한 표이다.11 and 12 summarize the processing of the waveforms of FIGS. 10A and 10B in the modulation apparatus according to the present invention. 11 is a table summarizing the modulation process for the in-phase channel waveform, Figure 12 is a table summarizing the modulation process for the quadrature channel waveform.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다Although described with reference to the examples, those skilled in the art can understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention described in the claims below. There will be

상술한 바와 같이 본 발명의 GMSK 변조장치는 종래의 GMSK 변조장치에 비하여 저장공간을 56% 수준으로 대폭 줄일 수 있어서, 사이즈를 줄일 수 있고, 시스템 설계시 레이아웃을 간단하게 하므로 시스템의 원칩화를 용이하게 한다. As described above, the GMSK modulation device of the present invention can significantly reduce the storage space to 56% level compared to the conventional GMSK modulation device, which can reduce the size and simplify the layout of the system design, thereby facilitating the one-chip of the system. do.

Claims (32)

동상 파형 어드레스 신호 및 직각상 파형 어드레스신호에 응답하여 저장된 파형패턴 데이터들 중 대응하는 동상 파형 패턴 데이터와 직각상 파형패턴 데이터를 각각 제1포트 및 제2포트로 출력하는 듀얼포트 메모리;A dual port memory configured to output corresponding in-phase waveform pattern data and quadrature waveform pattern data among the stored waveform pattern data in response to the in-phase waveform address signal and the quadrature waveform address signal to the first port and the second port, respectively; 차분 인코딩된 코드 비트 열을 입력하여 상기 동상 파형 어드레스신호 및 직각상 파형 어드레스신호를 각각 발생하는 어드레스 발생부;An address generator for inputting a differentially encoded code bit string to generate the in-phase waveform address signal and the quadrature waveform address signal, respectively; 차분 인코딩된 코드 비트 열에 응답하여 상기 듀얼포트 메모리로부터 출력된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 신호출력부를 구비한 듀얼포트 메모리를 이용한 GMSK 변조장치. A dual port having a signal output unit for generating a continuous GMSK in-phase channel signal and a quadrature channel signal by switching in-phase waveform pattern data and quadrature waveform pattern data output from the dual-port memory in response to differentially encoded code bit strings. GMSK modulator using memory. 제1항에 있어서, 상기 듀얼포트 메모리에 저장된 복수의 파형패턴 데이터들 각각은 The method of claim 1, wherein each of the plurality of waveform pattern data stored in the dual port memory 복수의 동상 및 직각상 파형 패턴 샘플값들(S(θi))(0≤θi≤π/2)인 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치. And a plurality of in-phase and quadrature waveform pattern sample values (S (θi)) (0 ≦ θi ≦ π / 2). 제2항에 있어서, 상기 복수의 동상 및 직각상 파형 패턴 샘플값들은 3. The method of claim 2, wherein the plurality of in-phase and quadrature waveform pattern sample values 동상 파형 초기 샘플값, 복수의 공통 샘플값들 및 직각상 파형 초기 샘플값 순으로 상기 듀얼포트 메모리에 저장되는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치.The GMSK modulation device using a dual port memory, characterized in that the in-phase waveform initial sample value, a plurality of common sample values, and the quadrature waveform initial sample value in order to be stored in the dual port memory. 제3항에 있어서, 상기 동상 파형 패턴 데이터는 상기 동상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 순차적으로 지정되고, 상기 직각상 파형 패턴 데이터는 상기 직각상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 역순차적으로 지정되도록 상기 듀얼포트 메모리에 저장되는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치.The waveform data of claim 3, wherein the plurality of common sample values are sequentially assigned from the in-phase waveform initial sample value, and the quadrature waveform pattern data comprises the plurality of common waveform values from the initial waveform value. GMSK modulation apparatus using a dual port memory, characterized in that the sample values are stored in the dual port memory to be specified in reverse order. 제4항에 있어서, 상기 어드레스 발생부는The method of claim 4, wherein the address generator 상기 코드 비트 열을 직렬로 입력하여 이전 비트, 현재 비트, 이후 비트를 포함하는 병렬 데이터로 출력하는 직병렬 변환기;A serial-to-parallel converter which serially inputs the code bit strings and outputs the parallel data including a previous bit, a current bit, and a subsequent bit; 상기 현재 비트에 응답하여 상기 복수의 파형패턴 데이터들 중 하나를 지정하기 위한 파형패턴 선택신호를 발생하는 패턴 선택부;A pattern selector for generating a waveform pattern selection signal for designating one of the plurality of waveform pattern data in response to the current bit; 상기 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 순차 지정하기 위한 상기 듀얼포트 메모리의 동상 파형 어드레스신호를 발생하기 위한 동상 어드레스 발생기; 및An in-phase address generator for generating an in-phase waveform address signal of the dual port memory for sequentially specifying respective sample values of the selected waveform pattern data in the waveform pattern selection signal; And 상기 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 역순차 지정하기 위한 상기 듀얼포트 메모리의 직각상 어드레스신호를 발생하기 위한 직각상 어드레스 발생기를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치.And a quadrature address generator for generating quadrature address signals of the dual port memory for reverse order designation of respective sample values of the selected waveform pattern data in the waveform pattern selection signal. Modulator. 제5항에 있어서, 상기 패턴 선택부는 The method of claim 5, wherein the pattern selector 상기 현재비트가 제1논리상태이면 상기 이전비트와 이후비트를 파형패턴 선택신호로 발생하고 상기 현재비트가 제2논리상태이면 상기 이전비트와 이후비트를 반전시킨 신호를 파형패턴 선택신호로 발생하는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치. When the current bit is in the first logical state, the previous and subsequent bits are generated as waveform pattern selection signals. When the current bit is in the second logical state, the signal in which the previous and subsequent bits are inverted is generated as a waveform pattern selection signal. GMSK modulator using dual-port memory, characterized in that. 제6항에 있어서, 상기 동상 어드레스 발생기는 The method of claim 6, wherein the in-phase address generator 업 카운터; 및Up counter; And 상기 업 카운터의 카운트 값을 하위 어드레스로 입력받고, 상기 파형패턴 선택신호를 상위 어드레스로 입력받아 동상 파형 어드레스신호로 출력하는 제1 레지스터를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치. And a first register configured to receive the count value of the up counter as a lower address, and receive the waveform pattern selection signal as an upper address and output the same as an in-phase waveform address signal. 제7항에 있어서, 상기 직각상 어드레스 발생기는 8. The apparatus of claim 7, wherein the quadrature address generator 다운 카운터; Down counter; 상기 다운 카운터의 카운트 값과 논리 1을 가산하는 가산기; 및 An adder for adding a logic value with the count value of the down counter; And 상기 가산기의 가산 결과값을 하위 어드레스로 입력받고, 상기 파형패턴 선택신호를 상위 어드레스로 입력받아 직각상 파형 어드레스신호로 출력하는 제2 레지스터를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치. And a second register configured to receive the addition result of the adder as a lower address, and receive the waveform pattern selection signal as an upper address and output the waveform address signal as a quadrature waveform address signal. . 제8항에 있어서, 상기 제2레지스터의 상위 어드레스로 입력되는 상기 파형패턴 선택신호의 중간비트들은 비트위치가 서로 바꾸어 입력되는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치. 10. The GMSK modulation apparatus of claim 8, wherein the intermediate bits of the waveform pattern selection signal input to the upper address of the second register are inputted at different bit positions. 제1항에 있어서, 상기 신호출력부는 The method of claim 1, wherein the signal output unit 상기 코드 비트열의 현재 비트와 이후 비트에 응답하여 위상선택신호를 발생하는 패턴 위상 판단부; A pattern phase determination unit configured to generate a phase selection signal in response to current and subsequent bits of the code bit stream; 상기 현재 비트와 상기 위상선택신호에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호를 발생하는 동상 채널 선택부; 및 An in-phase channel selector for generating a continuous GMSK in-phase channel signal by switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to the current bit and the phase selection signal; And 상기 현재 비트와 상기 위상선택신호에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 직각상 채널신호를 발생하는 직각상 채널 선택부를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조장치.And a quadrature channel selector for generating continuous GMSK quadrature channel signals by switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to the current bit and the phase selection signal. GMSK modulator using dual port memory. 동상 파형 어드레스 신호 및 직각상 파형 어드레스신호에 응답하여 대응하는 동상 파형 패턴 데이터와 직각상 파형패턴 데이터가 각각 제1포트 및 제2포트로 출력되도록 복수의 파형패턴 데이터들이 저장된 듀얼포트 메모리를 준비하는 단계; Preparing a dual port memory in which a plurality of waveform pattern data is stored so that corresponding in-phase waveform pattern data and quadrature waveform pattern data are output to the first port and the second port, respectively, in response to the in-phase waveform address signal and the quadrature waveform address signal. step; 차분 인코딩된 코드 비트 열을 입력하여 상기 동상 파형 어드레스신호 및 직각상 파형 어드레스신호를 각각 발생하는 단계;Inputting a differentially encoded code bit string to generate the in-phase waveform address signal and the quadrature waveform address signal, respectively; 차분 인코딩된 코드 비트 열에 응답하여 상기 듀얼포트 메모리로부터 출력된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 단계를 구비한 듀얼포트 메모리를 이용한 GMSK 변조방법. And switching the in-phase waveform pattern data and the quadrature waveform pattern data output from the dual port memory in response to the differentially encoded code bit strings to generate successive GMSK in-phase channel signals and quadrature channel signals, respectively. GMSK modulation method using. 제11항에 있어서, 상기 듀얼포트 메모리에 저장된 복수의 파형패턴 데이터들 각각은 복수의 동상 및 직각상 파형 패턴 샘플값들(S(θi))(0≤θi≤π/2)인 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법. 12. The method of claim 11, wherein each of the plurality of waveform pattern data stored in the dual port memory has a plurality of in-phase and quadrature waveform pattern sample values S (θi) (0 ≦ θi ≦ π / 2). GMSK modulation method using dual port memory. 제12항에 있어서, 상기 복수의 동상 및 직각상 파형 패턴 샘플값들은 The method of claim 12, wherein the plurality of in-phase and quadrature waveform pattern sample values 동상 파형 초기 샘플값, 복수의 공통 샘플값들 및 직각상 파형 초기 샘플값 순으로 저장되는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법.The GMSK modulation method using a dual port memory, characterized in that the in-phase waveform initial sample value, a plurality of common sample values, and the quadrature waveform initial sample value in order. 제13항에 있어서, 상기 동상 파형 패턴 데이터는 상기 동상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 순차적으로 지정되고, 상기 직각상 파형 패턴 데이터는 상기 직각상 파형 초기 샘플값으로부터 상기 복수의 공통 샘플값들이 역순차적으로 지정되는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법.The waveform data of claim 13, wherein the plurality of common sample values are sequentially assigned from the in-phase waveform initial sample value, and the quadrature waveform pattern data comprises the plurality of common waveforms from the initial waveform value. GMSK modulation method using dual-port memory, characterized in that the sample values are assigned in reverse order. 제14항에 있어서, 상기 동상 파형 어드레스신호와 직각상 파형 어드레스 신호를 발생하는 단계는 15. The method of claim 14, wherein the generating of the waveform address signal perpendicular to the in-phase waveform address signal comprises: 상기 코드 비트 열을 직렬로 입력하여 이전 비트, 현재 비트, 이후 비트를 포함하는 병렬 데이터로 출력하는 단계;Inputting the code bit string serially and outputting the data as parallel data including a previous bit, a current bit, and a subsequent bit; 상기 현재 비트에 응답하여 상기 복수의 파형패턴 데이터들 중 하나를 지정하기 위한 파형패턴 선택신호를 발생하는 단계;Generating a waveform pattern selection signal for designating one of the plurality of waveform pattern data in response to the current bit; 상기 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 순차 지정하기 위하여 상기 듀얼포트 메모리의 동상 파형 어드레스신호를 발생하는 단계;Generating an in-phase waveform address signal of the dual port memory to sequentially specify respective sample values of the selected waveform pattern data in the waveform pattern selection signal; 상기 파형패턴 선택신호에 선택된 파형패턴 데이터의 각 샘플값들을 역순차 지정하기 위한 상기 듀얼포트 메모리의 직각상 어드레스신호를 발생하는 단계를 구비하는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법.And generating a quadrature address signal of the dual port memory for reverse order designation of respective sample values of the selected waveform pattern data in the waveform pattern selection signal. 제15항에 있어서, 상기 파형패턴 선택신호는 The method of claim 15, wherein the waveform pattern selection signal is 상기 현재비트가 제1논리상태이면 상기 이전비트와 이후비트로 이루어지고,상기 현재비트가 제2논리상태이면 반전된 이전비트와 이후비트로 이루어진 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법. And if the current bit is in a first logic state, the previous bit and the next bit. If the current bit is in a second logic state, the GMSK modulation method using the dual port memory, characterized in that the bit is inverted. 제16항에 있어서, 상기 동상 파형 어드레스 신호를 발생하는 단계는 17. The method of claim 16, wherein generating the in phase waveform address signal comprises: 클록신호를 업 카운팅하는 단계; 및Up counting a clock signal; And 상기 업 카운팅 값을 하위 어드레스로 하고, 상기 파형패턴 선택신호를 상위 어드레스로 하여 상기 동상 파형 어드레스신호로 출력하는 단계를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법. And outputting the up-counting value as the lower address and outputting the waveform pattern selection signal as the upper address as the in-phase waveform address signal. 2. 제17항에 있어서, 상기 직각상 파형 어드레스 신호를 발생하는 단계는 18. The method of claim 17, wherein generating the quadrature waveform address signal comprises: 상기 클록신호를 다운 카운팅하는 단계; Down counting the clock signal; 상기 다운 카운팅 값과 논리 1을 가산하는 단계; 및 Adding logic 1 with the down counting value; And 상기 가산된 값을 하위 어드레스로 입력받고, 상기 파형패턴 선택신호를 상위 어드레스로 입력받아 직각상 파형 어드레스신호로 출력하는 단계를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법. And receiving the added value as a lower address, receiving the waveform pattern selection signal as an upper address, and outputting the waveform address signal as a quadrature waveform address signal. 제18항에 있어서, 상기 직각상 파형 어드레스신호의 상위 어드레스로 입력되는 상기 파형패턴 선택신호의 중간비트들은 비트위치를 서로 바꾸는 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법. 19. The GMSK modulation method according to claim 18, wherein intermediate bits of the waveform pattern selection signal inputted to an upper address of the quadrature waveform address signal change bit positions. 제11항에 있어서, 상기 채널신호들을 각각 출력하는 단계는 The method of claim 11, wherein the outputting of the channel signals, respectively, 상기 코드 비트열의 현재 비트와 이후 비트에 응답하여 위상선택신호를 발생하는 단계; Generating a phase selection signal in response to current and subsequent bits of the code bit stream; 상기 현재 비트와 상기 위상선택신호에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호를 발생하는 단계; 및 Generating a continuous GMSK in-phase channel signal by switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to the current bit and the phase selection signal; And 상기 현재 비트와 상기 위상선택신호에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 직각상 채널신호를 발생하는 단계를 구비한 것을 특징으로 하는 듀얼포트 메모리를 이용한 GMSK 변조방법.And switching the in-phase waveform pattern data and the quadrature waveform pattern data accessed from the dual port memory in response to the current bit and the phase selection signal to generate a continuous GMSK quadrature channel signal. GMSK modulation method using port memory. k비트
Figure 112005008055018-pat00013
2m 로우
Figure 112005008055018-pat00014
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가진 듀얼 포트 메모리의 2m 로우
Figure 112005008055018-pat00015
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0≤θi≤π/2)을 가진 2m 동상 파형패턴들을 저장하고, 상기 2m 동상(In phase) 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상(Quadrature phase) 파형패턴들의 초기 샘플값(S(θ0))을 2n+1번째 컬럼 영역에 저장하여 룩업 테이블을 준비하는 단계;k bits
Figure 112005008055018-pat00013
2 m low
Figure 112005008055018-pat00014
2 m row of dual port memory with size of 2 n +1 columns (k, m, n are natural numbers)
Figure 112005008055018-pat00015
Storing 2 m in- phase waveform patterns with k-bit 2 n sample values S (θ i) (0 ≦ θ i ≦ π / 2) in a 2 n column region, and storing the 2 m in phase waveform patterns Stores the initial sample value (S (θ 0 )) of 2 m quadrature phase waveform patterns with symmetric structure and k-bit 2 n sample values (S (θ i)) in the 2 n +1 th column region Preparing a lookup table; 입력 비트 열을 적어도 하나 이상의 이전 비트(p), 현재 비트, 적어도 하나 이상의 이후 비트(q)들로 구성된 p+q+1(m=p+q) 비트 병렬 데이터로 변환하는 단계;Converting the input bit stream into p + q + 1 (m = p + q) bit parallel data consisting of at least one previous bit (p), a current bit, and at least one subsequent bit (q); 상기 p+q+1 비트 병렬 데이터의 현재 비트의 논리상태에 응답하여 현재 비트를 제외한 이전 비트와 이후 비트들로 구성된 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 발생하는 단계;Generating p + q bit data consisting of previous and subsequent bits excluding the current bit or inverted p + q bit data in response to a logic state of a current bit of the p + q + 1 bit parallel data; 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 동상 샘플값들을 첫번째 컬럼으로부터 2n번째 컬럼까지 순방향으로 순차 지정 하기 위한 제1어드레스 신호들을 발생하는 단계;Generating first address signals for sequentially assigning 2 n in- phase sample values of a specified row in a forward direction from a first column to a 2 nth column in response to the p + q bit data or inverted p + q bit data; 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 직각상 샘플값들을 2n+1번째 컬럼으로부터 두번째 컬럼까지 역방향으로 순차 지정하기 위한 제2어드레스 신호들을 발생하는 단계; 및Generating second address signals for sequentially specifying 2 n rectangular sample values of a specified row in a reverse direction from a 2 n + 1 th column to a second column in response to the p + q bit data or inverted p + q bit data step; And 상기 제1어드레스 신호들에 응답하여 억세스된 샘플값들을 동상 샘플값으로 상기 듀얼포트 메모리의 제1포트로 출력하고, 상기 제2어드레스 신호에 응답하여 억세스된 샘플값들을 직각상 샘플값으로 상기 듀얼포트 메모리의 제2포트로 출력하는 단계를 구비하는 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. Output the sample values accessed in response to the first address signals to the first port of the dual port memory as in-phase sample values, and the sample values accessed in response to the second address signal to the quadrature sample values. And outputting the second port to the second port of the port memory. 제21항에 있어서, 상기 방법은 The method of claim 21, wherein the method is 상기 현재 비트와 이전 비트에 응답하여 채널선택신호를 발생하는 단계; 및Generating a channel selection signal in response to the current bit and the previous bit; And 상기 채널선택신호에 응답하여 상기 출력된 동상 샘플값들 및 직각상 샘플값들을 동상 채널 또는 직각상 채널로 스위칭하는 단계를 더 구비하는 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. And switching the output in-phase and quadrature sample values to in-phase or quadrature channels in response to the channel selection signal. 제22항에 있어서, 상기 p, q는 2인 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. 23. The method of claim 22, wherein p and q are two. 제23항에 있어서, 상기 2m의 동상 파형패턴들은 동일한 파형패턴을 가지는 4그룹으로 그룹핑되고 제1그룹은 상기 듀얼포트 메모리의 0,1,8,9로우에, 제2그룹은 2,3,10,11 로우에, 제3그룹은 4,5,12,13로우에, 제4그룹은 6,7, 14,15로우에 각각 저장되는 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. 24. The method of claim 23, wherein the 2 m in-phase waveform patterns are grouped into four groups having the same waveform pattern and the first group is at 0, 1, 8, 9 rows of the dual port memory, and the second group is 2, 3 , 10, 11 rows, the third group is stored in 4, 5, 12, 13 rows, the fourth group is stored in 6, 7, 14, 15 rows, respectively. . 제24항에 있어서, 상기 2m의 직각상 파형패턴들은 동일한 파형패턴을 가지는 4그룹으로 그룹핑되고 제1 및 제4그룹은 상기 동상 파형의 제1 및 제4그룹과 대칭적으로 대응되고 제2그룹은 상기 직각상 파형의 제3그룹에, 제3그룹은 동상의 제2그룹에 각각 대칭적으로 대응되는 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. 25. The method of claim 24, wherein the 2 m rectangular waveform patterns are grouped into four groups having the same waveform pattern and the first and fourth groups are symmetrically corresponding to the first and fourth groups of the in-phase waveform and are second to each other. And a group is symmetrically corresponding to the third group of the quadrangle waveform, and the third group is symmetrically corresponding to the second group of in-phase waveforms. 제21항에 있어서, 상기 입력 비트열은 차분 엔코딩(differential encoding)된 비트열인 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생방법. 22. The method of claim 21, wherein the input bit string is a differentially encoded bit string. k비트
Figure 112005008055018-pat00016
2m 로우
Figure 112005008055018-pat00017
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지며, 2m 로우
Figure 112005008055018-pat00018
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0≤θi≤π/2)을 가진 2m 동상 파형패턴들이 각각 저장되고, 상기 2m 동상 파형패턴들과 대칭구조를 가지며 k비트 2n 샘 플값들(S(θi))을 가진 2m 직각상 파형패턴들의 각 초기 샘플값(S(θ0))들이 2n+1번째 컬럼 영역에 각각 저장된 듀얼포트 메모리;k bits
Figure 112005008055018-pat00016
2 m low
Figure 112005008055018-pat00017
Has a size of 2 n +1 columns (k, m, n are natural numbers), 2 m rows
Figure 112005008055018-pat00018
S 2 n 2 n columns region k-bit sample values for the (S (θi)) (0≤θi≤π / 2) to 2 m, respectively and stored statue waveform patterns with the 2 m inphase waveform patterns and symmetry A dual port memory in which initial sample values S (θ 0 ) of 2 m rectangular waveform patterns having k bit 2 n sample values S (θ i) are respectively stored in a 2 n +1 th column area; 입력 비트 열을 적어도 하나 이상의 이전 비트, 현재 비트, 적어도 하나 이상의 이후 비트들로 구성된 p+q+1 비트 병렬 데이터로 변환하는 직병렬변환기;A serial-to-parallel converter for converting an input bit string into p + q + 1 bit parallel data consisting of at least one previous bit, current bit, and at least one subsequent bit; 상기 p+q+1 비트 병렬 데이터의 현재 비트의 논리상태에 응답하여 현재 비트를 제외한 이전 비트와 이후 비트들로 구성된 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 발생하는 비트판정부;A bit judging unit generating p + q bit data consisting of previous and subsequent bits excluding the current bit or inverted p + q bit data in response to a logic state of a current bit of the p + q + 1 bit parallel data; 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터에 응답하여 지정된 로우의 2n 동상 샘플값들을 첫번째 컬럼으로부터 2n번째 컬럼까지 순방향으로 순차 지정하기 위한 제1어드레스 신호들을 발생하는 제1어드레스신호 발생기;A first address for generating first address signals for sequentially assigning 2 n in- phase sample values of a specified row in a forward direction from the first column to the 2 nth column in response to the p + q bit data or inverted p + q bit data Signal generator; 상기 p+q 비트 데이터 또는 반전된 m 비트 데이터에 응답하여 지정된 로우의 2n 직각상 샘플값들을 2n+1번째 컬럼으로부터 두번째 컬럼까지 역방향으로 순차 지정하기 위한 제2어드레스 신호들을 발생하는 제2어드레스신호 발생기를 구비하고, A second address signal for generating second address signals for sequentially specifying 2 n rectangular sample values of a specified row in a reverse direction from a 2 n + 1 th column to a second column in response to the p + q bit data or inverted m bit data With an address signal generator, 상기 제1어드레스 신호들에 응답하여 액세스된 샘플값들을 동상 샘플값으로 상기 듀얼포트 메모리의 제1포트로 출력하고, 상기 제2어드레스 신호에 응답하여 액세스된 샘플값들을 직각상 샘플값으로 상기 듀얼포트 메모리의 제2포트로 출력하는 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생장치. The sample values accessed in response to the first address signals are output to the first port of the dual port memory as in-phase sample values, and the sample values accessed in response to the second address signal to the quadrature sample values. Waveform data generator using a dual port memory, characterized in that for outputting to the second port of the port memory. 제27항에 있어서, 상기 직병렬 변환기는 상기 입력 비트 열을 직렬 입력하고 입력된 비트열을 쉬프트시켜서 5비트 병렬 데이터를 발생하는 5비트 쉬프트 레지스터인 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생장치. 28. The waveform data generator of claim 27, wherein the serial-to-parallel converter is a 5-bit shift register configured to serially input the input bit string and shift the input bit string to generate 5-bit parallel data. Device. 제27항에 있어서, 상기 제1어드레스신호 발생기는 28. The apparatus of claim 27, wherein the first address signal generator 상기 직병렬변환기의 동작 클록주파수 보다 2n 배 높은 주파수를 가진 클록신호를 업 카운팅하여 0부터 (2n - 1)까지 n 비트 카운트값을 순차적으로 발생하는 업 카운터; 및An up counter which sequentially counts clock signals having a frequency 2 n times higher than an operating clock frequency of the serial-to-parallel converter and sequentially generates n bit count values from 0 to (2 n -1); And 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 상위 p+q 비트로 저장하고 상기 업 커운터의 n 비트 카운트값을 하위 n 비트로 저장하고, (2n - 1)개의 p+q+n 비트 제1어드레스신호를 순차적으로 발생하는 제1레지스터를 구비한 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생장치. Stores the p + q bit data or the inverted p + q bit data as upper p + q bits and stores the n-bit count value of the up counter as the lower n bits, and (2 n -1) p + q + n And a first register for sequentially generating the bit first address signal. 제27항에 있어서, 상기 제2어드레스신호 발생기는 28. The method of claim 27, wherein the second address signal generator 상기 직병렬변환기의 동작 클록주파수 보다 2n 배 높은 주파수를 가진 클록신호를 (2n - 1)카운트 값으로부터 1까지 n비트 카운트 값을 순차적으로 발생하는 다운 카운터; A down counter for sequentially generating a n-bit count value from a (2 n -1) count value to a clock signal having a frequency 2 n times higher than an operating clock frequency of the serial-to-parallel converter; 상기 다운 카운팅 값과 논리 1을 가산하는 가산기; 및An adder for adding the down counting value and a logic one; And 상기 p+q 비트 데이터 또는 반전된 p+q 비트 데이터를 상위 p+q 비트로 저장하고 상기 가산기의 가산값을 하위 n+1 비트로 저장하여 p+q+n+1 비트 제2어드레스신호를 발생하는 제2레지스터를 구비한 것을 특징으로 하는 듀얼 포트 메모리를 이용한 파형 데이터 발생장치. Generating the p + q + n + 1 bit second address signal by storing the p + q bit data or the inverted p + q bit data as upper p + q bits and storing the addition value of the adder as lower n + 1 bits Waveform data generator using a dual port memory, characterized in that the second register. k비트
Figure 112005008055018-pat00019
2m 로우
Figure 112005008055018-pat00020
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지며, 2m 로우
Figure 112005008055018-pat00021
2n 컬럼 영역에 k비트 2n 샘플값들(S(θi))(0≤θi≤π/2)을 가진 2m 동상 파형패턴들이 각각 저장되고, 상기 2m 동상 파형패턴들과 대칭구조를 가지며 k비트 2n 샘플값들(S(θi))을 가진 2m 직각상 파형패턴들의 각 초기 샘플값(S(θ0))들이 2n+1번째 컬럼 영역에 각각 저장된 듀얼포트 메모리와, 입력 비트 열에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 신호출력부를 포함하는 디지털 가우시안 최소편이키잉 변조기;k bits
Figure 112005008055018-pat00019
2 m low
Figure 112005008055018-pat00020
Has a size of 2 n +1 columns (k, m, n are natural numbers), 2 m rows
Figure 112005008055018-pat00021
S 2 n 2 n columns region k-bit sample values for the (S (θi)) (0≤θi≤π / 2) to 2 m, respectively and stored statue waveform patterns with the 2 m inphase waveform patterns and symmetry A dual-port memory having respective initial sample values S (θ 0 ) of 2 m rectangular waveform patterns having k bit 2 n sample values S (θ i), respectively, stored in the 2 n +1 th column region; Digital Gaussian Least Shift Keying including a signal output section for generating a continuous GMSK in-phase channel signal and a quadrature channel signal by switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to an input bit string. Modulator; 상기 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 아날로그 신호로 변환하기 위한 디지털 아날로그 변환기; 및 A digital analog converter for converting the continuous GMSK in-phase channel signal and quadrature channel signal into an analog signal; And 상기 아날로그 신호를 무선 송출하기 위한 트랜스미터를 구비한 것을 특징으로 하는 디지털 무선 통신 장치. And a transmitter for wirelessly transmitting the analog signal. k비트
Figure 112005008055018-pat00022
2m 로우
Figure 112005008055018-pat00023
2n+1 컬럼(k,m,n 은 자연수)의 사이즈를 가지는 듀얼 포트 메모리의 2m 로우
Figure 112005008055018-pat00024
2n 컬럼 영역에 k비트 2n 샘플 값들(S(θi))(0≤θi≤ π/2)을 가진 2m 동상 파형 패턴들을 저장하고, 상기 2m 동상 파형 패턴들과 대칭구조를 가지며 k비트 2n 샘플 값들(S(θi))을 가진 2m 직각상 파형 패턴들의 각 초기 샘플 값(S(θ0))들이 2n+1번째 컬럼 영역에 저장하는 단계; k bits
Figure 112005008055018-pat00022
2 m low
Figure 112005008055018-pat00023
2 m rows of dual-port memory with 2 n +1 columns (k, m, n are natural numbers)
Figure 112005008055018-pat00024
Store 2 m in- phase waveform patterns with k-bit 2 n sample values S (θ i) (0 ≦ θ i ≦ π / 2) in a 2 n column region, and have a symmetry with the 2 m in- phase waveform patterns Storing the respective initial sample values S (θ 0 ) of the 2 m rectangular waveform patterns with bit 2 n sample values S (θ i) in the 2 n +1 th column region; 입력 비트 열에 응답하여 상기 듀얼포트 메모리로부터 액세스된 동상 파형 패턴 데이터와 직각상 파형 패턴 데이터를 스위칭하여 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 각각 발생하는 단계; Switching in-phase waveform pattern data and quadrature waveform pattern data accessed from the dual port memory in response to an input bit string to generate successive GMSK in-phase channel signals and quadrature channel signals, respectively; 상기 연속적인 GMSK 동상 채널신호 및 직각상 채널신호를 아날로그 신호로 변환하는 단계; 및 Converting the continuous GMSK in-phase channel signal and quadrature channel signal into an analog signal; And 상기 아날로그 신호를 무선 송출하는 단계를 구비한 것을 특징으로 하는 디지털 무선 통신 방법. And wirelessly transmitting the analog signal.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144256A (en) 1990-12-31 1992-09-01 Samsung Electronics Co., Ltd. Method and apparatus for demodulating a GMSK signal
KR960039738A (en) * 1995-04-11 1996-11-25 김주용 Pulse code modulation multiple access and switching device using dual port ram
KR19980084878A (en) * 1997-05-27 1998-12-05 유기범 Digital signal processing controller
JP2003023467A (en) 2001-07-06 2003-01-24 Nec Corp Modulation index detecting method for nonlinear digital modulation system and circuit thereof
KR20040019104A (en) * 2001-08-27 2004-03-04 노키아 코포레이션 A method and a system for transferring AMR signaling frames on halfrate channels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144256A (en) 1990-12-31 1992-09-01 Samsung Electronics Co., Ltd. Method and apparatus for demodulating a GMSK signal
KR960039738A (en) * 1995-04-11 1996-11-25 김주용 Pulse code modulation multiple access and switching device using dual port ram
KR19980084878A (en) * 1997-05-27 1998-12-05 유기범 Digital signal processing controller
JP2003023467A (en) 2001-07-06 2003-01-24 Nec Corp Modulation index detecting method for nonlinear digital modulation system and circuit thereof
KR20040019104A (en) * 2001-08-27 2004-03-04 노키아 코포레이션 A method and a system for transferring AMR signaling frames on halfrate channels

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