KR100665398B1 - Method for manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀이 형성될 지역의 실리콘 기판에 이온을 주입하고 후속 열처리를 통해 P웰이 형성되도록 하며, 실리콘 기판의 소정 깊이에 이온 주입층을 형성한 후 이온 주입층 하부에 이온을 주입하고 급속 열처리하여 섹터 간의 전기적 절연을 위한 삼중 N웰이 형성되도록 한다. 따라서 열처리 단계가 감소됨에 따라 공정의 단순화가 이루어지며, P웰에서의 결함 발생이 최소화되고 웰 이온의 균일한 분포가 이루어져 안정된 동작특성을 갖는 플래쉬 메모리 소자의 구현이 가능해진다.The present invention relates to a method for manufacturing a semiconductor device, in which ions are implanted into a silicon substrate in a region where a cell is to be formed, and a P well is formed through subsequent heat treatment, and an ion implanted layer is formed at a predetermined depth of the silicon substrate. Ions are implanted under the injection layer and rapidly heat treated to form triple N wells for electrical isolation between sectors. Therefore, as the heat treatment step is reduced, the process is simplified, defect generation in the P well is minimized, and uniform distribution of well ions is achieved, thereby enabling the implementation of a flash memory device having stable operating characteristics.

또한, 실리콘 기판의 소정 깊이에 불활성 도펀트가 주입된 이온 주입층을 형성하므로써 기판에 존재하는 결함 등이 제거되어 핫 케이어(Hot carrier) 주입시 정공과 전자의 결합율이 높아지며, 후속 열처리 과정에서 이온의 확산(TED)이 억제되어 웰 이온의 농도가 안정적이고 균일하게 유지된다.In addition, by forming an ion implantation layer implanted with an inert dopant at a predetermined depth of the silicon substrate, defects, etc. present in the substrate are removed, thereby increasing the bonding ratio between holes and electrons during hot carrier injection. Diffusion (TED) of ions is suppressed so that the concentration of well ions is kept stable and uniform.

P웰, N웰, 이온 주입층, 질소, 급속 열처리, 이온 분포P well, N well, ion implantation layer, nitrogen, rapid heat treatment, ion distribution

Description

반도체 소자의 제조 방법 {Method for manufacturing a semiconductor device}Method for manufacturing a semiconductor device

도 1 내지 도 9은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 to 9 are cross-sectional views of devices for explaining the method of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 실리콘 기판 2: 감광막 패턴1: silicon substrate 2: photoresist pattern

3: P웰 4: 희생산화막3: P well 4: sacrificial oxide film

5: 이온 주입층 6: 삼중 N웰5: ion implantation layer 6: triple N well

7: 터널산화막 8: 폴리실리콘층7: Tunnel oxide film 8: Polysilicon layer

9: 패드 질화막 10: 트렌치9: pad nitride film 10: trench

11: 산화막 11a: 소자분리막11: oxide film 11a: device isolation film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 섹터(Sector) 단위의 소거 기능을 갖는 플래쉬 메모리 소자의 제조 공정에서 웰(Well) 이온의 농도가 안정적으로 균일하게 유지될 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in order to maintain the concentration of well ions stably and uniformly in a manufacturing process of a flash memory device having a sector erase function. A method for manufacturing a semiconductor device.

근래에 들어 메모리 소자의 집적도가 증가됨에 따라 메모리 셀의 크기도 감소된다. 따라서 플래쉬 메모리 소자를 구현함에 있어 웨이퍼 당 메모리 셀의 비율을 확보하기 위해 미세 트렌치(Shallow Trench)를 이용한 소자분리막을 이용한다.In recent years, as the degree of integration of memory devices increases, the size of memory cells also decreases. Accordingly, in implementing a flash memory device, a device isolation layer using a shallow trench is used to secure a ratio of memory cells per wafer.

기존의 공정에서는 실리콘 기판에 미세 트렌치를 형성한 후 그 내부에 소자분리막을 형성하고 결함(Defect) 등을 제거를 위해 고온의 산화 공정을 실시한다. 그리고 웰 이온 주입을 실시한 다음 터널 산화막과 게이트 전극으로 이용될 폴리실리콘층을 형성한다.In a conventional process, after forming a fine trench in a silicon substrate, a device isolation layer is formed therein and a high temperature oxidation process is performed to remove defects. After the well ion implantation, a polysilicon layer to be used as a tunnel oxide film and a gate electrode is formed.

그런데 상기와 같은 종래의 공정에서는 소자분리막이 형성된 상태에서 터널산화막이 형성되기 때문에 소자분리막 표면의 단차로 인해 터널 산화막의 두께가 불균일해지며, 웰 또는 문턱전압 이온 주입을 위한 마스크 형성 과정에서 실시되는 감광막 제거(Strip), 후 세정(Post cleaning) 등으로 인해 스크린(Screen) 역할을 하는 산화막의 손실이 발생된다. 터널산화막의 두께가 불균일해지면 소자의 특성이 열악해진다. 그리고 스크린 산화막의 손실이 발생되면 웰 또는 문턱전압 이온의 주입 깊이 및 농도가 불균일해지며, 후속 열처리 과정에서 발생되는 외부확산에 의해 기판 표면부에서의 이온의 농도가 높아지거나 낮아져 문턱전압 등과 같은 소자의 전기적 특성이 변화된다.However, in the conventional process as described above, since the tunnel oxide film is formed in the state where the device isolation film is formed, the thickness of the tunnel oxide film becomes uneven due to the step difference on the surface of the device isolation film, and is performed in the process of forming a mask for implanting a well or threshold voltage ion. Loss of an oxide film serving as a screen occurs due to stripping, post cleaning, and the like. If the thickness of the tunnel oxide film becomes uneven, the characteristics of the device become poor. In addition, when the screen oxide film is lost, the implantation depth and concentration of the well or threshold voltage ions become uneven, and the concentration of ions on the surface of the substrate is increased or decreased by external diffusion generated during the subsequent heat treatment, such as a threshold voltage. The electrical characteristics of the are changed.

또한, 종래의 공정에서는 후속으로 실시되는 고온의 열처리에 의해 웰에 주입된 이온의 확산(Transient Enhanced Diffusion; TED)이 발생되기 때문에 접합 펀치(Junction punch) 또는 누설전류가 발생되며, 웰 이온의 농도가 전체적으로 낮아 져 특히, 플래쉬 메모리 소자와 같이 고전압용 트랜지스터가 많은 소자의 문턱전압이 안정적으로 확보되기 어렵다.In addition, in a conventional process, a junction punch or a leakage current is generated because a diffusion enhanced ion (TED) is generated by a subsequent high temperature heat treatment to generate a concentration of well ions. As a result, the threshold voltage of a device having many high voltage transistors, such as a flash memory device, is difficult to be stably secured.

특히, FN 터널링에 의해 플로팅 게이트에 전자(Electron)가 주입됨으로써 프로그램이 이루어지는 낸드(NAND)형 플래쉬 메모리 소자는 소거시 웰영역에 고전압이 인가되기 때문에 안정된 웰 특성이 요구된다. In particular, a NAND type flash memory device in which a program is formed by injecting electrons into a floating gate by FN tunneling requires stable well characteristics because high voltage is applied to a well region during erasing.

따라서 본 발명은 셀이 형성될 지역의 실리콘 기판에 이온을 주입하고 후속 열처리를 통해 P웰이 형성되도록 하며, 실리콘 기판의 소정 깊이에 이온 주입층을 형성한 후 이온 주입층 하부에 이온을 주입하고 급속 열처리하여 섹터 간의 전기적 절연을 위한 삼중 N웰이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.Therefore, the present invention implants ions into the silicon substrate in the region where the cell is to be formed, and then forms a P well through subsequent heat treatment, forms an ion implantation layer at a predetermined depth of the silicon substrate, and implants ions into the ion implantation layer below. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can solve the above disadvantages by forming a triple N well for electrical insulation between sectors by rapid heat treatment.

상기한 목적을 달성하기 위한 본 발명은 실리콘 기판의 소정 영역에 P형 이온을 주입하는 단계와, 상기 주입된 이온의 확산에 의해 P웰이 형성되며 상기 실리콘 기판 상에 희생산화막이 형성되도록 산화공정을 실시하는 단계와, 상기 실리콘 기판의 소정 깊이에 불활성 이온을 주입한 후 열처리하여 이온 주입층을 형성하는 단계와, 상기 이온 주입층 하부의 실리콘 기판에 N형 이온을 주입하고 급속 열처리하여 삼중 N웰을 형성하는 단계와, 상기 희생산화막을 제거한 후 상기 실리콘 기판 상에 터널산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 소자분리막 형성용 마스크를 이용하여 상기 패드 질화막을 패터닝한 후 노출된 부분의 폴리실리콘층, 터널산화막 및 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 표면을 평탄화하고 잔류된 상기 패드 질화막을 제거하여 상기 트렌치 내에 소자분리막이 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of implanting P-type ions into a predetermined region of a silicon substrate, and forming a P-well by diffusion of the implanted ions and forming a sacrificial oxide film on the silicon substrate. And implanting inert ions into a predetermined depth of the silicon substrate, followed by heat treatment to form an ion implantation layer, and implanting N-type ions into the silicon substrate under the ion implantation layer and performing rapid heat treatment to triple N. Forming a well, sequentially removing the sacrificial oxide film, and sequentially forming a tunnel oxide film, a polysilicon layer, and a pad nitride film on the silicon substrate, and patterning the pad nitride film using a device isolation film forming mask. The polysilicon layer, the tunnel oxide film and the silicon substrate of the exposed portion are sequentially etched to form a trench in the silicon substrate. And forming an oxide film on the entire upper surface of the trench to fill the trench, and then planarizing the surface and removing the remaining pad nitride film to form an isolation layer in the trench.

상기 불활성 도펀트는 질소(N2)이며, NH3를 소오스 가스로 이용하여 500 내지 1500KeV의 에너지 및 5E12 내지 5E13의 도즈량으로 주입하며, 상기 이온 주입층을 형성하기 위한 열처리는 스파이크 열처리 방법으로 실시하는 것을 특징으로 한다.The inert dopant is nitrogen (N 2), using NH 3 as a source gas to inject energy of 500 to 1500 KeV and dose of 5E12 to 5E13, and the heat treatment for forming the ion implantation layer is performed by a spike heat treatment method. It is characterized by.

상기 급속 열처리는 900 내지 1100℃ 온도 및 질소(N2) 분위기에서 5 내지 30초동안 실시하며, 램프 업 비율은 20 내지 50℃/sec로 조절하는 것을 특징으로 한다.The rapid heat treatment is performed for 5 to 30 seconds at 900 to 1100 ℃ temperature and nitrogen (N 2 ) atmosphere, characterized in that the ramp-up ratio is adjusted to 20 to 50 ℃ / sec.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1 내지 도 9는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 to 9 are cross-sectional views of devices for explaining a method of manufacturing a semiconductor device according to the present invention.

도 1은 실리콘 기판(1) 상에 감광막 패턴(2)을 형성한 후 P웰을 형성하기 위해 노출된 부분의 실리콘 기판(1)에 P형 이온을 주입하는 상태의 단면도로서, 상기 P형 이온으로는 B11을 사용하며, 1E12 내지 5E13ion/㎠의 도즈량 및 200 내지 1000KeV의 에너지로 주입하되, 3 내지 10°의 경사각을 갖는 경사이온주입 방법을 이용하여 도펀트의 채널링이 방지되도록 한다. 1 is a cross-sectional view of a state in which P-type ions are implanted into a silicon substrate 1 of an exposed portion to form a P well after forming the photoresist pattern 2 on the silicon substrate 1. B11 is used, and a dose of 1E12 to 5E13ion / cm 2 and an energy of 200 to 1000 KeV are injected, but the channeling of the dopant is prevented by using a gradient ion implantation method having an inclination angle of 3 to 10 °.                     

이때, 소자분리막의 하부 방향으로 펀치 쓰루우가 발생되지 않도록 하기 위해 필드영역에 이온(Field stop ion)을 주입할 수 있는데, 이 경우 도펀트로는 B11을 사용하며, 1E12 내지 5E13ion/㎠의 도즈량 및 100 내지 500KeV의 에너지로 주입하되, 3 내지 10°의 경사각을 갖는 경사이온주입 방법을 이용하여 도펀트의 채널링이 방지되도록 한다.In this case, in order to prevent the punch through from occurring in the downward direction of the device isolation layer, ions may be injected into the field region. In this case, B11 is used as the dopant, and the dose amount of 1E12 to 5E13ion / cm 2 is obtained. While implanting with energy of 100 to 500 KeV, the channeling of the dopant is prevented by using a gradient ion injection method having an inclination angle of 3 to 10 °.

본 발명에서는 삼중 N웰을 후속공정에서 형성하게 되므로 상기 감광막(2)을 패터닝할 때 임계치수에 대한 충분한 마진을 확보할 수 있게 된다.In the present invention, since the triple N well is formed in a subsequent process, sufficient margin for the critical dimension can be secured when the photosensitive film 2 is patterned.

도 2는 상기 감광막 패턴(2)을 제거한 후 습식 또는 건식 산화공정을 실시하여 상기 실리콘 기판(1) 상에 70 내지 100Å 두께의 희생산화막(4)을 형성한 상태의 단면도로서, 상기 희생산화막(4)을 형성하기 위한 반응로(Furance)에서의 고온 산화과정에서 P웰(3)이 형성된다. 상기 희생산화막(4)을 형성함으로써 실리콘 기판(1)의 표면에 존재하는 결정결함이나 P웰(3)을 형성하는 과정에서 이온 주입에 의해 발생된 피해가 제거되는 동시에 표면처리도 이루어진다. 상기 희생산화막(4)은 750 내지 800℃의 온도에서 DHF(50:1) + SC-1(NH4OH/H2O2/H2O) 또는 BOE(100:1 또는 300:1) + SC-1(NH4OH/H2O2/H2O)을 이용한 전처리 세정공정을 통해 형성된다.FIG. 2 is a cross-sectional view of a sacrificial oxide film 4 having a thickness of 70 to 100 占 퐉 formed on the silicon substrate 1 by performing a wet or dry oxidation process after removing the photoresist pattern 2. The P well 3 is formed during the high temperature oxidation process in the furnace for forming 4). By forming the sacrificial oxide film 4, the crystal defects present on the surface of the silicon substrate 1 or the damage caused by ion implantation in the process of forming the P well 3 are removed, and the surface treatment is performed. The sacrificial oxide film 4 is DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) or BOE (100: 1 or 300: 1) + at a temperature of 750 to 800 ℃ It is formed through a pretreatment cleaning process using SC-1 (NH 4 OH / H 2 O 2 / H 2 O).

도 3은 별도의 마스크를 사용하지 않고 상기 실리콘 기판(1)의 소정 깊이에 불활성 도펀트인 질소(N2) 이온을 주입한 상태의 단면도로서, 이때 상기 희생산화막(4)이 스크린 산화막 역할을 한다.3 is a cross-sectional view of a state in which nitrogen (N 2) ions, which are inert dopants, are injected into a predetermined depth of the silicon substrate 1 without using a separate mask. In this case, the sacrificial oxide layer 4 serves as a screen oxide layer.

상기 질소(N2) 이온은 NH3를 소오스 가스로 이용하여 500 내지 1500KeV의 고 에너지 및 5E12 내지 5E13의 도즈량으로 주입하되, 3 내지 10°의 경사각을 갖는 경사이온주입 방법을 이용하여 도펀트의 채널링이 최대한 억제되도록 한다.The nitrogen (N 2 ) ion is injected at a high energy of 500 to 1500 KeV and a dose of 5E12 to 5E13 using NH 3 as a source gas, but using a gradient ion injection method having an inclination angle of 3 to 10 °. Ensure channeling is suppressed as much as possible.

도 4는 도 3의 상태에서 열처리를 실시함으로써 상기 실리콘 기판(1)의 소정 깊이에 불활성 도펀트로 이루어진 이온 주입층(5)이 형성된 상태의 단면도로서, 주입된 질소(N2) 이온의 내부확산이 억제되고 소정의 깊이에 도펀트들이 모이도록 스파이크 열처리 방법을 이용한다.FIG. 4 is a cross-sectional view of the ion implantation layer 5 made of an inert dopant formed at a predetermined depth of the silicon substrate 1 by performing heat treatment in the state of FIG. 3. The spike heat treatment method is used to suppress and collect dopants at a predetermined depth.

도 5는 섹터(Sector) 단위로 소거가 이루어지는 낸드(NAND)형 플래쉬 메모리 소자의 셀영역을 전기적으로 분리시키기 위해 상기 이온 주입층(5) 하부의 실리콘 기판(1)에 N형 이온을 주입한 후 급속 열처리하여 삼중 N웰(6)을 형성하는 상태의 단면도로서, 상기 N형 이온으로는 P31을 사용하며, 500 내지 2000KeV의 에너지 및 5E12 내지 5E13 ion/㎠의 도즈량으로 주입한다. 이때, 도펀트의 채널링이 억제되도록 하기 위해 3 내지 13°의 경사각을 갖는 경사이온주입 방법을 이용한다.FIG. 5 illustrates implantation of N-type ions into the silicon substrate 1 under the ion implantation layer 5 to electrically isolate the cell region of the NAND flash memory device, which is erased in sector units. As a cross-sectional view of the triple N well 6 by rapid heat treatment, P31 is used as the N-type ion, and is injected at an energy of 500 to 2000 KeV and a dose of 5E12 to 5E13 ion / cm 2. At this time, in order to suppress the channeling of the dopant is used a gradient ion implantation method having an inclination angle of 3 to 13 °.

상기 급속 열처리는 상기 이온 주입층(5)과 삼중 N웰(6)을 형성하기 위한 이온 주입시 발생된 실리콘 기판의 결함이 제거되고 질소(N2)와 N형 도펀트인 인(P31)의 게터링(Gettering)이 이루어지도록 900 내지 1100℃의 온도에서 5 내지 30초동안 실시하되, 일정량 이상의 활성비를 확보하기 위해 램프 업(Lamp up) 비율을 20 내지 50℃/sec로 조절한다. 이때, 상기 희생산화막(4)이 비정상적으로 산화되지 않도록 하기 위해 질소(N2) 분위기를 유지한다.The rapid heat treatment removes defects of the silicon substrate generated during the ion implantation to form the ion implantation layer 5 and the triple N well 6 and obtains nitrogen (N2) and phosphorus (P31), which is an N-type dopant. (Gettering) is carried out for 5 to 30 seconds at a temperature of 900 to 1100 ℃, to adjust the ramp up ratio (Lamp up) to 20 to 50 ℃ / sec to secure a certain amount of activity ratio. At this time, in order to prevent the sacrificial oxide film 4 from being abnormally oxidized, a nitrogen (N 2 ) atmosphere is maintained.

도 6은 문턱전압(Vth) 조절용 이온주입 등과 같은 필요한 공정을 수행한 후 상기 희생산화막(4)을 제거하고 상기 실리콘 기판(3) 상에 터널산화막(7), 폴리실리콘층(8) 및 패드 질화막(9)을 순차적으로 형성한 상태의 단면도이다.FIG. 6 illustrates that the sacrificial oxide film 4 is removed after the necessary process such as ion implantation for adjusting the threshold voltage Vth, and the tunnel oxide film 7, the polysilicon layer 8, and the pad are formed on the silicon substrate 3. It is sectional drawing of the state which formed the nitride film 9 sequentially.

상기 희생산화막(4)은 DHF(50:1) + SC-1(NH4OH/H2O2/H2O)을 이용한 전처리 세정공정으로 제거하며, 상기 터널산화막(7)은 750 내지 800℃의 온도에서 습식으로 형성하고, 형성 후 900 내지 910℃의 온도 및 N2 분위기에서 20 내지 30분동안 열처리한다.The sacrificial oxide film 4 is removed by a pretreatment cleaning process using DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O), and the tunnel oxide film 7 is 750 to 800. It is formed wet at a temperature of ℃, heat treatment after formation for 20 to 30 minutes at a temperature of 900 to 910 ℃ and N 2 atmosphere.

상기 폴리실리콘층(8)은 580 내지 620℃의 온도 및 0.1 내지 3torr의 압력 조건에서 SiH4 또는 Si2H6와 PH3 가스를 이용한 저압화학기상증착(LP-CVD)법으로 그레인 크기가 최소화된 도프트 폴리실리콘을 250 내지 500Å의 두께로 증착하되, 1.5E20 내지 3.0E20atoms/㏄ 정도의 P 도핑 레벨이 유지되도록 한다.The polysilicon layer 8 minimizes grain size by low pressure chemical vapor deposition (LP-CVD) using SiH 4 or Si 2 H 6 and PH 3 gas at a temperature of 580 to 620 ° C. and a pressure of 0.1 to 3 torr. The deposited doped polysilicon is deposited to a thickness of 250 to 500 kPa, while maintaining a P doping level of about 1.5E20 to 3.0E20 atoms / cc.

상기 패드 질화막(9)은 저압화학기상증착(LP-CVD)법을 이용하여 900 내지 2000Å의 두께로 형성한다.The pad nitride film 9 is formed to a thickness of 900 to 2000 kPa using low pressure chemical vapor deposition (LP-CVD).

도 7은 소자분리막 형성용 마스크를 이용한 사진 및 식각 공정으로 상기 패드 질화막(9)을 패터닝한 후 노출된 부분의 폴리실리콘층(8), 터널산화막(7) 및 실리콘 기판(3)을 순차적으로 식각하여 미세 크기의 트렌치(10)를 형성한 상태의 단면도로서, 이때, 트렌치(10)의 측벽이 소정의 경사각을 갖도록 식각한다. FIG. 7 shows the polysilicon layer 8, the tunnel oxide layer 7, and the silicon substrate 3 in the exposed portion after patterning the pad nitride layer 9 by a photolithography and an etching process using a mask for forming an isolation layer. A cross-sectional view of the trench 10 having a fine size by etching is performed. At this time, the sidewall of the trench 10 is etched to have a predetermined inclination angle.

도 8은 상기 트렌치(10)가 매립되도록 전체 상부면에 고밀도 플라즈마(High Density Plasma) 산화막(11)을 4000 내지 10000Å의 두께로 형성한 후 화학적 기계적 연마(Chaemical Mechanical Polishing) 공정으로 표면을 평탄화시킨 상태의 단 면도로서, 이때, 상기 패드 질화막(9)이 소정 두께 연마되도록 한다.FIG. 8 illustrates that a high density plasma (High Density Plasma) oxide film 11 is formed on the entire upper surface of the trench 10 to be buried in a thickness of 4000 to 10000 Pa, and then the surface is planarized by a chemical mechanical polishing process. In this state, the pad nitride film 9 is polished to a predetermined thickness.

도 9는 실리콘 기판(3)을 인산(H3PO4)에 담가 잔류된 패드 질화막(9)을 제거하므로써 트렌치(10) 내에 소자분리막(11a)이 형성된 상태의 단면도이다. FIG. 9 is a cross-sectional view of the device isolation film 11a formed in the trench 10 by removing the pad nitride film 9 remaining by immersing the silicon substrate 3 in phosphoric acid (H 3 PO 4 ).

이후, 묽은 HF(50:1) 용액을 이용하여 노출된 폴리실리콘층(8)의 표면에 성장된 자연산화막(도시않됨)을 제거하고 원하는 두께의 플로팅 게이트를 얻기 위해 폴리실리콘층(8) 상에 400 내지 1000Å 두께의 폴리실리콘을 증착한다. 그리고 일반적인 플래쉬 메모리 소자의 제조 과정에 따라 플래쉬 메모리 셀을 형성한다. Thereafter, using a thin HF (50: 1) solution, the native oxide film (not shown) grown on the exposed surface of the polysilicon layer 8 is removed, and the polysilicon layer 8 is removed to obtain a floating gate having a desired thickness. 400-1000 mm thick polysilicon is deposited on the substrate. In addition, a flash memory cell is formed according to a manufacturing process of a general flash memory device.

상술한 바와 같이 본 발명은 셀이 형성될 지역의 실리콘 기판에 이온을 주입하고 후속 열처리를 통해 P웰이 형성되도록 하며, 실리콘 기판의 소정 깊이에 이온 주입층을 형성한 후 이온 주입층 하부에 이온을 주입하고 급속 열처리하여 섹터 간의 전기적 절연을 위한 삼중 N웰이 형성되도록 한다.As described above, the present invention implants ions into a silicon substrate in a region where a cell is to be formed, and then forms a P well through a subsequent heat treatment. And rapid heat treatment to form triple N wells for electrical isolation between sectors.

따라서 열처리 단계가 감소됨에 따라 공정의 단순화가 이루어지며, P웰에서의 결함 발생이 최소화되고 웰 이온의 균일한 분포가 이루어져 안정된 동작특성을 갖는 플래쉬 메모리 소자의 구현이 가능해진다.Therefore, as the heat treatment step is reduced, the process is simplified, defect generation in the P well is minimized, and uniform distribution of well ions is achieved, thereby enabling the implementation of a flash memory device having stable operating characteristics.

또한, 실리콘 기판의 소정 깊이에 불활성 도펀트가 주입된 이온 주입층을 형성하므로써 기판에 존재하는 결함 등이 제거되어 핫 케이어(Hot carrier) 주입시 정공과 전자의 결합율이 높아지며, 후속 열처리 과정에서 이온의 확산(TED)이 억제되어 웰 이온의 농도가 안정적이고 균일하게 유지된다. 스파이크 열처리에 의해 형성된 이온 주입층에서의 이온의 분포는 후속 열처리 과정에서도 붕괴되지 않고 안정적으로 유지된다.In addition, by forming an ion implantation layer implanted with an inert dopant at a predetermined depth of the silicon substrate, defects, etc. present in the substrate are removed, thereby increasing the bonding ratio between holes and electrons during hot carrier injection. Diffusion (TED) of ions is suppressed so that the concentration of well ions is kept stable and uniform. The distribution of ions in the ion implantation layer formed by the spike heat treatment is stable without being collapsed even in the subsequent heat treatment.

Claims (14)

실리콘 기판의 소정 영역에 P형 이온을 주입하는 단계와,Implanting P-type ions into a predetermined region of the silicon substrate, 상기 주입된 이온의 확산에 의해 P웰이 형성되며 상기 실리콘 기판 상에 희생산화막이 형성되도록 산화공정을 실시하는 단계와,Performing an oxidation process such that a P well is formed by diffusion of the implanted ions and a sacrificial oxide film is formed on the silicon substrate; 상기 실리콘 기판의 소정 깊이에 불활성 이온을 주입한 후 열처리하여 이온 주입층을 형성하는 단계와,Implanting inert ions into a predetermined depth of the silicon substrate and then performing heat treatment to form an ion implantation layer; 상기 이온 주입층 하부의 실리콘 기판에 N형 이온을 주입하고 급속 열처리하여 삼중 N웰을 형성하는 단계와,Implanting N-type ions into the silicon substrate under the ion implantation layer and rapid heat treatment to form triple N wells; 상기 희생산화막을 제거한 후 상기 실리콘 기판 상에 터널산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와,Removing the sacrificial oxide film and sequentially forming a tunnel oxide film, a polysilicon layer, and a pad nitride film on the silicon substrate; 소자분리막 형성용 마스크를 이용하여 상기 패드 질화막을 패터닝한 후 노출된 부분의 폴리실리콘층, 터널산화막 및 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계와,Forming a trench in the silicon substrate by patterning the pad nitride layer using a device isolation layer forming mask and sequentially etching the exposed polysilicon layer, the tunnel oxide layer, and the silicon substrate; 상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 표면을 평탄화하고 잔류된 상기 패드 질화막을 제거하여 상기 트렌치 내에 소자분리막이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an oxide film on the entire upper surface of the trench to fill the trench, and then planarizing the surface and removing the remaining pad nitride film to form an isolation layer in the trench. 제 1 항에 있어서, 상기 P형 이온은 B11이며, 1E12 내지 5E13ion/㎠의 도즈량 및 200 내지 1000KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the P-type ion is B11 and implanted at a dose of 1E12 to 5E13ion / cm 2 and an energy of 200 to 1000 KeV. 제 1 항에 있어서, 상기 희생산화막은 750 내지 800℃의 온도에서 DHF(50:1) + SC-1(NH4OH/H2O2/H2O) 및 BOE(100:1 또는 300:1) + SC-1(NH 4OH/H2O2/H2O) 중 어느 하나의 혼합용액을 이용한 세정공정으로 형성하며, 70 내지 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the sacrificial oxide film is DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) and BOE (100: 1 or 300: at a temperature of 750 to 800 ℃ 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) formed by a cleaning process using any one of the mixed solution, a method of manufacturing a semiconductor device, characterized in that formed in a thickness of 70 to 100Å . 제 1 항에 있어서, 상기 불활성 도펀트는 질소(N2)이며, NH3를 소오스 가스로 이용하여 500 내지 1500KeV의 에너지 및 5E12 ions/cm2 내지 5E13 ions/cm2의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.2. The method of claim 1, wherein an inert dopant is characterized in that the implantation with the dose amount of nitrogen (N2), and the energy and 5E12 from 500 to 1500KeV using NH 3 as a source gas ions / cm 2 to about 5E13 ions / cm 2 The manufacturing method of the semiconductor element. 제 1 항에 있어서, 상기 이온 주입층을 형성하기 위한 열처리는 스파이크 열처리 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment for forming the ion implantation layer is performed by a spike heat treatment method. 제 1 항에 있어서, 상기 N형 이온은 P31이며, 500 내지 2000KeV의 에너지 및 5E12 내지 5E13 ion/㎠의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the N-type ion is P31 and implanted at an energy of 500 to 2000 KeV and a dose of 5E12 to 5E13 ion / cm 2. 제 1 항에 있어서, 상기 급속 열처리는 900 내지 1100℃ 온도 및 질소(N2) 분위기에서 5 내지 30초동안 실시하며, 램프 업 비율은 20 내지 50℃/sec로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor device of claim 1, wherein the rapid heat treatment is performed at a temperature of 900 to 1100 ° C. and nitrogen (N 2 ) for 5 to 30 seconds, and a ramp-up ratio is adjusted to 20 to 50 ° C./sec. Method of preparation. 제 1 항에 있어서, 상기 희생산화막은 DHF(50:1) + SC-1(NH4OH/H2O2/H2 O)을 이용한 세정공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the sacrificial oxide film is removed by a cleaning process using DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O). . 제 1 항에 있어서, 상기 터널산화막은 750 내지 800℃의 온도에서 습식으로 형성하며, 형성 후 900 내지 910℃ 온도 및 N2 분위기에서 20 내지 30분동안 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the tunnel oxide film is wet formed at a temperature of 750 to 800 ° C. and heat-treated for 20 to 30 minutes at 900 to 910 ° C. temperature and N 2 atmosphere after formation. . 제 1 항에 있어서, 상기 폴리실리콘층은 580 내지 620℃의 온도 및 0.1 내지 3torr의 압력 조건에서 SiH4 또는 Si2H6 와 PH3 가스를 이용한 저압화학기상증착법으로 형성하며, 250 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the polysilicon layer is formed by a low pressure chemical vapor deposition method using SiH 4 or Si2H6 and PH 3 gas at a temperature of 580 to 620 ℃ and pressure of 0.1 to 3 torr, and formed to a thickness of 250 to 500 kPa The manufacturing method of the semiconductor element characterized by the above-mentioned. 제 1 항에 있어서, 상기 패드 질화막은 저압화학기상증착법으로 형성하며, 900 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the pad nitride film is formed by a low pressure chemical vapor deposition method and is formed to a thickness of 900 to 2000 kPa. 제 1 항에 있어서, 상기 산화막은 고밀도 플라즈마 산화막이며, 4000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the oxide film is a high density plasma oxide film and is formed to a thickness of 4000 to 10000 Pa. 제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마 방법으로 실시하며, 소정 두께의 상기 패드 질화막이 연마되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the planarization is performed by a chemical mechanical polishing method, and the pad nitride film having a predetermined thickness is polished. 제 1 항에 있어서, 상기 패드 질화막은 인산(H3PO4)으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the pad nitride film is removed with phosphoric acid (H 3 PO 4 ).
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